JP4109266B2 - 低温ポリシリコン薄膜トランジスタ及びその製造方法 - Google Patents
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Description
本発明はトランジスタの構造及びその製造方法に関し、特に低温ポリシリコン薄膜トランジスタ（LTPS-TFT）及びその製造方法に関する。
電子回路において、素子の作動を駆動するため、いつもスイッチが配置されている。例えば、アクティブ駆動の表示素子は、薄膜トランジスタ（TFT）を駆動コンポーネントとしている。そして、TFTはチャネル領域の材質により、アモルファスシリコン TFTと、ポリシリコン TFTとに分けられる。また、薄膜トランジスタもチャネル層とゲートの相対位置により、トップゲート型TFT（top-gate TFT）とボトムゲート型TFT（bottom-gate TFT）に分けられる。ボトムゲート型TFTは製造工程において汚染を受けにくい界面（絶縁層/アモルファスシリコン層）を有し、且つ成熟したバックチャネルエッチング（back-channel etching）技術と合せることができるので、目下各世代の液晶パネル製造業者は、一般にアモルファスシリコンのボトムゲート型TFTを液晶表示器のスイッチ素子としている。ポリシリコン TFTは、アモルファスシリコン TFTに比べその消費電力が小さく且つ電子移動度が高いので、市場において次第に注目されてきている。
早期のポリシリコン TFTの製造工程温度は摂氏1000度に達するため、基板材質の選択が大幅に限定されていた。然し、近年レーザ技術の発展により、プロセス温度は摂氏600度以下にまで降下し、このプロセスで形成されたポリシリコン TFTは、低温ポリシリコン TFT（LTPS-TFT）とも呼ばれる。この製造工程の主要技術は、レーザアニール工程により、基板上に形成されたアモルファスシリコン薄膜を溶融させた後、再結晶させてポリシリコン薄膜を形成する。通常使用されるレーザアニール工程はエキシマレーザアニール（ELA）工程である。
然しながら、ポリシリコン TFTが高キャリア移動度及び高駆動電流（約10-4μA）の優れた特性を有するとはいえ、より高い漏れ電流（leakage current,約10-9μA）を有して、ドレインにおいてホットキャリア効果が発生しやすく、素子の劣化を招く。従って、現在のところトランジスタにおけるチャネル層とソース/ドレインの間にLDD（Light Doped Drain）領域を設けることにより、ホットキャリア効果の発生を回避するのが多い。
図1Aから図1Eは、従来のボトムゲート型LTPS-TFTの製造工程の断面図を示す。図1Aに示すとおり、まず基板100上に順にゲート102、ゲート絶縁層104及びアモルファスシリコン層106を形成する。次に、ELA工程を行い、エキシマレーザビーム118をアモルファスシリコン層106に照射して溶融させた後、再結晶させてポリシリコン層を形成する。図1Bに示すように、次にポリシリコン層106aを再パターン化して薄膜トランジスタのアクティブ領域を画定する。
図1Cに示すように、その後ゲート102上方のポリシリコン層106a上に酸化シリコン層108を形成し、酸化シリコン層108をマスクとしてドーピングを行いイオン130を注入し、トランジスタのオーミック・コンタクト層110を画定する。また、ゲート102上方のポリシリコン層106aがトランジスタのチャネル層112となる。
図1Dに示すように、別の酸化シリコン層108aがチャネル層112上に形成される。次に別の酸化シリコン層108aをマスクとして、LDD領域の製造工程を行い濃度がより低いイオン140を注入してチャネル層112及びオーミック・コンタクト層110との間にLDD領域114を形成する。最後に、オーミック・コンタクト層110及びゲート絶縁層104上にソース/ドレイン層116を形成して、酸化シリコン層108aの一部を被覆して、図1Eに示すように、ボトムゲート型のLTPS-TFT 120を完成する。
上記製造プロセスから分かるように、従来のLTPS-TFT 120の製造は、少なくとも5回のマスクが必要であり、且つLDDの製造工程はより複雑であるので、LTPS-TFTの製造コストが高い。
従って、本発明は、薄膜トランジスタ（LTPS-TFT）において、アモルファスシリコンホットキャリア抑制領域によりトランジスタの素子特性を改善することを目的とする。
本発明は、LTPS-TFTの製造方法において、かかる製造コストを削減できるだけでなく、トランジスタ内にアモルファスシリコンホットキャリア抑制領域を適宜配置することにより、トランジスタの素子特性を改善することを別の目的とする。
本発明が提供するLTPS-TFTは、基板上にゲート、ゲート絶縁層、パターン化シリコン層、パターン化絶縁層、オーミック・コンタクト層及びソース/ドレイン層を順に配置してなる。このうち、パターン化シリコン層はゲート絶縁層上に、且つゲートの正上方に配置される。パターン化シリコン層は、ポリシリコンチャネル領域、該ポリシリコンチャネル領域の両側に位置するアモルファスシリコンホットキャリア抑制領域、及びオーミック・コンタクト層下方にある端部を備え、当該アモルファスシリコンホットキャリア抑制領域は、トランジスタが作動過程においてホットキャリア効果の発生によって劣化する可能性を下げることができる。パターン化絶縁層はパターン化シリコン層を被覆し、オーミック・コンタクト層は、パターン化シリコン層の端部及びパターン化絶縁層におけるアモルファスシリコンホットキャリア抑制領域上にある部分、の上に位置し、一部のパターン化絶縁層を露出させ、アモルファスシリコンホットキャリア抑制領域と接触する。ソース/ドレイン層は、オーミック・コンタクト層上に配置され、さらに基板の一部の上に配置される。
本発明の実施形態によれば、LTPS-TFTは、ソース/ドレイン層上に配置され、且つ絶縁層を被覆する保護層を、更に備える。
本発明の実施形態によれば、本発明のオーミック・コンタクト層はn型オーミック・コンタクト層若しくはp型オーミック・コンタクト層である。つまり、本発明のLTPS-TFTはn型トランジスタであってもp型トランジスタであってもよい。もう一つの実施形態において、絶縁層の材質は、例えば窒化シリコン又は酸化シリコンである。
本発明は、LTPS-TFTの製造方法を提供する。まず。基板上にゲートを形成し、次にゲートと基板上にゲート絶縁層を形成する。その後、ゲート上に第1 アモルファスシリコン層、パターン化絶縁層及び第2 アモルファスシリコン層を順に形成する。このうち、パターン化絶縁層は一部の第1 アモルファスシリコン層上に、且つゲートの正上方に配置される。第2 アモルファスシリコン層は第1 アモルファスシリコン層及びパターン化絶縁層上に配置される。その後、第1及び第2 アモルファスシリコン層をパターン化して第1及び第2 パターン化アモルファスシリコン層を形成し、一部のゲート絶縁層を露出させる。なお、第2 パターン化アモルファスシリコン層は、一部のパターン化絶縁層を露出させる。
基板上に第2 パターン化アモルファスシリコン層を形成した後、一部の第1 パターン化アモルファスシリコン層を溶融して再結晶させ、ゲート上に位置するポリシリコンチャネル領域を形成する。このうち、第1 パターン化アモルファスシリコン層において、第2 パターン化アモルファスシリコン層とパターン化絶縁層が重なるところの下には、アモルファスシリコンホットキャリア抑制領域が形成される。その後、第2 パターン化アモルファスシリコン層上にソース/ドレイン層を形成する。
また、本発明はLTPS-TFTのもう一つの製造方法を提供する。まず、基板上にゲートを形成し、次いでゲートと基板上にゲート絶縁層を形成する。その後、ゲート上に第1 アモルファスシリコン層、パターン化絶縁層及び第2 アモルファスシリコン層を順に形成する。このうち、パターン化絶縁層は一部の第1 アモルファスシリコン層上に、且つゲート正上方に配置される。第2 アモルファスシリコン層は第1 アモルファスシリコン層及びパターン化絶縁層上に配置される。その後、第1及び第2 アモルファスシリコン層を再度パターン化して第1及び第2 パターン化アモルファスシリコン層を形成し、ゲート絶縁層の一部を露出させる。なお、第2 パターン化アモルファスシリコン層がパターン化絶縁層の一部を露出させる。
基板上に第2 パターン化アモルファスシリコン層を形成した後、次いで第2 パターン化アモルファスシリコン層上に、例えば金属若しくはその他導電材からなるソース/ドレイン層を形成する。その後、ゲート上に位置する第1 パターン化アモルファスシリコン層を溶融して再結晶させ、ポリシリコンチャネル領域を形成する。このうち、第1 パターン化アモルファスシリコン層において、第2 パターン化アモルファスシリコン層とパターン化絶縁層が重なるところの下には、ポリシリコンチャネル領域の両側にはアモルファスシリコンホットキャリア抑制領域が形成される。
本発明の実施形態によれば、ポリシリコンチャネル領域の形成方法は、例えばレーザアニール工程であり、好ましくは、エキシマレーザアニール工程である。
本発明の実施形態によれば、パターン化絶縁層を形成した後、且つ第2 アモルファスシリコン層の形成前に、第1 アモルファスシリコン層に対しドーピングを行う工程を、更に含む。別の実施形態において、第2 アモルファスシリコン層の形成後、ソース/ドレイン層の形成前に、同一工程において第1 アモルファスシリコン層の他の部分、及び第2 アモルファスシリコン層に対しドーピングを行う。また、もう一つの実施形態において、ポリシリコンチャネル領域の形成後、ソース/ドレイン層の形成前に、ポリシリコンチャネル領域とアモルファスシリコンホットキャリア抑制領域以外の第1 パターン化アモルファスシリコン層及び第2 パターン化アモルファスシリコン層の部分に対しドーピングを行う工程を、更に含む。且つ、ドーピング工程が完了した後、不純物のドーピングされた第1 パターン化アモルファスシリコン層及び第2 パターン化アモルファスシリコン層に対し活性化工程を行うことにより、内部の格子欠陥を修復することができる。
本発明の実施形態によれば、ポリシリコンチャネル領域及びアモルファスシリコンホットキャリア抑制領域以外の第1 パターン化アモルファスシリコン層及び第2 パターン化アモルファスシリコン層を溶融させた後再結晶させ、ポリシリコンチャネル領域の形成時に、同時にオーミック・コンタクト層を形成することができる。
本発明の実施形態によれば、ソース/ドレイン層の形成後、ソース/ドレイン層上に保護層を形成して絶縁層を被覆する工程を、更に含む。
本発明の製造工程は、従来のLTPS-TFTの製造工程と比較すると、ライトリドープトドレイン(lightly-doped drtain)LDDの製造工程とLDDマスクを省略することができるので、製造コストの削減ができる。この他、本発明のLTPS-TFTは、ポリシリコン薄膜トランジスタの高駆動電流及びアモルファスシリコン薄膜トランジスタの低漏れ電流との両方のメリットを備える。
以下図に示された実施形態を参照して、本発明の目的の達成に使われる技術手段と構造の特徴を詳細に説明する。
本発明が開示する低温ポリシリコン薄膜トランジスタ（LTPS-TFT）構造は、チャネル領域とソース/ドレイン領域との間にアモルファスシリコン領域を設けている。アモルファスシリコン領域によって、高電界でソース/ドレイン領域が受ける高エネルギー電子の衝撃を下げてホットキャリア効果の発生を防ぐことができる。又、本発明のLTPS-TFTは、複数の異なる製造工程により作成することができ、以下でいくつかの実施形態を挙げて本発明のLTPS-TFT構造及びその製造方法を説明する。注意すべきは、下記の実施形態は、本発明に係る低温ポリシリコン TFT及びその製造方法を説明するためのものであり、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
第1実施形態
図2Aから図2Hは本発明の第1実施形態であるLTPS-TFTの製造工程の断面図である。図2Aに示すとおり、まず基板200上にゲート202、ゲート絶縁層204、第1 アモルファスシリコン層206及びパターン化絶縁層208の順に形成する。このうち、パターン化絶縁層208は第1 アモルファスシリコン層206上に、且つゲート202上に配置される。本実施形態において、パターン化絶縁層208の材質は、例えば酸化シリコン若しくは窒化シリコンである。
図2Aから図2Hは本発明の第1実施形態であるLTPS-TFTの製造工程の断面図である。図2Aに示すとおり、まず基板200上にゲート202、ゲート絶縁層204、第1 アモルファスシリコン層206及びパターン化絶縁層208の順に形成する。このうち、パターン化絶縁層208は第1 アモルファスシリコン層206上に、且つゲート202上に配置される。本実施形態において、パターン化絶縁層208の材質は、例えば酸化シリコン若しくは窒化シリコンである。
図2Bに示すように、パターン化絶縁層208をマスクとしてイオン注入を行う。イオン230をパターン化絶縁層208に被覆されていない第1 アモルファスシリコン層206内に注入して、該部分の第1 アモルファスシリコン層206の抵抗を低下させ、後続工程におけるトランジスタのオーミック・コンタクト層とする。このうち、イオン230はn型イオンでもp型イオンでもよく、当該分野の通常の知識を有する者が、実際の製造工程に応じてn型トランジスタ又はp型トランジスタを選択すればよい。
図2Cに示すように、第1 アモルファスシリコン層206上に第2 アモルファスシリコン層210を形成してパターン化絶縁層208を被覆する。このうち、第2 アモルファスシリコン層210は、例えばドープされたアモルファスシリコン層である。又、ドープされた第2 アモルファスシリコン層210の形成方法は、例えば、第2 アモルファスシリコン層210の蒸着工程（プラズマCVD工程など）において、同時にドーピングを行い、いわゆるin-situドーピング法である。
図2Dに示すように、次に第1 アモルファスシリコン層206及び第2 アモルファスシリコン層210を再度パターン化して第1 パターン化アモルファスシリコン層206aと第2 パターン化アモルファスシリコン層210aを形成し、一部のゲート絶縁層204を露出させ、トランジスタのアクティブ領域を画定する。注意すべきは、第2 パターン化アモルファスシリコン層210aは、ゲート202上方のパターン化絶縁層208の一部も露出させる。第1 アモルファスシリコン層206及び第2 アモルファスシリコン層210のパターン化方法は、例えばリソグラフィ工程である。
図2Eに示すように、続いてレーザアニール工程を行う。本実施形態では、レーザアニール工程は、例えばエキシマレーザアニール工程であり、エキシマレーザビーム222により図2Dにおける構造を照射して、一部の第1 パターン化アモルファスシリコン層206aを溶融させて再結晶させ、図2Fに示すように、ポリシリコンチャネル領域212を形成する。
特に、第2 パターン化アモルファスシリコン層210aはレーザアニール工程におけるエネルギー吸収マスクとすることができる。図2Dから図2Eを参照すると、第2 パターン化アモルファスシリコン層210aは、エキシマレーザビーム222のエネルギーを吸収して、部分的な若しくは完全な結晶状態であるオーミック・コンタクト層214を形成するので、エキシマレーザビーム222のエネルギーが第2 パターン化アモルファスシリコン層210aにおいて徐々に減衰し、下にある第1 パターン化アモルファスシリコン層206aまでほとんど届かない。同時に、パターン化絶縁層208はエキシマレーザビーム222のエネルギーを吸収しないので、パターン化絶縁層208下にある第1 パターン化アモルファスシリコン層206aがエキシマレーザビーム222のエネルギーを吸収してポリシリコンチャネル領域212を形成する。更に、パターン化絶縁層208下にある第1 パターン化アモルファスシリコン層206aはドープされていないため、第2 パターン化アモルファスシリコン層210aとパターン化絶縁層208が重なるところの下にある第1 パターン化アモルファスシリコン層206aにおいてドープされていないアモルファスシリコンホットキャリア抑制領域216が自然に形成される。ここから分かるように、本発明は精確にポリシリコン領域及びアモルファスシリコン領域の位置を決定することができる。また、アモルファスシリコンの電子移動に対する抵抗がより高いので、アモルファスシリコンホットキャリア抑制領域216がトランジスタ内の漏れ電流を有効に下げることができる。つまり、この箇所における電界がアモルファスシリコンの抑制を受けて、キャリアがトランジスタのソース/ドレインからの漏れ電流となりにくい。
又、この際に行われるエキシマレーザアニール工程は、一部のアモルファスシリコンを溶融して再結晶させてポリシリコン層を形成する以外、同時にドーピング工程において破損した結晶格子を新たに配列して格子欠陥を低減させる。以上から分かるように、本実施形態によれば、結晶格子を修復するための活性化工程を省略することができる。
図2Gに示すように、その後オーミック・コンタクト層214及びゲート絶縁層204上に、例えば金属又はその他導電材から成るソース/ドレイン層218を形成する。注意すべきは、本発明を表示素子の製造工程に応用する際、薄膜トランジスタのソース/ドレイン層218が表示素子におけるデータ線（図示せず）と接続しているため、ソース/ドレイン層218とデータ線の形成工程は同じプロセスで行え、全体の製造工程を簡略化することができる。
図2Gは、低温ポリシリコン TFTが大体完成した様子を示すが、一般に、ソース/ドレイン層218を形成した後、図2Hに示すように、更に保護層220を形成してソース/ドレイン層218及びパターン化絶縁層208を被覆することにより、製造工程間に破損を受けないよう、LTPS-TFT 400の内部素子を保護する。
この他、本発明の別の実施形態において、ソース/ドレイン層218を形成した後、レーザアニール工程を行っても良い。
第2実施形態
図3Aから図3Cは、本発明の別の実施形態である低温ポリシリコン TFTの一部の製造工程の断面図である。図3Aに示すように、上記図2Aから図2Dまでの製造工程に係る説明に従って第1 パターン化アモルファスシリコン層206aと第2 パターン化アモルファスシリコン層210aを完成した後、次に基板200上及び第2 パターン化アモルファスシリコン層210a上にソース/ドレイン層218を形成する。ここで、第2 パターン化アモルファスシリコン層210aは薄膜トランジスタのオーミック・コンタクト層とする。
図3Aから図3Cは、本発明の別の実施形態である低温ポリシリコン TFTの一部の製造工程の断面図である。図3Aに示すように、上記図2Aから図2Dまでの製造工程に係る説明に従って第1 パターン化アモルファスシリコン層206aと第2 パターン化アモルファスシリコン層210aを完成した後、次に基板200上及び第2 パターン化アモルファスシリコン層210a上にソース/ドレイン層218を形成する。ここで、第2 パターン化アモルファスシリコン層210aは薄膜トランジスタのオーミック・コンタクト層とする。
図3Bに示すように、その後さらに、エキシマレーザビーム222で図3Aに示す構造を照射して、ゲート202上方にある第1 パターン化アモルファスシリコン層206aを溶融して再結晶させた後、図3Cに示すように、ポリシリコンチャネル領域212を形成する。この際、ソース/ドレイン層の導熱性がよいので、その下にある第2 パターン化アモルファスシリコン層210a及び第1 パターン化アモルファスシリコン層206aはエキシマレーザビーム222のエネルギーを吸収することはない。従って、ポリシリコンチャネル領域212の両側のドーピングされていない第1 パターン化アモルファスシリコン層206aが自然にアモルファスシリコンホットキャリア抑制領域216となる。その後、実際の状況に応じて、図2Hに示す工程を行って、ソース/ドレイン層218上に保護層（図示せず）を形成するかを決める。
この他、本発明は、実際の製造工程に応じて、ドーピングを行うタイミングを調整することができる。以下で実施形態を挙げて詳細に説明する。また、下記実施形態の図面において、上記実施形態の図面における番号と同じものは、同一材質又は類似の材質からなることを示し、ここでは特に述べない。
第3実施形態
図4A及び図4Bは、本発明の更に別の実施形態であるLTPS-TFTの一部の製造工程の断面図である。図4Aを参照して、上記図2Aに示す製造工程に従って基板200上にパターン化絶縁層208を形成した後、第1 アモルファスシリコン層206上に第2 アモルファスシリコン層310を形成してパターン化絶縁層208を被覆する。このうち、第2 アモルファスシリコン層310はドープされたアモルファスシリコン層、若しくはドープされていないアモルファスシリコン層である。
図4A及び図4Bは、本発明の更に別の実施形態であるLTPS-TFTの一部の製造工程の断面図である。図4Aを参照して、上記図2Aに示す製造工程に従って基板200上にパターン化絶縁層208を形成した後、第1 アモルファスシリコン層206上に第2 アモルファスシリコン層310を形成してパターン化絶縁層208を被覆する。このうち、第2 アモルファスシリコン層310はドープされたアモルファスシリコン層、若しくはドープされていないアモルファスシリコン層である。
図4Bを参照して、図2Dに示す製造工程に従って第1 パターン化アモルファスシリコン層206a及び第2 パターン化アモルファスシリコン層310aを形成する。その後、パターン化絶縁層208をマスクとしてドーピング工程を行ってイオン230を第1 パターン化アモルファスシリコン層206a及び第2 パターン化アモルファスシリコン層310aに注入する。後続工程は前記第2実施形態の説明と同様である。
第4実施形態において、第3実施形態の図4Bに示すドーピング工程を行う前に、レーザアニール工程を行っても良い。
第4実施形態
図5Aを参照して、図4Aに示す構造を形成した後、次にエキシマレーザビーム222によりエキシマレーザアニール工程を行って、一部の第1 パターン化アモルファスシリコン層206aを溶融して再結晶させて、図5Bに示すポリシリコンチャネル領域212を形成する。ここで、第1実施形態で述べたように、レーザアニール工程における第2 パターン化アモルファスシリコン層310aがエキシマレーザビーム222のエネルギーを吸収して、ポリパターン化シリコン層311（図5Bに示す）を形成する。
図5Aを参照して、図4Aに示す構造を形成した後、次にエキシマレーザビーム222によりエキシマレーザアニール工程を行って、一部の第1 パターン化アモルファスシリコン層206aを溶融して再結晶させて、図5Bに示すポリシリコンチャネル領域212を形成する。ここで、第1実施形態で述べたように、レーザアニール工程における第2 パターン化アモルファスシリコン層310aがエキシマレーザビーム222のエネルギーを吸収して、ポリパターン化シリコン層311（図5Bに示す）を形成する。
図5Bに示すように、その後再度ドーピング工程を行って、イオン230をポリパターン化シリコン層311及びパターン化絶縁層208に被覆されていない、一部の第1 パターン化アモルファスシリコン層206aに注入して、オーミック・コンタクト層214を形成し、また図2Fに示すように、ポリシリコンチャネル領域212の両側にあり、ドープされていないアモルファスシリコンホットキャリア抑制領域216を形成する。
本実施形態において、レーザアニール工程の後にドーピング工程を行うため、ドーピング工程の後、活性化工程（図示せず）によってオーミック・コンタクト層214及びその下にある第1 パターン化アモルファスシリコン層206a内の格子欠陥を修復しなければならない。活性化工程の完了後、後続の製造工程については、前記実施形態の説明と同様である。
本発明の製造工程において使用するレーザビームのエネルギーはポリシリコンチャネル領域を形成するためである。詳しくは、本発明が使用するレーザビームは、第2 パターン化アモルファスシリコン層を透過するに足りず、例えば第2 パターン化アモルファスシリコン層の表面に近接するシリコン原子を溶融して再結晶させて、ポリシリコンにする程度のものである。従って、本発明のオーミック・コンタクト層は、アモルファス状態のシリコン原子も結晶状態のシリコン原子も含んでいる。
本発明は、図2Hに示すようなLTPS-TFTを製造できる複数の異なる製造方法を提供する。従って、この分野の通常の知識を有する者であれば、実際の製造工程に応じて、これら製造方法から択一で行えばよい。以下に、図2Hに示すLTPS-TFT 400の構造を詳細に説明する。各素子の形成方法は、上記実施形態において既に説明したので、ここでは特に述べない。
図2Hを参照して、LTPS-TFT 400は、基板200と、基板200上に配置された構造からなる。前述の構造は、ゲート202、ゲート絶縁層204、パターン化絶縁層208、パターン化シリコン層206a、オーミック・コンタクト層214、ソース/ドレイン層218及び保護層220を備える。このうち、ゲート202、ゲート絶縁層204を順に基板200上に配置し、パターン化シリコン層206aをゲート絶縁層204上に配置する。特に、パターン化シリコン層206aは、ゲート202の上にあるポリシリコンチャネル領域212、ポリシリコンチャネル領域212の両側にあるホットキャリア抑制領域216、及びオーミック・コンタクト層214の下にある端部402（パターン化シリコン層206aにおいて、ポリシリコンチャネル領域212とホットキャリア抑制領域216以外の領域）を備える。また、パターン化絶縁層208は、材質が例えば酸化シリコン若しくは窒化シリコンであり、パターン化シリコン層206a上に配置される。
オーミック・コンタクト層214は、パターン化シリコン層206aの端部402上に、及びパターン化絶縁層208におけるホットキャリア抑制領域216上方の部分の上に配置され、パターン化絶縁層208におけるポリシリコンチャネル領域212上方の部分を露出させる。ここで、オーミック・コンタクト層214は、n型オーミック・コンタクト層若しくはp型オーミック・コンタクト層を含んでいる。
ソース/ドレイン層218はオーミック・コンタクト層214とゲート絶縁層204上に配置され、保護層220はソース/ドレイン層218及びパターン化絶縁層208上に配置されて、後続工程において破損しないようLTPS-TFT 400の内部素子を保護する。
以上から、本発明は下記の特徴を有する。
１． 従来のLTPS-TFTの製造工程と比較して、LDDの製造工程とLDDマスクを省略でき、製造コストを削減できる。
２． 本発明によるLTPS-TFT の製造工程において、第2 パターン化アモルファスシリコン層をレーザアニール工程のエネルギー吸収マスクとするので、精確にポリシリコン領域とアモルファスシリコン領域を画定できる。
３． アモルファスシリコンホットキャリア抑制領域が結晶粒をポリシリコンチャネル領域の両側から中央に向けて成長させるので、ポリシリコンチャネル領域における結晶粒がより均一なサイズを有する。
４． 同時にポリシリコン TFTの高駆動電流（ION）とアモルファスシリコン TFTの低漏れ電流（IOFF）の特性を備えるので、より高いION/IOFF比を有し、LTPS-TFTの電気特性を改善できる。
５． 従来のアモルファスシリコントランジスタの製造設備を、LTPS-TFTの製造設備に転換することが可能であり、製造コストを削減できる。
以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
Claims (19)
- 基板上に配置した低温ポリシリコン薄膜トランジスタであって、
前記基板上に配置されたゲートと、
前記基板及び前記ゲート上に配置されたゲート絶縁層と、
前記ゲート絶縁層上に配置され、前記ゲートの上方に位置し、ポリシリコンチャネル領域及び前記ポリシリコンチャネル領域に隣接するアモルファスシリコンホットキャリア抑制領域とを有するパターン化シリコン層と、
前記ポリシリコンチャネル領域及び前記アモルファスシリコンホットキャリア抑制領域上に配置されたパターン化絶縁層と、
前記パターン化シリコン層における、前記ポリシリコンチャネル領域と前記アモルファスシリコンホットキャリア抑制領域とを除いた領域の上に、及び前記パターン化絶縁層における前記アモルファスシリコンホットキャリア抑制領域上方の部分の上に、配置され、前記パターン化絶縁層の一部を露出させるオーミック・コンタクト層と、
前記オーミック・コンタクト層上に配置されたソース/ドレイン層と、
を備えることを特徴とする低温ポリシリコン薄膜トランジスタ。 - 前記ソース/ドレイン層上に配置され、前記パターン化絶縁層を被覆する保護層を更に備えることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
- 前記オーミック・コンタクト層がn型オーミック・コンタクト層又はｐ型オーミック・コンタクト層を備えることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
- 前記パターン化絶縁層の材質が酸化シリコン又は窒化シリコンを含むことを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
- 基板上にゲートを形成する工程と、
前記基板及び前記ゲート上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に第1 アモルファスシリコン層、パターン化絶縁層及び第2 アモルファスシリコン層を順に形成し、前記パターン化絶縁層は一部の前記第1 アモルファスシリコン層上に、且つ前記ゲート上に配置され、前記第2 アモルファスシリコン層は前記第1 アモルファスシリコン層及び前記パターン化絶縁層上に配置される工程と、
前記第1 アモルファスシリコン層及び第2 アモルファスシリコン層をパターン化することにより、第1パターン化アモルファスシリコン層と第2パターン化アモルファスシリコン層を形成して、前記ゲート絶縁層の一部を露出させるとともに、前記パターン化絶縁層の一部を露出させる工程と、
前記露出したパターン化絶縁層の下にある前記第1パターン化アモルファスシリコン層を溶融して再結晶させ、前記ゲート上にポリシリコンチャネル領域を形成し、前記第2パターン化アモルファスシリコン層と前記パターン化絶縁層が重なるところの下にある前記第1パターン化アモルファスシリコン層にアモルファスシリコンホットキャリア抑制領域が形成される工程と、
前記第2パターン化アモルファスシリコン層上にソース/ドレイン層を形成する工程と、
を含むことを特徴とする低温ポリシリコン薄膜トランジスタの製造方法。 - 前記ポリシリコンチャネル領域を形成する工程は、レーザアニール工程であることを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記レーザアニール工程が、エキシマレーザアニール工程を含むことを特徴とする請求項６に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記パターン化絶縁層の形成後、前記第2 アモルファスシリコン層の形成前に、前記パターン化絶縁層をマスクとして、前記第1 アモルファスシリコン層に対しドーピングを行う工程を更に含むことを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記第2 アモルファスシリコン層の形成後、前記ソース/ドレイン層の形成前に、前記パターン化絶縁層をマスクとして、前記第1 アモルファスシリコン層及び前記第2 アモルファスシリコン層に対しドーピングを行う工程を更に含むことを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記ポリシリコンチャネル領域の形成後、前記ソース/ドレイン層形成前に、前記パターン化絶縁層をマスクとして、前記第1 パターン化アモルファスシリコン層及び前記第2 パターン化アモルファスシリコン層に対してドーピングを行う工程を更に含むことを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記ソース/ドレイン層の形成前に、前記ドーピングを行った前記第1 パターン化アモルファスシリコン層及び第2 パターン化アモルファスシリコン層に対するアニール活性化プロセスを行う工程を更に含むことを特徴とする請求項１０に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記ソース/ドレイン層上に保護層を形成して前記パターン化絶縁層を被覆する工程を更に含むことを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記ポリシリコンチャネル領域を形成する際に、前記第2 パターン化アモルファスシリコン層を溶融させて再結晶させる工程を更に含むことを特徴とする請求項５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 基板上にゲートを形成する工程と、
前記基板及び前記ゲート上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に第1 アモルファスシリコン層、パターン化絶縁層及び第2 アモルファスシリコン層の順で形成し、前記パターン化絶縁層が一部の前記第1 アモルファスシリコン層上に、且つ前記ゲート上に配置され、前記第2 アモルファスシリコン層が前記第1 アモルファスシリコン層及び前記パターン化絶縁層上に配置される工程と、
前記第1 アモルファスシリコン層及び前記第2 アモルファスシリコン層をパターン化することにより、第1 パターン化アモルファスシリコン層と第2 パターン化アモルファスシリコン層を形成して前記ゲート絶縁層の一部を露出させるとともに、前記パターン化絶縁層の一部を露出させる工程と、
前記第2 パターン化アモルファスシリコン層上にソース/ドレイン層を形成する工程と、
前記露出したパターン化絶縁層の下にある前記第1 パターン化アモルファスシリコン層を溶融して再結晶させ、前記ゲート上にポリシリコンチャネル領域を形成し、前記第2 パターン化アモルファスシリコン層及びパターン化絶縁層が重なるところの下にある前記第1 パターン化アモルファスシリコン層にアモルファスシリコンホットキャリア抑制領域が形成される工程と、
を含むことを特徴とする低温ポリシリコン薄膜トランジスタの製造方法。 - 前記ポリシリコンチャネル領域を形成する工程は、レーザアニール工程であることを特徴とする請求項１４に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記レーザアニール工程が、エキシマレーザアニール工程を含むことを特徴とする請求項１５に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記パターン化絶縁層の形成後、前記第2 アモルファスシリコン層の形成前に、前記パターン化絶縁層をマスクとして、前記第1 アモルファスシリコン層に対しドーピングを行う工程を更に含むことを特徴とする請求項１４に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記第2 アモルファスシリコン層の形成後、前記ソース/ドレイン層の形成前に、前記パターン化絶縁層をマスクとして、前記第1 アモルファスシリコン層及び前記第2 アモルファスシリコン層に対しドーピングを行う工程を更に含むことを特徴とする請求項１４に記載の低温ポリシリコン薄膜トランジスタの製造方法。
- 前記ドーピングを行った前記第1 アモルファスシリコン層及び前記第2 アモルファスシリコン層に対しアニール活性化プロセスを行う工程を含むことを特徴とする請求項１８に記載の低温ポリシリコン薄膜トランジスタの製造方法。
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