KR102081107B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

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    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Abstract

본원의 일 실시예는 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것으로, 기판; 상기 기판 상에 형성되는 게이트라인; 상기 기판 상에 상기 게이트라인으로부터 분기되어 형성되는 제 1 게이트전극; 상기 기판 상의 전면에 상기 게이트라인과 상기 제 1 게이트전극을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 상기 제 1 게이트전극과 적어도 일부 오버랩하도록 형성되는 액티브층; 상기 게이트절연막 상에 제 1 금속층과 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다수의 금속층으로 형성되고, 상기 게이트라인과 교차하는 데이터라인; 상기 게이트절연막 상에 상기 다수의 금속층 중 상기 제 2 금속층을 제외한 나머지 금속층으로 형성되고, 상기 데이터라인으로부터 분기되어 상기 액티브층의 일측 상에 오버랩하는 소스전극; 및 상기 게이트절연막 상에 상기 다수의 금속층 중 상기 제 2 금속층을 제외한 나머지 금속층으로 형성되고, 상기 소스전극으로부터 이격되어 상기 액티브층의 다른 일측 상에 오버랩하는 드레인전극을 포함하는 박막트랜지스터 어레이 기판을 제공한다.

Description

박막트랜지스터 어레이 기판 및 그의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그를 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
이들 표시장치 중 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식의 표시장치는 한 쌍의 기판 중 어느 하나로서, 박막트랜지스터 어레이 기판을 포함하는 것이 일반적이다.
일반적인 박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하고 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.
한편, 표시장치가 대면적일수록, 게이트라인 및 데이터라인과 같은 신호라인의 저항이 표시장치의 소비전력에 큰 영향을 미칠 수 있다. 이에, 신호라인의 저항을 최소화할 필요가 있다. 예시적으로, 게이트라인 및 데이터라인 중 적어도 하나의 신호라인은 낮은 저항을 갖도록, 구리(Cu)를 포함한 적어도 하나의 적층 구조로 형성될 수 있다.
그런데, 구리(Cu)는 높은 연성을 띠는 금속이므로, 구리층을 덮은 절연막의 취약 부분을 따라 절연막을 관통하는 금속전이현상(through migration)이 쉽게 발생될 수 있다.
특히, 박막트랜지스터가 액티브층의 상, 하부 각각에 형성된 게이트전극을 포함하는 멀티게이트 구조인 경우, 구리(Cu)의 금속전이현상으로 인한 박막트랜지스터의 불량 발생이 용이해지는 문제점이 있다.
구체적으로, 소스전극과 드레인전극은 데이터라인과 함께 구리(Cu)를 포함한 적어도 하나의 적층구조로 형성되고, 액티브층 상부의 게이트전극은 소스전극과 드레인전극으로부터 절연되도록 데이터라인 및 소스전극과 드레인전극을 덮은 절연막 상에 형성된다.
이때, 소스전극과 드레인전극에 의한 단차가 존재하므로, 소스전극과 드레인전극 상의 절연막은 소스전극과 드레인전극의 단차영역에서 취약하게 형성될 수 있고, 그로 인해, 소스전극과 드레인전극의 재료 중 하나인 구리(Cu)의 금속전이현상이 용이하게 유발될 수 있다. 이러한 구리(Cu)의 금속전이현상으로 인해, 소스 전극과 드레인전극 중 어느 하나와, 액티브층 상부의 게이트전극이 쇼트(short, 연결)되면, 박막트랜지스터는 스위치로 기능하지 못하고 표시장치에서 휘점 불량을 발생시키므로, 박막트랜지스터 어레이 기판의 신뢰도 및 수율을 향상시키는 데에 한계가 있는 문제점이 있다.
본원은 구리(Cu)를 포함하는 구조로 형성되어 비교적 낮은 저항을 갖는 신호라인을 포함하면서도, 구리(Cu)의 금속전이현상으로 인한 소스-드레인전극과 게이트전극 사이의 쇼트를 방지할 수 있어, 신뢰도 및 수율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 기판; 상기 기판 상에 형성되는 게이트라인; 상기 기판 상에 상기 게이트라인으로부터 분기되어 형성되는 제 1 게이트전극; 상기 기판 상의 전면에 상기 게이트라인과 상기 제 1 게이트전극을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 상기 제 1 게이트전극과 적어도 일부 오버랩하도록 형성되는 액티브층; 상기 게이트절연막 상에 제 1 금속층과 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다수의 금속층으로 형성되고, 상기 게이트라인과 교차하는 데이터라인; 상기 게이트절연막 상에 상기 다수의 금속층 중 상기 제 2 금속층을 제외한 나머지 금속층으로 형성되고, 상기 데이터라인으로부터 분기되어 상기 액티브층의 일측 상에 오버랩하는 소스전극; 및 상기 게이트절연막 상에 상기 다수의 금속층 중 상기 제 2 금속층을 제외한 나머지 금속층으로 형성되고, 상기 소스전극으로부터 이격되어 상기 액티브층의 다른 일측 상에 오버랩하는 드레인전극을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
그리고, 본원은 기판 상에 게이트라인과, 상기 게이트라인으로부터 분기되는 제 1 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 게이트라인과 상기 제 1 게이트전극을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 제 1 게이트전극과 적어도 일부 오버랩하는 액티브층을 형성하는 단계; 상기 게이트절연막 상에 제 1 금속층과, 구리로 이루어진 제 2 금속층을 포함하는 다수의 금속층을 형성하는 단계; 및 상기 다수의 금속층을 차등 패터닝하여, 상기 게이트절연막 상에, 상기 게이트라인과 교차하는 데이터라인과, 상기 데이터라인으로부터 분기되고 상기 액티브층의 일측 상에 오버랩하는 소스전극과, 상기 소스전극으로부터 이격되고 상기 액티브층의 다른 일측 상에 오버랩하는 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 더 제공한다.
여기서, 상기 데이터라인과 상기 소스전극과 상기 드레인전극을 형성하는 단계에서, 상기 데이터라인은 상기 다수의 금속층으로 형성되고, 상기 소스전극과 상기 드레인전극 각각은 상기 다수의 금속층 중 상기 제 2 금속층을 제외한 나머지 금속층으로 형성된다.
본원의 각 실시예에 따른 박막트랜지스터 어레이 기판은 제 1 금속층 및 구리(Cu)로 이루어진 제 2 금속층을 포함한 다수의 금속층으로 형성되는 데이터라인, 및 다수의 금속층 중 구리(Cu)로 이루어진 제 2 금속층을 제외한 나머지 금속층으로 형성되는 소스전극과 드레인전극을 포함한다.
즉, 소스전극과 드레인전극은 데이터라인과 달리, 최상층으로서 구리(Cu)로 이루어진 제 2 금속층을 포함하지 않도록 형성되므로, 소스전극과 드레인전극에 의한 단차영역에서 절연막이 취약하게 형성되더라도, 구리(Cu)의 금속전이현상이 미연에 방지된다. 그러므로, 구리(Cu)의 금속전이현상에 의해, 소스전극과 드레인전극 중 어느 하나와, 절연막 상에 형성된 도전층(예를 들면, 게이트전극) 사이가 쇼트(short)되는 것이 방지될 수 있으므로, 박막트랜지스터의 신뢰도 및 수율이 향상될 수 있다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 3은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 4는 도 3의 "데이터라인과 소스전극과 드레인전극을 형성하는 단계"를 나타낸 순서도이다.
도 5a 내지 도 5e, 도 6a 내지 도 6d, 및 도 7a 내지 도 7c는 도 3 및 도 4의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1 및 도 2를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 복수의 화소영역이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인(GL)과 데이터라인(DL), 각 화소영역에 대응하여 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 박막트랜지스터(TFT), 및 박막트랜지스터(TFT)에 연결되는 화소전극(PE)을 포함한다.
박막트랜지스터(TFT)는 게이트라인(GL)으로부터 분기되어 형성되는 제 1 게이트전극(GE1), 제 1 게이트전극(GE1)과 적어도 일부 오버랩하도록 형성되는 액티브층(ACT), 데이터라인(DL)으로부터 분기되어 액티브층(ACT)의 일측 상에 오버랩하도록 형성되는 소스전극(SE), 소스전극(SE)으로부터 이격되어 액티브층(ACT)의 다른 일측 상에 오버랩하도록 형성되는 드레인전극(DE) 및 액티브층(ACT) 상측에 적어도 일부 오버랩하도록 형성되는 제 2 게이트전극(GE2)을 포함한다.
화소전극(PE)은 드레인전극(DE)의 적어도 일부를 노출하는 제 1 콘택홀(CT1)을 통해, 드레인전극(DE)과 연결된다.
제 2 게이트전극(GE2)은 제 1 게이트전극(GE1)과 게이트라인(GL) 중 어느 하나의 적어도 일부를 노출하는 제 2 콘택홀(CT2)을 통해, 제 1 게이트전극(GE1) 및 게이트라인(GL)과 연결된다.
그리고, 액티브층(ACT)은 제 1 및 제 2 게이트전극(GE1, GE2) 각각의 적어도 일부와 오버랩하고, 게이트라인(GL)을 통해 인가된 게이트전압에 기초하여 채널을 형성하는 채널영역을 포함한다. 즉, 액티브층(ACT) 중 적어도 채널영역은 제 1 및 제 2 게이트전극(GE1, GE2) 사이에 배치된다.
구체적으로, 도 2에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 기판(101), 기판(101) 상에 형성되는 게이트라인(GL), 기판(101) 상에 게이트라인(GL)으로부터 분기되어 형성되는 제 1 게이트전극(GE1), 기판(101) 상의 전면에 게이트라인(GL)과 제 1 게이트전극(GE1)을 덮도록 형성되는 게이트절연막(102), 게이트절연막(102) 상에 제 1 게이트전극(GE1)과 적어도 일부 오버랩하도록 형성되는 액티브층(ACT), 게이트절연막(102) 상에 게이트라인(GL)과 교차하도록 형성되는 데이터라인(DL), 게이트절연막(102) 상에 데이터라인(DL)으로부터 분기되어 액티브층(ACT)의 일측 상에 오버랩하도록 형성되는 소스전극(SE), 게이트절연막(102) 상에 소스전극(SE)으로부터 이격되어 액티브층(ACT)의 다른 일측 상에 오버랩하도록 형성되는 드레인전극(DE), 게이트절연막(102) 상의 전면에 데이터라인(DL)과 소스전극(SE)과 드레인전극(DE)을 덮도록 형성되는 층간절연막(103), 층간절연막(103) 상에 드레인전극(DE)의 일부와 오버랩하도록 형성되는 화소전극(PE), 및 층간절연막(103) 상에 제 1 게이트전극(GE1)의 일부 및 액티브층(ACT)의 적어도 일부 각각과 오버랩하도록 형성되는 제 2 게이트전극(GE2)을 포함한다.
액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체층(210)은 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다.
더불어, 박막트랜지스터 어레이 기판(100)은 산화물반도체로 형성된 액티브층(ACT)을 포함하는 경우, 액티브층(ACT) 상에 소스전극(SE)과 드레인전극(DE) 사이의 이격영역을 덮도록 형성되는 에치스토퍼(ES)를 더 포함한다. 에치스토퍼(ES)는 소스전극(SE)과 드레인전극(DE)을 형성하기 위한 공정 시, 액티브층(ACT)의 산화물반도체가 식각액 또는 식각가스에 노출되면서 반도체 특성을 잃는 것을 방지하기 위한 것이다.
그리고, 별도로 도시하고 있지 않으나, 액티브층(ACT)이 산화물반도체가 아닌 폴리실리콘(poly Si) 또는 아몰포스 실리콘(a-Si)으로 형성되는 경우, 에치스토퍼(ES)는 제외될 수 있음은 당연하다.
데이터라인(DL)은 게이트절연막(102) 상에 적층된 제 1 및 제 2 금속층(111, 112)을 포함하는 다수의 금속층으로 형성된다.
여기서, 제 1 금속층(111)은 게이트절연막(102)과의 점착성이 우수하고 저항이 비교적 낮은 금속으로 선택될 수 있다. 예시적으로, 제 1 금속층(111)은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어질 수 있다.
그리고, 제 2 금속층(112)은 데이터라인(DL)의 저항을 더욱 낮추기 위한 것으로, 저항이 낮은 구리(Cu)로 이루어진다.
이와 같이 데이터라인(DL)은 제 1 금속층(111) 및 구리(Cu)로 이루어진 제 2 금속층(112)을 포함하는 다수의 금속층으로 형성됨으로써, 낮은 저항을 가질 수 있으므로, 박막트랜지스터 어레이 기판의 대형화가 더욱 용이하게 실현될 수 있다.
그리고, 소스전극(SE)과 드레인전극(DE) 각각은 데이터라인(DL)과 마찬가지로, 게이트절연막(102) 상에 형성되나, 데이터라인(DL)과 달리, 다수의 금속층(111, 112) 중 구리(Cu)로 이루어진 제 2 금속층(112)을 제외한 나머지의 금속층으로만 형성된다. 예시적으로, 도 2의 도시와 같이, 소스전극(SE)과 드레인전극(DE) 각각은 제 1 금속층(111)의 단일층으로 형성될 수 있다.
이와 같이 소스전극(SE)과 드레인전극(DE) 각각은 데이터라인(DL)보다 작은 면적의 금속패턴으로서, 데이터라인(DL)보다 잦은 단차영역을 발생시킨다. 이에, 소스전극(SE)과 드레인전극(DE)이 구리(Cu)로 이루어진 제 2 금속층(112)을 포함하면, 저저항 면에서 유리해질 수는 있으나, 구리(Cu)의 금속전이현상(through migration)이 용이하게 발생되는 단점이 있다. 이러한 구리(Cu)의 금속전이현상은 소스전극(SE)과 드레인전극(DE)을 덮은 층간절연막(103)을 관통하여, 소스전극(SE)과 드레인전극(DE) 중 어느 하나와, 그 상측의 다른 도전층, 즉 화소전극(PE) 및 제 2 게이트전극(GE2) 등을 상호 연결시키는 쇼트 불량의 원인이 되어, 박막트랜지스터 어레이 기판의 신뢰도 및 수율을 저하시킨다. 이뿐만 아니라, 박막트랜지스터(TFT)의 쇼트 불량은 박막트랜지스터 어레이 기판을 표시장치에 적용시켰을 때, 휘점불량을 유발함으로써, 결국 표시장치의 신뢰도 및 수율을 저하로 이어진다.
이에, 본원의 일 실시예에 따르면, 소스전극(SE)과 드레인전극(DE) 각각은 데이터라인(DL)과 달리, 다수의 금속층(111, 112) 중 구리(Cu)로 이루어진 제 2 금속층(112)을 제외한 나머지의 금속층으로만 형성된다. 이로써, 소스전극(SE)과 드레인전극(DE) 각각의 단차영역에서, 구리(Cu)의 금속전이현상이 미연에 방지되므로, 박막트랜지스터(TFT)의 쇼트불량이 감소될 수 있어, 박막트랜지스터 어레이 기판의 신뢰도가 향상될 수 있다.
앞서 언급한 바와 같이, 데이터라인(DL)은 게이트절연막(102) 상측의 제 1 금속층(111), 층간절연막(112) 하측의 제 2 금속층(112)을 포함하는 다수의 금속층으로 형성된다. 즉, 도 2에서 상세히 도시되어 있지 않으나, 데이터라인(DL)은 제 1 및 제 2 금속층(111, 112), 및 이들 사이에 배치된 적어도 하나의 다른 금속층을 포함하는 셋 이상의 금속층으로도 형성될 수 있다. 이 경우, 소스전극(SE)과 드레인전극(DE)은 다수의 금속층 중 구리(Cu)로 이루어진 제 2 금속층(112)을 제외한 나머지 금속층들로 형성된다.
더불어, 층간절연층(103)은 SiNx 및 SiOy 중 적어도 하나로 형성될 수 있다.
화소전극(PE)은 층간절연막(103)을 관통하여 드레인전극(DE)의 적어도 일부를 노출시키는 제 1 콘택홀(CT1)을 통해, 드레인전극(DE)과 연결된다.
제 2 게이트전극(GE2)은 게이트절연막(102)과 층간절연막(103)을 관통하여 제 1 게이트전극(GE1)과 게이트라인(GE) 중 어느 하나의 적어도 일부를 노출시키는 제 2 콘택홀(CT2)을 통해 제 1 게이트전극(GE1) 및 게이트라인(GE)과 연결된다.
이상을 정리하면, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 비교적 낮은 저항이 되도록 다수의 금속층(111, 112)으로 형성되는 데이터라인(DL)을 포함하여, 대형화에 비교적 적합해질 수 있다. 이와 더불어, 다수의 금속층(111, 112) 중 구리(Cu)로 이루어진 제 2 금속층(112)을 제외한 나머지 금속층으로 형성되는 소스전극(SE)과 드레인전극(DE)을 포함함으로써, 구리(Cu)의 금속전이현상으로 인한 쇼트불량이 방지되므로, 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치의 신뢰도 및 수율이 향상될 수 있다.
다음, 도 3, 도 4, 도 5a 내지 도 5e, 도 6a 내지 도 6d, 및 도 7a 내지 도 7c를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 3은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 4는 도 3의 "데이터라인과 소스전극과 드레인전극을 형성하는 단계"를 나타낸 순서도이다. 그리고, 도 5a 내지 도 5e, 도 6a 내지 도 6d, 및 도 7a 내지 도 7c는 도 3 및 도 4의 각 단계를 나타낸 공정도이다.
도 3에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인과, 게이트라인으로부터 분기되는 제 1 게이트전극을 형성하는 단계(S110), 기판 상의 전면에 게이트라인과 제 1 게이트전극을 덮는 게이트절연막을 형성하는 단계(S120), 게이트절연막 상에 제 1 게이트전극과 적어도 일부 오버랩하는 액티브층을 형성하는 단계(S130), 게이트절연막 상에 제 1 금속층과, 구리로 이루어진 제 2 금속층을 포함하는 다수의 금속층을 형성하는 단계(S140), 액티브층 상의 일부영역을 덮는 에치스토퍼를 형성하는 단계(S150), 다수의 금속층을 차등 패터닝하여, 게이트절연막 상에, 게이트라인과 교차하는 데이터라인과, 데이터라인으로부터 분기되고 액티브층의 일측 상에 오버랩하는 소스전극과, 소스전극으로부터 이격되고 액티브층의 다른 일측 상에 오버랩하는 드레인전극을 형성하는 단계(S160), 게이트절연막 상의 전면에 데이터라인과 소스전극과 드레인전극을 덮는 층간절연막을 형성하는 단계(S170), 및 층간절연막을 관통하여 드레인전극의 적어도 일부를 노출시키는 제 1 콘택홀과, 층간절연막과 게이트절연막을 관통하여 제 1 게이트전극의 적어도 일부를 노출시키는 제 2 콘택홀을 형성하는 단계(S180), 및 층간절연막 상에, 제 1 콘택홀을 통해 드레인전극과 연결되는 화소전극과, 제 2 콘택홀을 통해 제 1 게이트전극과 연결되고 액티브층의 적어도 일부와 오버랩하는 제 2 게이트전극을 형성하는 단계(S190)를 포함한다.
그리고, 도 4에 도시한 바와 같이, 데이터라인과 소스전극과 드레인전극을 형성하는 단계(S160)는 다수의 금속층 상에, 데이터라인에 대응하고 제 1 두께인 제 1 패턴영역과, 소스전극과 드레인전극에 대응하고 제 1 두께보다 얇은 제 2 두께인 제 2 패턴영역을 포함하는 차등마스크를 형성하는 단계(S161), 차등마스크를 이용한 상태에서, 다수의 금속층을 패터닝하여, 데이터라인을 형성하는 단계(S162), 차등마스크를 애싱(ashing) 처리하여, 제 2 패턴영역을 제거하고, 제 1 패턴영역을 제 1 두께보다 얇은 제 3 두께로 형성하는 단계(S163), 제 3 두께의 제 1 패턴영역을 이용한 상태에서, 다수의 금속층 중 제 2 금속층을 패터닝하여, 소스전극과 드레인전극을 형성하는 단계(S164) 및 차등마스크 중 데이터라인 상에 잔존하는 제 3 두께의 제 1 패턴영역을 제거하는 단계(S165)를 포함한다.
도 5a에 도시한 바와 같이, 기판(101) 상에 게이트라인(GL) 및 그로부터 분기되는 제 1 게이트전극(GE1)을 형성한다. (S110)
도 5b에 도시한 바와 같이, 기판(101) 상의 전면에, 게이트라인(GL) 및 제 1 게이트전극(GE1)을 덮는 게이트절연막(102)을 형성한다. (S120)
도 5c에 도시한 바와 같이, 게이트절연막(102) 상에 제 1 게이트전극(GE1)과 적어도 일부 오버랩하는 액티브층(ACT)을 형성한다. (S130) 여기서, 액티브층(ACT) 중 적어도 채널영역은 제 1 게이트전극(GE1)과 오버랩한다.
그리고, 액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
도 5d에 도시한 바와 같이, 이후의 소스전극(SE)과 드레인전극(DE)을 형성하는 단계(S160)에서, 액티브층(ACT)이 식각액 또는 식각가스에 노출되는 것을 차폐하기 위하여, 액티브층(ACT) 상에 형성되어 액티브층(ACT)을 보호하는 에치스토퍼(ES)를 형성한다. (S140)
다만, 별도로 도시하고 있지 않으나, 에치스토퍼(ES)를 형성하는 단계(S140)는, 액티브층(ACT)이 식각액 또는 식각가스에 노출되더라도 반도체 특성을 비교적 안정적으로 유지하는 반도체물질, 예를 들면, 폴리실리콘(poly Silicon: 결정질 실리콘) 또는 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘)로 형성되는 경우, 공정수 감소를 위해 제외될 수 있다.
도 5e에 도시한 바와 같이, 게이트절연막(102) 상의 전면에, 제 1 및 제 2 금속층(111, 112)을 포함하는 다수의 금속층을 형성한다. (S150)
제 1 금속층(111)은 게이트절연막(102) 상에 형성되는 금속층으로서, 게이트절연막(102)과의 점착성이 우수하고 저항이 비교적 낮은 금속으로 선택될 수 있다. 예시적으로, 제 1 금속층(111)은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어질 수 있다.
제 2 금속층(112)은 다수의 금속층(111, 112) 중 최상층에 해당하는 금속층으로서, 저항이 낮은 구리(Cu)로 이루어진다. 이러한 제 2 금속층(112)은 이후 데이터라인(DL)의 저항을 더욱 낮추기 위한 것이다.
이러한 다수의 금속층(111, 112)는 액티브층(ACT), 또는 에치스토퍼(ES)를 포함하는 경우 액티브층(ACT)과 에치스토퍼(ES)를 덮도록 형성된다.
그리고, 별도로 도시하고 있지 않으나, 다수의 금속층(111, 112)은 제 1 및 제 2 금속층(111, 112) 외에, 이들 사이에 개재되는 다른 금속층을 더 포함할 수도 있다.
도 6a에 도시한 바와 같이, 다수의 금속층(111, 112) 상에 차등마스크(200)를 형성한다. (S161)
차등마스크(200)는 데이터라인(DL)에 대응하고 제 1 두께(TH1)인 제 1 패턴영역(201), 및 소스전극(SE)과 드레인전극(DE) 각각에 대응하고 제 1 두께(TH1)보다 얇은 제 2 두께(TH2)인 제 2 패턴영역(202)을 포함한다.
이러한 차등마스크(200)는 다수의 금속층(111, 112) 상의 포토레지스트물질(미도시)에 대해, 하프톤마스크 또는 회절노광을 이용한 차등패터닝을 실시함으로써, 형성될 수 있다.
그리고, 차등마스크(200)를 이용한 상태에서, 다수의 금속층(111, 112)을 일괄 패터닝한다. 이로써, 제 1 패턴영역(201) 하부에, 다수의 금속층(111, 112)으로 이루어진 데이터라인(DL)이 형성된다. (S162)
도 6b에 도시한 바와 같이, 차등마스크(200)를 애싱(ashing) 처리하여, 제 2 패턴영역(도 6a의 202)을 제거하고, 제 1 패턴영역(201')을 제 1 두께(도 6a의 TH1)보다 얇은 제 3 두께(TH3)로 형성한다. (S163)
도 6c에 도시한 바와 같이, 제 3 두께(TH3)의 제 1 패턴영역(201')을 이용한 상태에서, 다수의 금속층(111, 112) 중 최상층이면서 구리(Cu)로 이루어진 제 2 금속층(112)만을 패터닝한다. 이로써, 제 1 패턴영역(201')에 의해 다수의 금속층(111, 112)으로 이루어진 데이터라인(DL)은 그대로 유지되면서도, 다수의 금속층(111, 112) 중 제 2 금속층(112)을 제외한 나머지 금속층으로 이루어진 소스전극(SE)과 드레인전극(DE)이 형성된다. (S164)
도 6d에 도시한 바와 같이, 차등마스크(200) 중 데이터라인(DL) 상에 남겨진 제 3 두께(TH3)의 제 1 패턴영역(201')을 제거한다. (S165)
이어서, 도 7a에 도시한 바와 같이, 게이트절연막(102) 상의 전면에, 데이터라인(DL)과 소스전극(SE)과 드레인전극(DE)을 덮는 층간절연막(103)을 형성한다. (S170)
도 7b에 도시한 바와 같이, 층간절연막(103)을 관통하여 드레인전극(DE)의 적어도 일부를 노출하는 제 1 콘택홀(CT1)을 형성하고, 게이트절연막(102)과 층간절연막(103)을 관통하여 제 1 게이트전극(GE1)과 게이트라인(GL) 중 어느 하나의 적어도 일부를 노출하는 제 2 콘택홀(CT2)을 형성한다. (S180)
이후, 도 7c에 도시한 바와 같이, 층간절연막(103) 상에 화소전극(PE)과 제 2 게이트전극(GE2)을 형성한다. (S190)
화소전극(PE)은 제 1 콘택홀(CT1)을 통해 드레인전극(DE)과 연결되고, 제 2 게이트전극(GE2)은 제 2 콘택홀(CT2)을 통해 게이트라인(GL)과 제 1 게이트전극(GE1)에 연결된다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 차등마스크를 이용하여, 다수의 금속층(111, 112)으로 이루어진 데이터라인(DL)과, 다수의 금속층(111, 112) 중 제 2 금속층(112)을 제외한 나머지 금속층으로 이루어진 소스전극(SE)과 드레인전극(DE)을 하나의 마스크 공정으로 형성함으로써, 소스전극(SE)과 드레인전극(DE) 각각의 단차영역에서 잦게 발생될 수 있는 구리(Cu)의 금속전이현상에 의한 박막트랜지스터 어레이 기판의 신뢰도 및 수율 저하가 방지될 수 있으면서도, 공정시간 및 공정비용의 증가가 방지될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판 GL: 게이트라인
DL: 데이터라인 TFT: 박막트랜지스터
GE1: 제 1 게이트전극 GE2: 제 2 게이트전극
ACT: 액티브층 SE: 소스전극
DE: 드레인전극 PE: 화소전극
CT1, CT2: 제 1, 제 2 콘택홀 101: 기판
102: 게이트절연막 103: 층간절연막
111, 112: 제 1, 제 2 금속층 200: 차등마스크

Claims (13)

  1. 기판;
    상기 기판 상에 형성되는 게이트라인;
    상기 기판 상에 상기 게이트라인으로부터 분기되어 형성되는 제 1 게이트전극;
    상기 기판 상의 전면에 상기 게이트라인과 상기 제 1 게이트전극을 덮도록 형성되는 게이트절연막;
    상기 게이트절연막 상에 상기 제 1 게이트전극과 적어도 일부 오버랩하도록 형성되는 액티브층;
    상기 게이트절연막 상에 제 1 금속층과 구리(Cu)로 이루어진 제 2 금속층을 포함하고, 상기 게이트라인과 교차하는 데이터라인;
    상기 게이트절연막 상에 상기 제 2 금속층을 제외한 상기 제 1 금속층으로 형성되고, 상기 데이터라인으로부터 분기되어 상기 액티브층의 일측 상에 오버랩하는 소스전극; 및
    상기 게이트절연막 상에 상기 제 2 금속층을 제외한 상기 제 1 금속층으로 형성되고, 상기 소스전극으로부터 이격되어 상기 액티브층의 다른 일측 상에 오버랩하는 드레인전극;
    상기 게이트절연막 상의 전면에 상기 데이터라인과 상기 소스전극과 상기 드레인전극을 덮도록 형성되는 층간절연막;
    상기 층간절연막 상에 형성되고, 상기 층간절연막을 관통하여 상기 드레인전극의 적어도 일부를 노출시키는 제 1 콘택홀을 통해, 상기 드레인전극과 연결되는 화소전극; 및
    상기 층간절연막 상에 상기 액티브층의 적어도 일부와 오버랩하도록 형성되고, 상기 층간절연막과 상기 게이트절연막을 관통하여 상기 제 1 게이트전극의 적어도 일부를 노출시키는 제 2 콘택홀을 통해, 상기 제 1 게이트전극과 연결되는 제 2 게이트전극을 포함하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 화소전극은 상기 제 1 콘택홀 내에서 상기 드레인전극과 접촉하는 박막트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 1 금속층은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어진 것인 박막트랜지스터 어레이 기판.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 액티브층은 산화물반도체, 폴리실리콘 및 아몰포스 실리콘 중 어느 하나인 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 액티브층이 상기 산화물반도체인 경우,
    상기 액티브층 상에, 상기 소스전극과 상기 드레인전극 사이의 이격영역을 덮도록 형성되는 에치스토퍼를 더 포함하는 박막트랜지스터 어레이 기판.
  7. 기판 상에 게이트라인과, 상기 게이트라인으로부터 분기되는 제 1 게이트전극을 형성하는 단계;
    상기 기판 상의 전면에 상기 게이트라인과 상기 제 1 게이트전극을 덮는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 제 1 게이트전극과 적어도 일부 오버랩하는 액티브층을 형성하는 단계;
    상기 게이트절연막 상에 제 1 금속층과, 구리로 이루어진 제 2 금속층을 형성하는 단계; 및
    상기 제 1 금속층 및 상기 제 2 금속층을 차등 패터닝하여, 상기 게이트절연막 상에, 상기 게이트라인과 교차하는 데이터라인과, 상기 데이터라인으로부터 분기되고 상기 액티브층의 일측 상에 오버랩하는 소스전극과, 상기 소스전극으로부터 이격되고 상기 액티브층의 다른 일측 상에 오버랩하는 드레인전극을 형성하는 단계;
    상기 게이트절연막 상의 전면에 상기 데이터라인과 상기 소스전극과 상기 드레인전극을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 드레인전극의 적어도 일부를 노출시키는 제 1 콘택홀과, 상기 층간절연막과 상기 게이트절연막을 관통하여 상기 제 1 게이트전극의 적어도 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및
    상기 층간절연막 상에, 상기 제 1 콘택홀을 통해 상기 드레인전극과 연결되는 화소전극과, 상기 제 2 콘택홀을 통해 상기 제 1 게이트전극과 연결되고 상기 액티브층의 적어도 일부와 오버랩하는 제 2 게이트전극을 형성하는 단계를 포함하고,
    상기 데이터라인과 상기 소스전극과 상기 드레인전극을 형성하는 단계에서,
    상기 데이터라인은 상기 제 1 금속층 및 상기 제 2 금속층으로 형성되고,
    상기 소스전극과 상기 드레인전극 각각은 상기 제 2 금속층을 제외한 상기 제 1 금속층으로 형성되는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 화소전극은 상기 제 1 콘택홀 내에서 상기 드레인전극과 접촉하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 다수의 금속층을 형성하는 단계에서,
    상기 제 1 금속층은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어진 것인 박막트랜지스터 어레이 기판의 제조방법.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 데이터라인과 상기 소스전극과 상기 드레인전극을 형성하는 단계는
    상기 제 2 금속층 상에, 상기 데이터라인에 대응하고 제 1 두께인 제 1 패턴영역과, 상기 소스전극과 상기 드레인전극에 대응하고 상기 제 1 두께보다 얇은 제 2 두께인 제 2 패턴영역을 포함하는 차등마스크를 형성하는 단계;
    상기 차등마스크를 이용한 상태에서, 상기 제 1 금속층 및 상기 제 2 금속층을 패터닝하여, 상기 데이터라인을 형성하는 단계;
    상기 차등마스크를 애싱(ashing) 처리하여, 상기 제 2 패턴영역을 제거하고, 상기 제 1 패턴영역을 상기 제 1 두께보다 얇은 제 3 두께로 형성하는 단계;
    상기 제 3 두께의 제 1 패턴영역을 이용한 상태에서, 상기 제 2 금속층을 패터닝하여, 상기 소스전극과 상기 드레인전극을 형성하는 단계; 및
    상기 차등마스크 중 상기 데이터라인 상에 잔존하는 상기 제 3 두께의 제 1 패턴영역을 제거하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 액티브층을 형성하는 단계에서,
    상기 액티브층은 산화물반도체, 폴리실리콘 및 아몰포스 실리콘 중 어느 하나인 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 액티브층이 상기 산화물반도체인 경우,
    상기 다수의 금속층을 형성하는 단계 이전에,
    상기 액티브층 상에, 상기 소스전극과 상기 드레인전극 사이의 이격영역을 덮는 에치스토퍼를 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
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