JP2009122697A - 液晶表示装置 - Google Patents

Abstract

【課題】写真製版工程を削減し、製造工程を短くし、ＴＦＴアレイのコストを低減すること。
【解決手段】ゲート配線・ゲート電極は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されていることを特徴とする。
【選択図】図４３

Description

本発明は薄膜トランジスタアレイ基板およびその製造方法に関する。さらに詳しくは、点欠陥および線欠陥が少なくかつ、薄膜トランジスタ（ＴＦＴ）のリーク電流を低減できる薄膜トランジスタアレイ基板を４回の写真製版工程で製造するものであり、本発明はＴＦＴ−ＬＣＤの表示特性および生産性を向上するものである。

液晶を用いた電気光学素子はディスプレイへの応用がさかんになされている。液晶を用いた電気光学素子は一般に、上下に電極を備えた２枚の基板の間に液晶を挟持した構成のものに、さらに上下に偏光板を設置した構成をとり、透過型のものでは背面にバックライトが設置される。上下の電極基板の表面はいわゆる配向処理がなされ、液晶分子の平均的な向きであるダイレクターが所望の初期状態に制御される。液晶には複屈折性があり、バックライトより偏光板を通して入射された光は複屈折により楕円偏光に変化し、反対側の偏光板に入射される。この状態で、上下の電極間に電圧を印加するとダイレクターの配列状態が変化することにより、液晶層の複屈折率が変化し、反対側の偏光板に入射される楕円偏光状態が変化し、従って電気光学素子を透過する光強度およびスペクトルが変化する。この電気光学効果は用いる液晶相の種類、初期配向状態、偏光板の偏向軸の向き、液晶層の厚さ、あるいは光が透過する途中に設置されるカラーフィルターや各種干渉フィルムによって異なるが、公知の文献等によって詳細に報告されている。一般にはネマチック液晶相を用いて、ＴＮまたはＳＴＮと呼ばれる構成のものが用いられる。

液晶を用いたディスプレイ用電気光学素子には、単純マトリックス型のものと、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いるＴＦＴ−ＬＣＤがある。携帯性、表示品位の点でＣＲＴや単純マトリックス型液晶表示装置より優れた特徴を持つＴＦＴ−ＬＣＤがノート型パソコンなどに広く実用されている。ＴＦＴ−ＬＣＤでは、一般にＴＦＴをアレイ状に形成したＴＦＴアレイ基板と共通電極が形成されたカラーフィルター付きの対向基板との間に液晶を挟持した構成の上下に偏向板が設置され、さらに背後にバックライトを設置した構成をとる。このような構成によって良好なカラー表示が得られる特徴を持つ。

ＴＦＴ−ＬＣＤでは液晶に電圧を印加するため、ゲートラインの選択時間内にＴＦＴをオン状態とし、ソース配線から画素電極に電荷を流入し、画素電位をソース配線と同電位とする。その後ゲートが非選択状態になると、ＴＦＴはオフ状態になり画素の電荷は保持されるが、実際にはＴＦＴや液晶内のリーク電流により画素の電荷量は減少し、結果的には画素の電位が減少する。これらの画素電位の変動を防ぐため、通常は補助容量を設けて単位電荷量の変化に対する画素電位の変化量が小さくなるようにする。またＴＦＴ−ＬＣＤの生産性向上のためＦＴＦアレイの製造工程数を削減する試みがなされている。そのうち写真製版工程を削減する試みが特許文献１、特許文献２、特許文献３にしめされている。

従来の製法を用いてＴＦＴアレイを作製する場合、少なくとも５回の写真製版工程を必要とするため、製造工程が長くなり、特に生産設備の稼動コストが高い露光工程を多く使う問題がある。このため、必然的に製作されるＴＦＴアレイのコストが増加する。

本発明は、従来技術の前記の問題点を解消するためになされたものであり、ＴＦＴアレイを製造するために必要な写真製版の回数、ひいてはマスクの枚数を削減することにより、生産性を改善し、コストを低減することをも目的とする。

従来の製法を用いてＴＦＴアレイを作製する場合、少なくとも５回の写真製版工程以上必要とするため、製造工程が長くなり、とくに生産設備の稼動コストが高い露光工程を多く使う問題がある。このため、必然的に作製されるＴＦＴアレイのコストが増加した。

特開平６−２０２１５３号公報 特開平８−３２８０４０号公報 特開平８−５０３０８号公報

本発明の目的は、アクティブマトリクス型液晶表示装置の生産性向上あるいはコスト低減を目的として、ＴＦＴアレイを製造するために必要とする写真製版の回数（マスク枚数）を低減することを目的としている。

本発明の一態様にかかわる薄膜トランジスタアレイ基板は、ゲート配線・ゲート電極は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されていることを特徴とするものである。

本発明の他の態様にかかわる薄膜トランジスタアレイ基板は、ソース配線とゲート配線がマトリクス上に形成されており、その交差部に薄膜トランジスタおよび液晶に電圧を印加する画素電極が少なくとも存在し、
ゲート電極、その上部に形成されたゲート絶縁膜および少なくともゲート電極上でゲート絶縁膜に接するように形成された半導体層と、
半導体層上に少なくとも一部が接するように形成され透明導電膜とその上に形成された金属膜の少なくとも２層からなるソース電極、ソース配線およびドレイン電極を備え、
ドレイン電極と画素電極は、透明導電膜自体により接続されており、
画素電極の光を透過する部分は、その直上の保護膜、金属膜が取り除かれていることを特徴とするものである。

本発明のさらに他の態様にかかわる薄膜トランジスタアレイ基板の製造方法は、ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成とし、金属層が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ない画素電極を露出させる工程と、ドレイン電極・ソース電極・ソース配線金属層を成膜し、前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないドレイン電極・ソース電極・ソース配線を形成する工程を含み、前記露出した画素電極の前記少なくとも２層構造において上層にある金属層を取り除くことを特徴とするものである。

本発明のさらに他の態様によれば、写真製版工程数を削減するために、ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成でゲート電極・ゲート配線が透明導電体層の上層になるように成膜し、それを同時にパターニングを行ないそれぞれの所定のパターンを形成する工程と、ホトレジストの厚みを半導体層を残す部分を厚くした領域Ｘと、少なくとも画素電極を露出させる部分のホトレジストは除去した領域Ｚと、それ以外の部分のホトレジストの厚みを半導体層の部分の厚みより薄くした領域Ｙを形成する工程と、半導体層、ゲート絶縁層を前記ホトレジストを用いて同一パターンでエッチングを行ない画素電極を露出させる工程と、その露出した画素電極において金属からなるゲート配線材料と透明導電材料からなる２層構造において上部にある金属から層をエッチングで取り除く工程と、領域Ａにホトレジストを残しつつ、領域Ｙ上からホトレジストを取り除く工程と、領域Ｘ以外の半導体層と取り除く工程を含むことにより、写真製版工程数を削減した。

本発明のさらに他の態様によれば、写真製版回数を削減するために、ゲート電極・ゲート配線上にゲート絶縁膜および半導体層を成膜した後、ホトレジストの厚みを半導体層を残す部分を厚くした領域Ａと、少なくともゲート絶縁膜および半導体層をエッチングしてゲート電極・ゲート配線の一部を露出させるためホトレジストを除去した領域Ｃと、それ以外の部分であってホトレジストの厚みを半導体層の部分のホトレジストの厚みより薄くした領域Ｂを形成する工程と、半導体層、ゲート絶縁層を前記ホトレジストを用いて同一パターンでエッチングを行い少なくともゲート配線の一部を露出させる工程と、領域Ａにホトレジストを残しつつ、領域Ｂ上からホトレジストを取り除く工程と、領域Ａ以外の半導体層を取り除く工程を含むとともに、
透明電極とその上に形成した金属膜の２層を成膜し、ソース／ドレイン電極配線および画素電極を同時に形成するホトレジストパターンを用いてソースドレイン配線と画素電極を形成後、その上に保護膜を成膜した後、画素電極上の少なくとも光を透過させる部分と、ソース・ゲート配線の端子部の接続部分上の保護膜を除去し、その後その部分のソース／ドレイン電極配線を形成するために成膜した金属層を取り除く。これにより、写真製版回数を４枚に短縮できる。

本発明の薄膜トランジスタアレイ基板およびその製造方法においては、絶縁性基板、該絶縁性基板上に形成された第１の金属パターン、該第１の金属パターン上の絶縁膜、該絶縁膜上の半導体パターン、該半導体パターン上の第２の金属パターンを具備し、該半導体パターンは該第２の金属パターンを内包しているので、４回の写真製版工程で作成され、ソース配線下に半導体層段差が存在しないため、ソース断線が発生しにくく、かつソース電極、ドレイン電極のパターンが半導体パターンに内包されて交差しないため、リーク電流も低く抑えられる。

また、ソース配線とドレイン電極を内包する半導体パターンの外縁の少なくとも一部がゲート配線の外縁の内側に入り込んでいるので、光リークなどによるリーク電流の発生を抑制することができる。

以上のように本発明によればマスクの写真製版工程数を４回でＴＦＴアレイを形成することができるので低コストのＴＦＴアレイを実現することができ、コスト低減、生産量アップを実現することができる。

本発明の第１の実施形態に示す薄膜トランジスタアレイ平面図である。 （ａ）は図１のＡ−Ａ断面図、（ｂ）は図１のＢ−Ｂ断面図、（ｃ）は図１のＣ−Ｃ断面図である。 本発明の第１の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第１の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第１の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第１の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第１の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第１の実施形態各工程での図１のＡ−Ａにおける断面図である。 本発明の第２の実施形態に示す薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第２の実施形態の第２写真製版に用いるマスクのＴＦＴ部パターンである。 本発明の第３の実施形態に示す薄膜トランジスタアレイ平面図である。 本発明の第３の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第３の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第３の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第３の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明の第３の実施形態各工程での薄膜トランジスタアレイ平面図である。 本発明が適用されるアクティブマトリクス型液晶表示装置のＴＦＴアレイ基板の回路図である。 本発明のＴＦＴアレイ基板の製造工程を示す断面図である。 本発明のＴＦＴアレイ基板の製造工程を示す断面図である。 本発明のＴＦＴアレイ基板の製造工程を示す断面図である。 図２９、図３０、図３１に対応する平面図である。 ハーフトーンマスクのパターンの例を示す図である。 ソース配線とリペア配線の交差部の例を示す回路図である。 保持容量配線をゲート配線と別に設ける共通配線方式を示す回路図である。 共通配線方式の構成を示す断面図である。 図９に対応する平面図である。 共通配線方式の他の例を示す平面図である。 共通配線方式におけるソース配線とリペア配線の交差部を示す回路図である。 画素電極の周囲に遮光パターンを形成する平面配置例を示す平面図である。 ＩＰＳモードの平面配置例を示す平面図である。 本発明のＴＦＴアレイ基板の他の製造方法を示す断面図である。 本発明のＴＦＴアレイ基板の他の製造方法を示す断面図である。 本発明のＴＦＴアレイ基板の製造工程を示す断面図である。 本発明のＴＦＴアレイ基板の製造工程を示す断面図である。 図４４、図４５に対応する平面図である。 図４４、図４５に対応する平面図である。 本発明が適用されるアクティブマトリクス型液晶表示装置のＴＦＴアレイ基板の回路図である。 ソース部子部の一例の断面図である。 保持容量の共通配線方式を示す回路図である。 本発明のＴＦＴアレイ基板の断面構造を示す断面図である。 図５１に対応する平面図である。 図５１に対応する平面図である。 保持容量の共通配線方式を示す回路図である。 保持容量の共通配線方式を示す回路図である。 保持容量の共通配線方式を示す回路図である。 横方向電界用ＴＦＴアレイ基板の平面図である。 図５７（ｃ）に対応する製造工程を示す断面図である。 図１に相当する他の態様を示す平面図である。 （ａ）〜（ｄ）は図２の（ａ）〜（ｄ）に相当する他の態様を示す断面図である。 図３〜５に示す製造工程に追加される、さらなる工程を示す説明図である。 図１３に相当する他の態様の製作工程を示す説明図である。 図１４に相当する他の態様の製作工程を示す説明図である。 図１５に相当する他の態様を示す平面図である。 図１６〜１８に示す製作工程に追加される、さらなる工程を示す説明図である。 図２２に相当する他の態様を示す平面図である。 図２３〜２５に示す製作工程のつぎに、図２６〜２７に示す工程に代えて行う工程を示す説明図である。 半導体領域の他の態様を示す図３２の（ｄ）に相当する説明図である。 半導体領域のさらに他の態様を示す図３２の（ｄ）に相当する説明図である。

実施の形態１
図１、図２は、本発明の第１の実施形態である薄膜トランジスタ基板であり図１は平面図、図２（ａ）は図１におけるＡ−Ａでの断面図、図２（ｂ）は図１におけるＢ−Ｂでの断面図、図２（ｃ）は図１におけるＣ−Ｃでの断面図である。図１、２において、１はゲート配線、１ａはゲート端子部金属パッド、２は補助容量配線、３はゲート絶縁膜、４は半導体パターン、４ａは半導体層（半導体能動膜）、４ｂはオーミック層（オーミックコンタクト膜）、５はソース配線、５ａはソース端子部金属パッド、６はソース電極、７はドレイン電極、８は薄膜トランジスタの半導体活性層、９は層間絶縁膜、１０はドレイン電極コンタクトホール、１１はゲート端子部コンタクトホール、１２はソース端子部コンタクトホール、１３は画素電極、１４はゲート端子接続パッド、１５はソース端子接続パッドである。

つぎに製造方法について説明する。図３から７までが各工程での平面図であり、図８から図１４までが各工程での図１Ａ−Ａ断面を示している。まず透明基板上に４００ｎｍ程度の厚さでＣｒ、Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が形成される。つぎに第１の写真製版工程で第１の導電性金属薄膜をパターニングして図３、図８のようにゲート配線１、ゲート端子部金属パッド１ａ、補助容量配線２を形成する。このとき、第１の導電性金属薄膜がＣｒの場合には、例えば（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてウエットエッチング処理される。つぎに図９に示すようにゲート絶縁膜３としてＳｉＮ_X膜、半導体能動膜４ａとしてａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ⁺ａ−Ｓｉ膜、第２の金属膜１６としてＣｒをそれぞれ４００ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で積層する。ＳｉＮ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓｉ膜はプラズマＣＶＤ装置を用いて成膜し、オーミック層成膜時にはＰＨ₃をドープしてｎ⁺ａ−Ｓｉを形成する。Ｃｒ成膜についてはＤＣマグネトロン型スパッタ装置を用いて成膜する。

つぎに第２の写真製版工程で図４に示すようにソース配線５、ソース端子部金属パッド５ａ、ドレイン電極７を形成するための通常膜厚のレジストパターン１７ａおよび薄膜トランジスタの半導体活性層８を形成するための薄膜のレジストパターン１７ｂを形成する。ここでレジストはノボラック樹脂系のポジ型レジストを用い、レジスト塗布はスピンコータにより１．５μｍとする。レジスト塗布後は１２０℃で９０秒プリベークを実施し、その後、レジストパターン１７ａおよびレジストパターン１７ｂを包括するマスクパターンで１０００ｍｓｅｃ露光を行い、その後半導体活性層部のレジストパターン１７ｂのみ露光できるマスクパターンを用いて４００ｍｓｅｃ追加露光を行った。この２段階の露光を行なうことにより、通常膜厚のレジストパターン１７ａと薄膜レジストパターン１７ｂの膜厚を異なるものとしている。露光機はステッパあるいはミラープロジェクションタイプの露光機であり、光源には高圧水銀ランプのｇ線、ｈ線を用いた。ついで、有機アルカリ系の現像液を用いて現像したのち、１００℃から１２０℃でポストベークを１８０秒実施、レジスト中の溶媒を揮発させると同時にレジストとＣｒの密着力を高める。これらのプロセスによって、薄膜トランジスタ部のレジスト形状は図１０に示すような形状となる。ここで通常膜厚レジストパターン１７ａのレジスト膜厚は１．４μｍ程度、薄膜レジストパターン１７ｂのレジスト膜厚は０．４μｍ程度となる。

その後さらに１２０℃から１３０℃でオーブンベークを実施し、さらにレジスト・Ｃｒ間の密着力を高める。このときベーク温度が高すぎる場合にはレジスト端面がだれてしまうので注意を要する。その後Ｃｒ膜１６のエッチングを（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋ＳＦ₆＋Ｈｅガスを用いてオーミック膜４ｂおよび半導体膜４ａをエッチングする。その後酸素プラズマによりレジストをアッシングし、図１１に示すように薄膜レジストパターン１７ｂを除去して薄膜トランジスタ活性層８の該当部のＣｒ膜を露出するようにする。アッシングは圧力が４０Ｐａで６０秒実施した。またアッシングする際はＲＩＥモードの方がＰＥモードに比べて、図１１の１８に示すレジスト開口部の大きさが制御しやすい。

その後１３０℃から１４０℃でオーブンベークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６をエッチングする。このときＣｒパターン全体にサイドエッチングが入るため、ａ−Ｓｉパターンに比べＣｒパターンは１．５から２μｍ程度細くなる（ａ−Ｓｉパターンより内側となる）。このことによってソース電極からドレイン電極でのａ−Ｓｉパターン端面を通じてのリーク電流を抑制することができる。このＣｒエッチングではある程度のオーバーエッチングが必要となる。オーバーエッチングの量は５０％程度が望ましい。ついで図１２に示すようにＳＦ₆＋ＨＣｌを用いて半導体活性層該当部８にあるオーミック層４ｂおよび半導体層４ａの一部を合計１００ｎｍ程度エッチングする。その後レジストを除去すると図５に示すとおり、半導体パターン４、ソース配線５、ソース電極６、ドレイン電極７、ソース端子部金属パッド５ａが形成される。

つぎに図６および図１３に示すとおり、ＰＣＶＤ装置を用いて層間絶縁膜９であるＳｉＮ_Xを３００ｎｍ形成し、第３の写真製版工程でパターニングして、図２（ａ）、図２（ｂ）、図２（ｃ）、図６、図１３に示すドレイン電極７に通じるコンタクトホール１０、ゲート端子部金属パッド１ａに通じるコンタクトホール１１、ソース端子部金属パッドに通じるコンタクトホール１２をＣＦ₄＋Ｏ₂を用いたドライエッチングで形成する。つぎに図７および図１４に示すように１００ｎｍ程度の厚さでＩＴＯよりなる透明導電膜をＤＣマグネトロン型スパッタ装置を用いて形成する。つぎに第４の写真製版工程でＩＴＯをパターニングして透明画素電極１３、ゲート端子部パッド１４およびソース端子部パッド１５を形成する。このとき、例えばＨＣｌ＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてＩＴＯ膜がウエットエッチング処理される。

このようにして製造された薄膜トランジスタアレイ基板は４回の写真製版工程で作成され、ソース配線下に半導体層段差が存在しないため、ソース断線が発生しにくく、かつソース電極、ドレイン電極のパターンが半導体パターンの内側に内包されて交差しないため、薄膜トランジスタ部のリーク電流も低く抑えられた。また第２金属膜１６を単層の金属とすることにより、第２金属膜１６のエッチング回数を２回で済むようにしている。またその金属をＣｒにすることにより、画素をＩＴＯで形成するとき、そのエッチャントによる層間絶縁膜９に存在するピンホールを介してソース配線などが腐食されることを防止している。

図２（ａ）はＴＦＴ部分の断面図、図２（ｂ）はゲート端子部の断面図、図２（ｃ）、（ｄ）はソース端子部の断面図である。ソース端子部は、図２（ｃ）に示すようにソース配線層５ａの上にたとえば透明導電層からなるソース端子パッド１５を接続した構成を用いてもよいが、図２（ｄ）に示すように途中でソース配線層５ａからゲート配線材料１に変換してもよい。ソース端子部の配線材料を変換する位置はソース配線用のリペア線の下部（この場合、リペア線はソース配線材料で形成する）または、シール部近傍または液晶部などで変換することができる。配線材料をソース配線材料からゲート配線材料に変換することにより、ソース端子部近傍でのソース配線材料の腐食による断線を防ぐことができる。

ソース配線をゲート配線材料１に変換する場合のソース端子部の構造を図２（ｄ）により説明する。ゲート配線パターンを形成する工程でゲート配線材料１によりソース配線変換部１’を形成する。さらに層間絶縁膜９およびゲート絶縁膜３を貫通して第１、第２、第３のコンタクトホール１０、１１、１２を形成する工程で第４、第５のコンタクトホール１２’、１２”を形成し、画素電極１３を形成する工程でソース配線上のコンタクトホール１２”とソース配線変換部１'の一端のコンタクトホール１２’とを接続する透明導電膜１５’および、ソース配線変換部１’の他端のコンタクトホール１２に形成されるソース端子パッド１５を形成する。

本実施の形態においては層間絶縁膜９を用いていたが、この層間絶縁膜９を用いなくてもよい。この場合図１に相当する平面図は図５９に、製造工程を示す図２（ａ）、（ｂ）、（ｃ）、（ｄ）に相当する断面図は図６０（ａ）、（ｂ）、（ｃ）、（ｄ）となる。また、製造工程を示す平面図、図３〜７において、図３〜５に示す工程は前記と同様な工程となり、次の工程を示す平面図は図６１となる。

また、工程断面図８〜１４において、図８〜１２に相当する工程は前記と同様であり、図１３、１４に相当する製作工程は図６２、６３で示され、図６３に示す工程時における端子部の構造断面図は図６０となる。

実施の形態２
図１５は、本発明の第２の実施形態である薄膜トランジスタ基板であり、図１５中のＤ−Ｄ、Ｅ−Ｅ、Ｆ−Ｆ断面は第１の実施形態と同じであり、それぞれ図２（ａ）、図２（ｂ）、図２（ｃ）に示す。ここに１はゲート配線、１ａはゲート端子部金属パッド、２は補助容量配線、３はゲート絶縁膜、４は半導体パターン、４ａは半導体層、４ｂはオーミック層、５はソース配線、５ａはソース端子部金属パッド、６はソース電極、７はドレイン電極、８は薄膜トランジスタの半導体活性層、９は層間絶縁膜、１０はドレイン電極コンタクトホール、１１はゲート端子部コンタクトホール、１２はソース端子部コンタクトホール、１３は画素電極、１４はゲート端子接続パッド、１５はソース端子接続パッドである。

つぎに製造方法について説明する。図１６から図２０までが各工程での平面図であり、第１の実施形態と同様、図８から図１４までが各工程での図１５のＤ−Ｄ断面を示している。

まず透明基板上に４００ｎｍ程度の厚さでＣｒ、Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が形成される。つぎに第１の写真製版工程で第１の導電性金属薄膜をパターニングして図１６、図８のようにゲート配線１、ゲート端子部金属パッド１ａ、補助容量配線２を形成する。このとき、第１の導電性金属薄膜がＣｒの場合には、例えば（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてウエットエッチング処理される。つぎに図９に示すようにゲート絶縁膜３としてＳｉＮ_X膜、半導体能動膜４ａとしてａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ⁺ａ−Ｓｉ膜、第２の金属膜１６としてＣｒをそれぞれ４００ｎｍ、１０５ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で積層する。ＳｉＮ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓｉ膜はプラズマＣＶＤ装置を用いて成膜し、オーミック成膜時にはＰＨ₃をドープしてｎ⁺ａ−Ｓｉを形成する。Ｃｒ成膜についてはＤＣマグネトロン型スパッタ装置を用いて成膜する。

つぎに第２の写真製版工程で図１７に示すようにソース配線、ソース端子部金属パッド、ドレイン電極を形成するためのレジストパターン１７ａおよび薄膜トランジスタの半導体活性層８を形成するためのレジストパターン１７ｂ、半導体端面リーク防止用レジストパターン１７ｃ、１７ｄ、およびゲート・ソース配線間ショート防止用レジストパターン１７ｅを形成する。ここでレジストはノボラック樹脂系のポジ型レジストを用い、レジスト塗布はスピンコータにより１．５μｍとする。レジスト塗布後は１２０℃で９０秒プリベークを実施し、その後、レジストパターン１７ａは通常のＣｒ全面マスクパターンでありかつ、レジストパターン１７ｂ、１７ｃ、１７ｄ、１７ｅをライン／スペース＝１．５μｍ／１．５μｍのＣｒストライプ形状を有するマスクパターンを用いて１０００ｍｓｅｃ露光を行った。ストライプマスクパターンを図２１に示す。露光機は通常のステッパあるいはミラープロジェクションタイプの露光機であり、光源には高圧水銀ランプのｇ線、ｈ線を用いた。このとき、ストライプパターンは露光装置の解像限界よりも微細なパターンなので、レジストはストライプ状には露光されず、平均的で他の露光部よりも少ない露光量となる。

ついで、有機アルカリ系の現像液を用いて現像したのち、１００℃から１２０℃でポストベークを１８０秒実施、レジスト中の溶媒を揮発させると同時にレジストとＣｒの密着力を高める。これらのプロセスによって、薄膜トランジスタ部のレジスト形状は図１０に示すような形状となる、ここでレジストパターン１７ａの膜厚は１．４μｍ程度、レジストパターン１７ｂ、１７ｃ、１７ｄ、１７ｅの膜厚は０．４から０．６μｍ程度となる。その後さらに１２０℃から１３０℃でオーブンベークを実施し、さらにレジスト・Ｃｒ間の密着力を高める。このときベーク温度が高すぎる場合にはレジスト端面がだれてしまうので注意を要する。その後Ｃｒ膜１６のエッチングを（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋ＳＦ₆ガスを用いてオーミック膜４ｂおよび半導体膜４ａをエッチングする。その後酸素プラズマによりレジストをアッシングし、レジストパターン１７ｂ、１７ｃ、１７ｄ、１７ｅ部のＣｒ膜を露出するようにする。アッシングは圧力が４０Ｐａで６０秒実施した。またアッシングする際はＲＩＥモードの方がＰＥモードに比べて、図１１の１８に示すレジスト開口部の大きさが制御しやすい。

その後１３０℃から１４０℃でオーブンベークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて１７ｂ、１７ｃ、１７ｄ、１７ｅにあるＣｒ膜１６をエッチングする。本パターンではソース電極およびドレイン電極付近の半導体パターンをより離して配置してあるため、実施の形態１に比べさらに半導体端面リークの発生抑制効果およびＣｒオーバーエッチマージンが広い。このパターンの場合は２０から５０％程度のＣｒオーバーエッチングが可能となる。但しこの場合注意しなければならないのは、１７ｃのパターンにより形成されるａ−Ｓｉパターンが連続してゲート配線の外縁からはみ出している場合には、保持状態のときに、この部分にゲートオフバイアスが印加されずかつ、ゲートパターンで遮光されないためリーク電流が多くなる。したがって、ソース配線とドレイン電極を内包する半導体パターンの外縁の少なくとも一部が、図１７の１７ｃに示すようにゲート配線の外縁より内側に入り込んでいる必要がある。すなわち、半導体パターンのうち、薄膜トランジスタを内包する領域がソース配線を内包する領域へ向けて延長される経路上の少なくとも一部において、半導体パターンの両側の外縁がともにゲート配線上の外縁と交差するように形成する必要がある。１７ｄについては薄膜トランジスタの配置により自動的に交差が行なわれるが、１７ｃについては意図的に交差させことが有効である。ついで図１２に示すようにＳＦ₆＋ＨＣｌを用いてレジストパターン１７ｂ、１７ｃ、１７ｄ、１７ｅ部にあたるオーミック層４ｂおよび半導体層４ａの一部を合計１００ｎｍ程度エッチングする。その後レジストを除去すると図１８に示すとおり、半導体パターン４、ソース配線５、ソース電極６、ドレイン電極７、ソース端子部金属パッド５ａが形成される。

つぎにＰＣＶＤ装置を用いて層間絶縁膜９であるＳｉＮ_Xを３００ｎｍ形成し、第３の写真製版工程でパターニングして、図２（ａ）、図２（ｂ）、図２（ｃ）、図１３、図１９に示すドレイン電極７に通じるコンタクトホール１０、ゲート端子部金属パッド１ａに通じるコンタクトホール１１、ソース端子部金属パッドに通じるコンタクトホール１２をＣＦ₄＋Ｏ₂を用いたドライエッチングで形成する。つぎに１００ｎｍ程度の厚さでＩＴＯよりなる透明導電膜をＤＣマグネトロン型スパッタ装置を用いて形成する。つぎに第４の写真製版工程でＩＴＯをパターニングして図２（ａ）、図２（ｂ）、図２（ｃ）、図１４、図２０に示す透明画素電極１３、ゲート端子部パッド１４およびソース端子部パッド１５を形成する。このとき、例えばＨＣｌ＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてＩＴＯ膜がウエットエッチング処理される。

このようにして製造された薄膜トランジスタアレイは４回の写真製版工程で作成され、ソース配線下に半導体層段差が存在しないため、ソース断線が発生しにくく、かつソース電極、ドレイン電極のパターンが半導体パターンと交差しない上、薄膜トランジスタ半導体パターン端面とソース電極およびドレイン電極との間隔が広がっているため、リーク電流もより低く抑えられた。また、ソース配線とドレイン電極を内包する半導体パターンの外縁の少なくとも一部がゲート配線の外縁の内側に入り込んだ構造を有することにより、光リーク等によるリーク電流の増加を防止している。

以上の実施形態においては層間絶縁膜９を用いていたが、この層間絶縁膜９を用いなくともよい。この場合、図１５に相当する平面図は図６４のようになる。また、製造工程を示す平面図である図１６〜２０に示す工程において、図１６〜１８に示す工程は前記と同様に実施し、ついで図６５に示す工程を実施する。

この実施の形態においては、ゲート端子パッド１４およびソース端子パッド１５として透明導電膜（画素電極１３）が第１の金属膜１ａおよび第２の金属膜５ａ上にそれぞれのコンタクトホール１１および１２を覆って形成されていたが、透明導電膜１３を端子パッド１４、１５上に形成せず、第１の金属膜１ａおよび第２の金属膜５ａをそれぞれのコンタクトホールで露出させたままとし、それに直接実装などをしてもよい。

実施の形態３
図２２は、本発明の第３の実施形態である薄膜トランジスタ基板でありＧ−Ｇでの断面、Ｈ−Ｈでの断面、Ｉ−Ｉでの断面はそれぞれ図２（ａ）、図２（ｂ）、図２（ｃ）と同様である。ここに１はゲート配線、１ａはゲート端子部金属パッド、２は補助容量配線、２ａはＩＰＳ対向電極、３はゲート絶縁膜、４は半導体パターン、４ａは半導体層、４ｂはオーミック層、５はソース配線、５ａはソース端子部金属パッド、６はソース電極、７はドレイン電極、８は薄膜トランジスタの半導体活性層、９は層間絶縁膜、１０はドレイン電極コンタクトホール、１１はゲート端子部コンタクトホール、１２はソース端子部コンタクトホール、１３ａはＩＰＳ電極、１４はゲート端子接続パッド、１５はソース端子接続パッドである。

つぎに製造方法について説明する。図２３から図２７までが各工程での平面図であり、第１の実施の形態と同様に図８から図１４までが各工程での図２２Ｇ−Ｇ断面を示している。

まず透明基板上に４００ｎｍ程度の厚さでＣｒ、Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が形成される。つぎに第１の写真製版工程で第１の導電性金属薄膜をパターニングして図２３、図８のようにゲート配線１、ゲート端子部金属パッド１ａ、補助容量配線２、ＩＰＳ対向電極２ａを形成する。このとき、第１の導電性金属薄膜がＣｒの場合には、例えば（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてウエットエッチング処理される。つぎに図９に示すようにゲート絶縁膜３としてＳｉＮ_X膜、半導体能動膜４ａとしてａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ⁺ａ−Ｓｉ膜、第２の金属膜１６としてＣｒをそれぞれ４００ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で積層する。ＳｉＮ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓｉ膜はプラズマＣＶＤ装置を用いて成膜し、オーミック成膜時にはＰＨ₃をドープしてｎ⁺ａ−Ｓｉを形成する。Ｃｒ成膜についてはＤＣマグネトロン型スパッタ装置を用いて成膜する。

つぎに第２の写真製版工程で図２４に示すようにソース配線、ソース端子部金属パッド、ドレイン電極を形成するためのレジストパターン１７ａおよび薄膜トランジスタの半導体活性層８を形成するためのレジストパターン１７ｂを形成する。ここでレジストはノボラック樹脂系のポジ型レジストを用い、レジスト塗布はスピンコータにより１．５μｍとする。レジスト塗布後は１２０℃で９０秒プリベークを実施し、その後、レジストパターン１７ａおよびレジストパターン１７ｂを包括するマスクパターンで１０００ｍｓｅｃ露光を行い、その後半導体活性層部のレジストパターン１７ｂのみ露光できるマスクパターンを用いて４００ｍｓｅｃ追加露光を行った。露光機はステッパあるいはミラープロジェクションタイプの露光機であり、光源には高圧水銀ランプのｇ線、ｈ線を用いた。ついで、有機アルカリ系の現像液を用いて現像したのち、１００℃から１２０℃でポストベークを１８０秒実施、レジスト中の溶媒を揮発させると同時にレジストとＣｒの密着力を高める。これらのプロセスによって、薄膜トランジスタ部のレジスト形状は図１０に示すような形状となる。ここで１７ａのレジスト膜厚は１．４μｍ程度、１７ｂのレジスト膜厚は０．４μｍ程度となる。

その後さらに１２０℃から１３０℃でオーブンベークを実施し、さらにレジスト・Ｃｒ間の密着力を高める。このときベーク温度が高すぎる場合にはレジスト端面がだれてしまうので注意を要する。その後Ｃｒ膜１６のエッチングを（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋ＳＦ₆＋Ｈｅガスを用いてオーミック層４ｂおよび半導体層４ａをエッチングする。その後酸素プラズマによりレジストをアッシングし、図１１に示すように半導体活性層８の該当部のＣｒ膜を露出するようにする。アッシングは圧力が４０Ｐａで６０秒実施した。またアッシングする際はＲＩＥモードの方がＰＥモードに比べて、図１１の１８に示すレジスト開口部の大きさが制御しやすい。

その後１３０℃から１４０℃でオーブンベークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６をエッチングする。（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６をエッチングする。このときＣｒパターン全体にサイドエッチングが入るため、ａ−Ｓｉパターンに比べＣｒパターンは１．５から２μｍ程度細くなる。このことによってソース電極からドレイン電極でのａ−Ｓｉパターン端面を通じてのリーク電流を抑制することができる。このＣｒエッチングではある程度のオーバーエッチングが必要となる。オーバーエッチングの量は５０％程度が望ましい。

ついで図１２に示すようにＳＦ₆＋ＨＣｌを用いて半導体活性層８の該当部にあるオーミック膜４ｂおよび半導体層４ａの一部を合計１００ｎｍ程度エッチングする。その後レジストを除去すると図２５に示すとおり、半導体パターン４、ソース配線５、ソース電極６、ドレイン電極７、ソース端子部金属パッド５ａが形成される。つぎに図６および図１３に示すとおり、ＰＣＶＤ装置を用いて層間絶縁膜９であるＳｉＮ_Xを３００ｎｍ形成し、第３の写真製版工程でパターニングして、図２６、図２（ａ）、図２（ｂ）、図２（ｃ）に示すドレイン電極７に通じるコンタクトホール１０、ゲート端子部金属パッド１ａに通じるコンタクトホール１１、ソース端子部金属パッドに通じるコンタクトホール１２をＣＦ₄＋Ｏ₂を用いたドライエッチングで形成する。

つぎに図２７および図１４に示すように１００ｎｍ程度の厚さでＣｒよりなる導電膜をＤＣマグネトロン型スパッタ装置を用いて形成する。つぎに第４の写真製版工程でＣｒをパターニングしてＩＰＳ電極１３ａ、ゲート端子部パッド１４およびソース端子部パッド１５を形成する。このとき、例えば（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてＣｒ膜がウエットエッチング処理される。

このようにして製造された薄膜トランジスタアレイは４回の写真製版工程で作成され、ソース配線下に半導体層段差が存在しないため、ソース断線が発生しにくく、かつソース電極、ドレイン電極のパターンが半導体パターンに内包されて交差しないため、リーク電流も低く抑えられた。

また最上層に配置されたＩＰＳ電極をＣｒで形成したことにより、パネル組み立て工程等後工程でのブラシ洗浄においても、傷等のパターンの乱れの発生を防止することができる。

以上の実施形態においては層間絶縁膜９を用いていたが、この層間絶縁膜９を用いなくともよい。この場合、図２２に相当する平面図は図６６のようになる。また、製造工程を示す平面図である図２３〜２７に示す工程において、図２３〜２５に示す工程は前記と同様に実施し、ついで図６７に示す工程を実施する。

実施の形態４
図２８に本発明が適用されるアクティブマトリクス型液晶表示装置（ＡＭＬＣＤ）のＴＦＴアレイ基板の回路図の一例を示す。図２８に示す回路構成は、保持容量Ｃｓを画素電極とゲート配線で形成するＣｓ ｏｎ ｇａｔｅ型と呼ばれるものである。ここで、１０１は走査電圧を供給するためのゲート配線、１０２は信号電圧を供給するためのソース配線、１０３は液晶に電圧を印加する際のスイッチング素子として用いる薄膜トランジスタ（ＴＦＴ）、１０４は光の透過／非透過のスイッチングを行なう液晶を等価回路的に容量で示したもの、１０５は液晶１０４に並列に配置されＴＦＴの寄生容量の影響を低減するための保持容量Ｃｓ、１０６は液晶１０４の片側の電極をコモン電圧に接続するコモン電極、１０７はゲート側外部回路をゲート配線１０１にＴＣＰなどを用いて接続するためのゲート端子、１０８はソース側外部回路とソース配線１０２をＴＣＰなどを用いて接続するためのソース端子、１０９、１１０はそれぞれＴＦＴや高低坑の線形あるいは非線形素子で形成され、ゲート端子１０７とソース端子１０８を信号印加時には電気的に分離し、高電圧の静電気が入った場合には電気的に結合するための高抵抗素子。１１１はゲート配線１０１に高抵抗素子１０９を介して接続されている配線Ａ、１１２はソース配線１０２に高抵抗素子１１０を介して接続されている配線Ｂ、１１３は静電気対策のために配線Ａ（１１１）と配線Ｂ（１１２）を接続するための接続部である。１１４はソース配線がオープン故障となっている場合などに用いるリペア配線である。ＴＦＴアレイ基板に対向してカラーフィルタが形成された対向基板を組み合わせ、液晶を注入後、一般的には図中の点線で示した領域１１５の外側を切り離してＬＣＤ（液晶ディスプレイ）パネルとする。

また、場合によってはＴＦＴアレイ形成時に点線で示した１１５の外側の部分の少なくとも一部は形成しなくともよい。

図２９、３０、３１は、本発明の写真製版工程数（マスク数）を削減したＴＦＴアレイ基板の製造工程を示す断面図であり、図２８に示すＴＦＴアレイ基板の回路を実現する製造工程を示す。図３２は図２９、３０、３１に対応する平面図であり、図２９、３０、３１は図３２のＹ−Ｙ断面およびゲート・ソース端子部の断面構造を示している。

図２９、３０、３１において２１１は絶縁性基板、２１２は透明導電体層よりなるゲート電極およびゲート配線、２１３は金属層からなるゲート電極およびゲート配線であり、２１２と２１３でゲート配線１０１を形成する。２１４は透明導電体層よりなる画素電極、２１５は金属層よりなる画素電極、２１６はゲート絶縁膜、２１７は半導体層（能動層）、２１８はＰあるいはＢなどの不純物を高濃度に含有した半導体層（コンタクト層）、２１９（２１９ａ、ｂ）はホトレジストとして用いることのできる感光性有機樹脂、２２０（２２０ａ、ｂ、ｃ）はソース電極およびドレイン電極となる導電体層、１０２はソース配線、１０３は薄膜トランジスタ（ＴＦＴ）部、２２１は保持容量電極、２２２はＳｉ₃Ｎ₄などの絶縁膜、２３０は平面図（図３２）上の半導体領域である。

図３２において使用している番号で図２８〜３１と同一の番号は、同一の内容を示す。

つぎに、本発明の製造方法について説明する。

ＩＴＯ（Indiumu Tin Oxide）、ＳｎＯ₂、ＩｎＺｎＯなどの透明導電体層あるいはこれらの積層、あるいは混合層からなる透明導電体層を絶縁性基板２１１上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成する。ついで、その透明導電体層上にＣｒ、Ａｌ、Ｍｏ、Ｗ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ、Ｔａなど金属やそれらを主成分とする合金あるいはそれらを積層した金属などからなり、前記透明導電体層より抵抗が低い物質の層をスパッタ、蒸着、ＣＶＤ、印刷法などの手法で形成する。これにより、透明導電体層の上に少なくとも一層の金属からなる低抵抗層が積層された配線構造ができる。ついで、ホトレジストなどを用いて写真製版法およびそれに続くエッチング法などで透明導電体層および金属などの低抵抗層からなるゲート電極およびゲート配線パターン２１２、２１３を形成する。このとき同時にゲート配線と同じ材料および構成である透明導電体層と金属などの低抵抗層からなる層構造で画素電極パターン２１４、２１５を形成する（図２９（ａ）および図３２（ａ））。

ＩＴＯなどの透明導電体層は、一般的には多結晶も用いる。この場合は、ＩＴＯなどのエッチャントとして、たとえば塩化第２鉄あるいはＨＣｌおよび硝酸を主成分とするものを用いている。

しかし、たとえばＩＴＯ層２１４を非晶質で形成し、かつその上に成膜する金属層２１５をそのＩＴＯが結晶化する温度以下で成膜すると、ゲート電極などの形成時においてＩＴＯは非晶質状態であるため、シュウ酸などの比較的弱酸でエッチングでき、金属層としてＡｌなどを使用した場合、ＩＴＯのエッチング時にＡｌなどの金属がエッチングされることが少なく、構造形成にあたっては、金属のエッチングが完了するまでＩＴＯを非晶質の状態にしておいてもよい。このためＡｌなど金属の成膜はＩＴＯが結晶化しない１６０℃以下で行なうのが望ましい。

また、ＩＴＯのエッチングとしては、ＨＣｌ、ＨＢｒ、ＨＩなどのガスを用いてエッチング行なってもよい。

ついで、プラズマＣＶＤなどの各種ＣＶＤ法や、スパッタ法、蒸着、塗布法などで形成したゲート絶縁膜となるＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの積層物からなる絶縁膜２１６、たとえばプラズマＣＶＤ法やスパッタ法で形成した意図的にドーパントとなる不純物をドーピングしていないあるいは意図的にドーピングしていてもその不純物の濃度が５０ｐｐｍ程度以下またはＴＦＴの実使用電圧条件の暗時のリーク電流が５０ｐＡを超えない程度以下にドーパントの濃度が抑えてあるチャンネル用半導体層（能動層）として用いるａ−Ｓｉ：Ｈ膜（水素化非晶質シリコン膜）２１７、金属とのコンタクトを取るためにプラズマＣＶＤやスパッタ法で形成したリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば０．０５％以上存在させた高濃度に不純物をドーピングした半導体層（コンタクト層）であるたとえばｎ⁺ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ⁺Ｓｉ膜２１８連続的に形成する。

ついで、ホトレジストをまず全面に塗布する。ついでホトマスクを用いた露光によりホトレジストパターンを形成する。このホトレジストパターンの形状は、以下のようにする。まず、図２９（ｂ）あるいは図３２（ｂ）に示すように少なくとも画素電極となる部分の１部およびコンタクトホール部はホトレジストを形成しない（領域Ｃ）。ａ−Ｓｉ：Ｈ膜からなる半導体層を残す部分は厚さＡのホトレジストを形成する（領域Ａ ２１９ａ）。たとえばａ−Ｓｉ：Ｈ膜２１７およびたとえばｎ⁺ａ−Ｓｉ：Ｈ膜２１８のみをエッチングしゲート絶縁膜２１６を残したい領域には厚さＢのホトレジストを形成する（領域Ｂ ２１９ｂ）。領域Ａ（２１９ａ）のホトレジストの厚さは領域Ｂのホトレジスト（２１９ｂ）の厚さより厚くなるように設定する。ゲート配線上で隣り合うソース配線間には、たとえば領域Ｂ（２１９ｂ）を形成してその部分のａ−Ｓｉ：Ｈ膜２１７およびｎ⁺ａ−Ｓｉ：Ｈなどの膜２１８を取り除き、電気的に隣り合うソース配線間は絶縁状態にしておくことが望ましい。また、ソース配線の少なくとも一部は領域Ａとして下層に半導体層２１７、２１８を残し、ソース配線の断線防止に役立つようにしてもよい。

このような、場所によるホトレジストの厚みの違いは以下のように形成する。ポジ型ホトレジストについて説明する。ネガ型にあっても基本的に同等な方法でパターンを形成する。

ホトレジストを形成しない部分はマスク上をほぼ透明な状態としておき、充分に光を通過させホトレジストが現像時に残存しないだけの充分な光量を当てる。この結果、ホトレジストが形成されない領域Ｃが形成される。一方、ホトレジストの厚みＡの部分はたとえば、その位置に対応するマスクの部分はほぼ光が透過しないように充分な厚さのＣｒなどの光を通さない材料で遮光しておく。この結果、この部分のホトレジストには充分の光が露光時にあたらないため、現像時にホトレジストが充分な厚さで残存する領域Ａが実現できる。ホトレジストの厚みＢを持つ領域Ｂは、ホトレジストに露光量が領域Ａと領域Ｃの中間の露光量が照射されるようにする。この露光量の調整で、現像時に領域Ｂの厚みは領域Ａより薄く設定される。この結果、図２９（ｂ）、図３２（ｂ）のホトレジストの形状が実現される。露光量あるいは光量は照射される光強度×時間で示される。

ホトレジストの厚みが、領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定するために、領域Ｂのホトレジストへ照射される露光量が領域Ａと領域Ｃの間の露光量が照射されるようにするが（露光量は、領域Ａ＜領域Ｂ＜領域Ｃ）、それにはいくつかの方法が存在する。たとえば、領域Ｂを形成するマスク上のパターンの透過率を、領域Ａを形成する際に用いたマスク上の領域Ａの部分の透過率よりも高くし、領域Ｃを形成する部分の透過率よりも低くする。このためにはたとえば、領域Ｂを形成する部分のホトレジストの遮光膜として用いるＣｒなどの遮光材料の厚みを領域Ａを形成する部分のそれの厚みより薄くし、光量を制御してもよい。あるいは領域Ｂの部分に絶縁膜を１層あるいは多層に形成し透過率、反射率、あるいは位相などを変え、実質的に領域Ｂの透過率を領域Ｃの透過率より低くしてもよい。

また、露光量が領域Ａ（実質的に０）＜領域Ｂ＜領域Ｃとなるように設定するためには、以下の方法もある。領域Ａと領域Ｂに対してともに同等程度の低い透過率を持つ遮光部分でマスク上にパターンを形成し、領域Ｃ用には充分な透過率を持つたとえば一切の遮光パターンを形成しないパターンをマスク上に形成する。ついで、この領域Ａ＋領域Ｂの遮光パターンをもつマスクを用いて露光量１で露光のみを行ない領域Ｃに光を照射する。ついで、領域Ａに対応する部分のみを遮光したパターンを持つマスクを用いて露光を露光量２で行ない、領域Ａを形成する部分以外を露光量２で光を照射する。このとき露光量１は現像時に領域Ｃのホトレジストが充分に除去できる強度で露光を行ない、露光量２は現像時に領域Ｂに必要な厚みのホトレジストが残るように設定する。一般的にはポジ型のホトレジストを用いた場合には露光量１は露光量２よりも、光照射時の光強度×光照射時間の計算結果が大きくなる用に設定する。

ホトレジストの厚みが、領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定するための第３の方法としては、領域Ａを形成するためには低い透過率を持つ遮光層でマスク上にパターンを形成し、領域Ｃ用には充分な透過率を持つたとえば一切の遮光パターンを形成しないパターンをマスク上に形成する。

領域Ｂ用として、たとえば図３３に示すようないわゆるハーフトーンマスクを用いてもよい。ハーフトーンマスクは、パターン２３３のようにマスク上の遮光パターンの空間周波数を露光機のパターン分解能力（たとえば１／６μｍ）より高くし、ホトレジスト上でマスクのパターンが解像できない状態とし、領域Ｃよりも露光強度が少なくなるようにする。ハーフトーンマスクの微細度は、遮光部と透光部の幅が合計６μｍ以下となる周期でくり返されるように形成する。

この結果ホトレジストの厚みが領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定でき、その結果、図２９（ｂ）、図３２（ｂ）のホトレジスト形状が実現される。

ついで、ｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜といった半導体膜と、Ｓｉ₃Ｎ₄などのゲート絶縁膜をエッチングする。このエッチングはたとえばＨＣｌを主成分とするガスやＣＦ₄を主成分とするガスやＣＦ₄とＯ₂の混合ガス、ＳＦ₆を主成分とするガスなどが行なう。この結果、少なくとも画素電極となる部分で光を透過させようとする部分上のこれらの膜は取り除く。また、ゲート配線と外部から信号を入力するためＴＣＰなどと接続する端子部分２２４、たとえば、静電気防止のため直接ソース配線あるいはＴＦＴあるいは抵抗を介してソース配線部と短絡する部分（図２８、１１３など）においては、この工程でｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、Ｓｉ₃Ｎ₄などのゲート絶縁膜の一部を除去してもよい（図３０（ａ））。

前記ｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、Ｓｉ₃Ｎ₄などのゲート絶縁膜のエッチングはＣＦ₄やＣＨ₄＋Ｏ₂などの単一ガスで全膜をエッチングしてもよいが、たとえばａ−Ｓｉ ＴＦＴ膜エッチング時にＳｉＮ膜のエッチングを抑えられるようなガスを用いるなど、少なくともａ−Ｓｉ：Ｈ膜とＳｉ₃Ｎ₄膜を別々のエッチングガスでドライエッチングしてもよい。この場合ａ−Ｓｉ：ＨのエッチングとしてＳＦ₆、ＨＣｌ、Ｆ１２３あるいはこれらの混合ガスあるいはこれらと不活性ガスあるいはＯ₂との混合ガスを用い、Ｓｉ₃Ｎ₄膜のエッチングとしてＣＦ₄、ＳＦ₆あるいはこれらの混合ガスあるいはそれらとＯ₂や不活性ガスとの混合ガスを用いてもよい。

ついで、酸素プラズマなどのレジストの膜厚を低減できるプラズマを用い、アッシングを行なってレジストを削り、領域Ｂ（２１９ｂ）からレジストを取り除く。このとき領域Ａ（２１９ａ）のレジストの膜厚は初期の膜厚より薄くなるが、以下のエッチング時にエッチングしない部分を充分保護できるような厚みを保つように制御する。ついで、少なくともｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜をドライエッチング法などでエッチングし領域Ｂより取り除く（図３０（ｂ））。

このレジストの膜厚を低減させる工程は独立に行なわず、ｎ＋ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、Ｓｉ₃Ｎ₄などのゲート絶縁膜のエッチング行なうなど、ホトレジスト自身も幾分削れる現象を利用し、同時に領域Ｂのホトレジストを削ってもよい。

その後、図３０（ｂ）で画素電極上でｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、およびＳｉ₃Ｎ₄などのゲート絶縁膜のエッチングで取り除いた部分の画素電極２１４上の金属層２１５をウエットエッチングやドライエッチングで取り除く（図３１（ａ））。ついで、ホトレジストを取り除く。

ついで、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分とする合金あるいはそれらの多層積層物などからなるソース電極およびソース配線、ドレイン電極となる導電体層２２０（２２０ａ、ｂ、ｃ）を成膜する。ついで写真製版法でソース電極およびソース配線、ドレイン電極の形状に配線パターンを形成後ウエット、ドライなどでエッチングし、ついで、ソース電極２２０ｃとドレイン電極２２０ｂ間のａ−Ｓｉ：Ｈ膜などで形成したｎ⁺半導体層２１８をドライエッチングなどで取り除き、最後にレジストを剥離することで所定のパターンを形成する（図３１（ｂ）、図３２（ｃ））。このとき、保持容量Ｃｓを形成するため、ソース配線と同時に作製する保持容量電極２２１を少なくともゲート絶縁膜２１６を介してたとえば２１２、２１３よりなる次段あるいは前段のゲート配線と対向させる。このとき、保持容量電極２２１とゲート絶縁膜２１６の間にはゲート絶縁膜２１６のみでなくｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜を残してもよい。保持容量電極は、図に示すように画素電極の少なくとも一部に接続させることが必要である。

ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいはそれらの混合物および積層物からなる絶縁膜で形成した保護膜２２２を成膜する。写真製版で少なくとも信号を入れるために外部のＴＣＰなどに接続するゲート端子部２２３、ソース端子部２２５にコンタクトホールが形成できるようにパターンを形成し、ついでＣＦ₄系などのガスを用いたドライエッチングやウエットエッチング法でコンタクトホールをあける。エッチング完了後ホトレジストを除去する。これにより、ＴＦＴアレイが形成される（図３１（ｃ）、図３２（ｄ））。

ついで、ＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極を形成した対向基板と向かい合わせその間に液晶を注入し、アクティブマトリクス型液晶ディスプレイを形成する。

以上のプロセスによって図２８に示した構成図を持つＴＦＴアレイおよびそれを用いた液晶ディスプレイが形成される。

図２８においてたとえばゲート配線材料を用いて形成したソース配線用のリペア配線１１４が図示されているが、これは状況によっては形成しなくともよい。

また、図３４に示すように、リペア配線１１４との交差部において、ソース配線１０２をコントクトホール１１６ａ、１１６ｂを利用してゲート配線材料で形成したゲート配線と同層の配線１１７に一旦変換してもよい。この時リペア配線１１４はソース配線材料を用いて形成する。

図３１では、図３１（ａ）でゲート電極材料で形成した画素電極２１４上の金属層２１５を除き、図３１（ｂ）でソース・ドレイン電極２２０ｂ、ｃ、ソース配線１０２をエッチングパターニングしているが、両者が同じ材料の場合は図３１（ａ）で示したゲート電極材料２１５のエッチングを省略し、図３１（ｂ）でソース配線２２０をエッチングするときに同時にゲート電極材料で形成した画素電極２１５をエッチングで除いてもよい。

半導体領域２３０の形状は図３２（ｄ）ではゲート配線２１３の両側にはみ出しているが、図６８のように片側または両側がゲート配線の内側に入っていてもよい。図３２（ｄ）において半導体領域２３０の上側の外縁はゲート電極２１３の外側にはみ出していてゲートオフバイアスがかからないため、光の照射によってリーク電流を発生する可能性がある。これを避けるためには、図６８のように半導体領域２３０の上側の外縁に切欠きを設け、半導体領域２３０の外縁をゲート電極２１３の外縁と交差させることがとくに有効である。

また、図６８のように半導体領域２３０の少なくともソース電極側、できればソース、ドレイン電極の両側ともゲート配線の内側に入れ、ソース電極部の半導体層がゲート配線（ゲート電極）の上のみに存在するようにすると、ゲート電極がその下部から照射される光をさえぎり、ソース電極部の半導体層への光の照射を防ぐことができるので、光によるリーク電流を防ぐことができる。

また、半導体領域２３０を図６９のように延長し、薄膜トランジスタ部からソース配線１０２の下部に連続的に形成してもよい。このようにすれば、ソース配線１０２が半導体層２３の端部の段差部で生じやすい断線を防ぐことができる。このような半導体領域２３０の形状の変更は、以下の実施の形態においても同様に有効である。図１に示される実施の形態１も同様な配置となっている。

実施の形態５
前記実施の形態では保持容量１０５が次段あるいは前段のゲート配線との間で形成されたいわゆるＣｓ ｏｎ ｇａｔｅ構造に関して説明したが、図３５の回路図に示すような、１ゲート遅延に有利な保持容量配線をゲート配線と別に形成した共通配線構造としてもよい。ここで、保持容量１０５は共通配線１２０に接続されている。また、共通配線１２０はコントクトホール１２２を介して、共通配線引き出し線１２１に接続されている。コモン電圧は共通配線引き出し線１２１に接続されている共通配線端子１２３を介して外部から電圧を印加する。その他の部分の機能と符号は図２８と同じである。

共通配線方式においては、たとえば図３６に示すような断面構造と図３７に示す平面配置をとる。また、図３８に示すように画素の中に共通配線１２０を形成し、画素電極を２分化し、その間をソース配線と同時に形成する保持容量電極２２１でブリッジし、そこに保持容量１０５を形成してもよい。

図３７に示すように共通配線構造をとる場合はゲート配線と平行に引き出される共通配線１２０とそれをまとめゲート配線と垂直に走る共通配線引き出し線１２１が必要となる。共通配線はゲート配線１０１と同じ材料で同時に形成することが最もよく、共通配線引き出し線は少なくともそのゲート配線との交差部１２４はゲート配線とは異層のソース配線１０２の材料を用いる。場合によってはゲート配線との交差部以外は、ゲート配線材料で共通配線引き出し線を形成してもよい。

また、図３９に示すように、リペア配線１１４との交差部において、ソース配線１０２をコントクトホール１１６ａ、１１６ｂを利用してゲート配線材料で形成したゲート配線と同層の配線１１７に一旦変換してもよい。

実施の形態６
前記実施の形態ではＴＦＴアレイ全面を覆うように絶縁膜２２２が形成されているが、この絶縁膜を形成しなくともよい。この絶縁膜形成を省くとマスク数は３枚となる。この場合、液晶シールの外部でソース配線の腐蝕が問題となるが、シールの外部ヘ出る以前にシールの内側でコンタクトホールを用いてゲート配線材料に変換しておく。これにより、ソース配線の腐蝕を防ぐことができる。

実施の形態７
図２９（ｂ）の工程において、領域Ｂのレジストパターン２１９ｂを画素電極のパターン（２１４、２１５）とオーバーラップさせて配置してもよい。このようにすると、図４０に示すように画素電極（透明導電体層）２１４の外周には金属層２１５が残されて、２１４・２１５の２層からなる遮光パターンが形成される。

実施の形態８
前記実施の形態では、液晶自身に電圧を印加するコモン電極が対向基板にある場合に関して説明したが、広視野を実現できるＩＰＳ（Ｉｎ−ｐｌａｎｅ ｓｗｉｔｃｈｉｎｇ）モードなどの横方向電界印加ＴＦＴ基板に液晶電圧を印加するすべての電極がある場合に関しても適用できる。この場合は、たとえば画素電極２１４は透明導電体層である必要はなく、Ｃｒなどの金属でもよい。ＩＰＳモードの平面図の例を図４１（ａ）、（ｂ）に示す。ここで、図３２、図３７と同じものには同じ番号を用いている。

図４１（ａ）において、画素電極２３１は図２９（ａ）の画素電極２１４／２１５形成時に作成する。

図４１（ｂ）において、画素電極２３２は図３１（ｂ）のドレイン電極形成時に作成する。この場合、図２９（ａ）での画素電極形成は行なわない。

図４１（ａ）、（ｂ）において、ゲート電極および配線は金属層２１３のみでもよい。また、画素電極２１４／２１５も金属層２１５のみでよい。

実施の形態９
前記実施の形態では、ａ−Ｓｉ：Ｈ膜の島状化のため図２９（ａ）、（ｂ）、図３０（ａ）で示したようにハーフトーンマスクなどの技術を用いレジストの厚みを平面上で部分的に変換していたが、この工程をやめ、ａ−Ｓｉ：Ｈ膜の島状化の写真製版を別に行なってもよい。この場合は、たとえば、レジストの厚みは空間的には変化させない。図２９（ｂ）の状態で平面的にレジストの厚みを変化させず、画素電極２１４、２１５上とコンタクト部２２３上のＳｉＮ２１６／ａ−ＳｉＨ２１７／ｎ＋ａ−Ｓｉ：Ｈ２１８を抜く工程を実施後、レジストを除去し、再度トランジスタの島を形成するパターンを作成し、ＴＦＴ部以外のａ−Ｓｉ：Ｈ膜２１７とｎ＋ａ−Ｓｉ：Ｈ膜２１８をエッチングで取り除き、図３０（ａ）の構造を作成する。この場合、図２９〜３１に示した実施の形態よりは写真製版回数が増えるが、従来の技術よりは低減できる。

実施の形態１０
実施の形態４においてはＳｉＮなどからなるゲート絶縁膜２１６、ａ−Ｓｉ：Ｈ層２１８およびゲート配線材料からなる画素電極２１４上の金属層２１５をエッチングした後に、ソース・ドレイン電極および配線２２０を形成していた。それに対して、ホトレジストの厚みを空間的に変化させる工程を用いず、図４２（ａ）、４２（ｂ）、４２（ｃ）、図４３（ａ）、４３（ｂ）に示すように、少なくとも画素部の光を透過させる部分のゲート絶縁膜２１６、ａ−ＳｉＨ：層２１７、ｎ＋ａ−Ｓｉ：Ｈ層２１８をエッチングで取り除いた後にソース・ドレイン電極２２０を形成してもよい。この場合、チャネルとして用いるＳｉ膜２１７の島状化は一般的にはできない。

ＩＴＯ（Indium Tin Oxide）、ＳｎＯ２、ＩｎＺｎＯなどの透明導電体層あるいはこれらの積層、あるいは混合層からなる透明導電体層２１２、２１４を絶縁性基板２１１上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成する。ついで、その透明導電体層上にＣｒ、Ａｌ、Ｍｏ、Ｗ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ、Ｔａなど金属やそれらを主成分とする合金あるいはそれらの積層した金属などからなり前記透明導電体層より抵抗が低い物質の層２１３、２１５をスパッタ、蒸着、ＣＶＤ、印刷法などの手法で形成する。これにより、透明導電体層の上に少なくとも一層の金属からなる低抵抗層が積層された配線構造ができる。ついで、ホトレジストなどを用いて写真製版法およびそれに続くエッチング法などで透明導電体層および金属などの低抵抗層からなるゲート電極およびゲート配線パターン２１２、２１３を形成する。このとき同時にゲート配線と同じ材料および構成である透明導電体層と金属などの低抵抗層からなる層構造で画素電極パターン２１４、２１５を形成する（図４２（ａ））。

ついで、プラズマＣＶＤなどの各種ＣＶＤ法や、スパッタ法、蒸着、塗布法などで形成したゲート絶縁膜とするＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ₅Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの積層物からなる絶縁膜２１６、プラズマＣＶＤ法やスパッタ法で形成した意図的にドーパントとなる不純物をドーピングしていないあるいは意図的にドーピングしていてもその不純物の濃度が５０ｐｐｍ程度下またはＴＦＴの実使用電圧条件の暗時のリーク電流が５０ｐＡを超えない程度以下にドーパントの濃度が抑えてあるチャンネル用半導体層として用いるａ−Ｓｉ：Ｈ膜（水素化非晶質シリコン膜）２１７、金属とのコンタクトを取るためにプラズマＣＶＤやスパッタ法で形成したリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば０．０５％以上存在させた高濃度に不純物をドーピングした半導体層でるたとえばｎ⁺ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ⁺Ｓｉ層２１８を連続的に形成する。

ついで、少なくとも光を透過する画素部からＳｉＮなどからなるゲート絶縁膜２１６、ａ−Ｓｉ：Ｈ層２１７、ｎ⁺ａ−Ｓｉ：Ｈ層２１８を取り除くようにホトレジストを形成後、エッチングする（図４２（ｂ）、４２（ｃ））。ここで、ホトレジスト２１９を除去する。

ついで、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分とする合金あるいはそれらの多層積層物などからなるソース電極およびソース配線、ドレイン電極となる導電体層２２０（２２０ａ、ｂ、ｃ）を成膜する。ついで写真製版法でソース電極およびソース配線、ドレイン電極の形状に配線パターンを形成後ウエット、ドライなどでエッチングし、ついで、ソース電極２２０ｃとドレイン電極２２０ｂ間のｎ⁺ａ−Ｓｉ：Ｈ膜などで形成したｎ＋半導体層２１８をドライエッチングなどで取り除き、最後にレジストを剥離することで所定のパターンを形成する（図４３（ａ））。

ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいはそれらの混合物および積層物からなる絶縁膜で形成した保護膜を成膜する。写真製版で少なくとも、信号を入れるために外部のＴＣＰなどに接続するゲート端子部２２３、ソース端子部２２５にコンタクトホールが形成できるようにパターンを形成し、ついでＣＦ₄系などのガスを用いたドライエッチングやウエットエッチング法でエッチングする。エッチング完了後ホトレジストを除去する。これにより、ＴＦＴアレイが形成される。（図４３（ｂ））この方法によれば、ａ−Ｓｉ：Ｈ膜２１７などはＴＦＴ部以外にも残るが、写真製版回数（マスク数）は４回（４枚）で完了できる。

実施の形態１１
前記実施の形態によれば半導体層はａ−Ｓｉ：Ｈ膜で形成されていたが、ｐｏｌｙ−Ｓｉ（多結晶シリコン）であってもよい。

実施の形態１２
図２８に本発明に用いるアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）のＴＦＴアレイ基板の回路図の他の例を示す。図２８に示す回路構成は、保持容量を画素電極とゲート配線で構成するいわゆるＣＳ ｏｎ ｇａｔｅ型と呼ばれるものである。ここで、１０１は走査電圧を供給するためのゲート配線、１０２はソース配線、１０３は液晶に電圧を印加する際のスイッチング素子として用いる薄膜トランジスタ（ＴＦＴ）、１０４は光の透過非透過のスイッチングを行なう液晶を等価回路的に容量で示したもの、１０５は液晶１０４に並列に配置されＴＦＴの寄生容量の影響を低減するための保持容量、１０６は液晶１０５の片側の電極をコモン電圧に接続する接続部、１０７はゲート側外部回路をゲート配線１０１にＴＣＰなどを用いて接続するためのゲート端子、１０８はソース側外部回路とソース配線１０２をＴＣＰなどを用いて接続するためのソース端子、１０９、１１０はそれぞれＴＦＴや高抵抗の線形あるいは非線形素子で形成され、ゲート端子１０７とソース端子１０８を信号印加時には電気的に分離し、静電気などの高電圧が印加された場合には電気的に結合するための高抵抗素子。１１１はゲート配線１０１に高抵抗素子１０９を介して接続されている配線Ａ、１１２はソース配線１０２に高抵抗素子１１０を介して接続されている配線Ｂ、１１３は静電気対策のために配線Ａ（１１１）と配線Ｂ（１１２）を接続するための接続部である。この部分は抵抗素子やＴＦＴなどの非線形素子を介して接続してもよい。１１４はソース配線がオープンとなっている場合などに用いるリペア配線である。ＴＦＴアレイはカラーフィルターが形成された対向基板と組み合わせて液晶を注入後、一般的には図中の点線で示した領域１１５の外側を切り離してＬＣＤ（液晶ディスプレイ）とする。

また、場合によってはＴＦＴアレイ形成時に点線で示した１１５の外側の部分の少なくとも一部は形成しなくともよい。

図４４（ａ）、４４（ｂ）、４４（ｃ）、図４５（ａ）、４５（ｂ）、４５（ｃ）は、本発明の写真製版工程数を削減したＴＦＴアレイ基板の製造工程を示す断面図であり、図１に示したＴＦＴアレイ基板の回路を実現する構造の一例を示す。図４４（ａ）、４４（ｂ）、４４（ｃ）、図４５（ａ）、４５（ｂ）、４５（ｃ）は図４６（ａ）、４６（ｂ）、４６（ｃ）、図４７（ａ）、４７（ｂ）のＹ１−Ｙ１断面の部分およびゲート・ソース端子部の断面構造を示している。

図４４（ａ）、４４（ｂ）、４４（ｃ）、図４５（ａ）、４５（ｂ）、４５（ｃ）において４１０は絶縁性基板、４１１は金属層からなるゲート電極あるいはゲート配線、４１２は前段あるいは次段の隣接するゲート配線／電極である。４１３はゲート絶縁膜、４１４は半導体層（能動層）、４１５はＰあるいはＢなどの不純物を高濃度に含有した半導体層からなるオーミックコンタクト層、４１６はソース／ドレイン電極および画素電極として用いる透明導電体層、４１７は金属層からなるソース／ドレイン電極でソース配線１０２も形成する。４１８はホトレジストとして用いることのできる感光性有機樹脂、４１９は保持容量電極、４２０はＳｉ₃Ｎ₄などの保護膜として用いる保護絶縁膜である。

図４６（ａ）、４６（ｂ）、４６（ｃ）、図４７（ａ）、４７（ｂ）において使用している符号のうち図２８、図４４（ａ）、４４（ｂ）、４４（ｃ）、図４５（ａ）、４５（ｂ）、４５（ｃ）と同一の番号は同一の部分を示す。また、４４２ａはドレイン電極、４４２ｂはソース電極、４３０は半導体領域、４４５は画素電極、４４３は画素電極上で保護絶縁膜４２０および金属層４１７が取り除かれた光を透過させる領域である。

つぎに、本発明の製法について説明する。

絶縁性基板４１０上にＣｒ、Ａｌ、Ｍｏ、Ｗ、Ｔｉ、Ｃｕ、Ａｇ、Ｔａなど金属やそれらを主成分とする合金あるいはそれらの積層した金属などからなる物質をスパッタ、蒸着、ＣＶＤ、印刷法などの手法で形成する。ついで、ホトレジストなどを用いて写真製版法およびそれに続くエッチング法などで金属などの低抵抗層からなるゲート電極およびゲート配線パターン４１１および次段あるいは前段の隣接するゲート配線４１２を形成する（図４４（ａ）および図４６（ａ））。

ついで、プラズマＣＶＤなどの各種ＣＶＤ法や、スパッタ法、蒸着、塗布法などで形成したゲート絶縁膜となるＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの積層物からなるゲート絶縁膜４１３、プラズマＣＶＤ法やスパッタ法で形成した意図的にドーパントとなる不純物をドーピングしていないあるいは意図的にドーピングしていてもその不純物の濃度が５０ｐｐｍ程度以下またはＴＦＴの実使用電圧条件の暗時のリーク電流が５０ｐＡを超えない程度以下にドーパントの濃度が抑えてあるチャンネル用半導体層として用いるａ-Ｓｉ：Ｈ膜（水素化非晶質シリコン膜）からなる半導体層４１４、金属とのコンタクトを取るためにプラズマＣＶＤやスパッタ法で形成したリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば０．０５％以上存在させた高濃度に不純物をドーピングした半導体層であるたとえばｎ⁺ａ−Ｓｉ：Ｈ膜やマクロクリスタルｎ⁺Ｓｉ層からなるオーミックコンタクト層４１５を連続的に形成する。

ついで、ホトレジストをまず全面に塗布する。ついでホトマスクを用いた露光によりホトレジストパターンを形成する。このホトレジストパターンの形状は、以下のようにする。まず、図４４（ｂ）あるいは図４６（ｂ）に示すように少なくともゲート電極／配線４１１のコンタクトを取るためにゲート絶縁膜４１３、半導体層４１４、オーミックコンタクト層４１５にゲート端子部４２３においてコンタクトホールをあけるため、その部分の少なくとも一部はホトレジストを形成しない（領域Ｃ）。ａ−Ｓｉ：Ｈ膜からなる半導体層を残す部分は厚さＡのホトレジストを形成する（領域Ａ（４１８ａ、４３０））。また、ａ−Ｓｉ：Ｈ膜４１４およびｎ⁺ａ−Ｓｉ：Ｈ膜４１５のみをエッチングしゲート絶縁膜４１３を残したい領域には厚さの薄いホトレジストを形成する（領域Ｂ（４１８ｂ））。領域Ａ（４１８ａ、４３０）のホトレジストの厚さは領域Ｂのホトレジストの厚さ（４１８ｂ）より厚くなるように設定する。ゲート配線上で隣り合うソース配線間には領域Ｂ（４１８ｂ）を形成してその部分のａ−Ｓｉ：Ｈ膜４１４およびｎ⁺ａ−Ｓｉ：Ｈなどの膜４１５を取り除き、隣り合うソース配線間は電気的に絶縁状態にしておくことが望ましい。

このようなホトレジストの厚みの違いは以下のように形成する。ポジ型ホトレジストを用いる場合について説明する。ネガ型にあっても基本的に同等な方法でパターンを形成できる。

ホトレジストを形成しない部分はマスク上をほぼ透明な状態としておき充分に光を透過させホトレジストが現像時に残存しないだけの充分な光量を当てる。この結果、ホトレジストが形成されない領域Ｃが形成される。一方、ホトレジスト厚みＡの部分はたとえば、その位置に対応するマスクの部分をほぼ光が透過しないように充分な厚さのＣｒなどの光を通さない材料で遮光しておく。この結果、この部分のホトレジストには充分の光が露光時にあたらないため、現像時にホトレジストが充分な厚さで残存する領域Ａが実現できる。中間のホトレジストの厚みをもつ領域Ｂは、ホトレジストに露光量が領域Ａと領域Ｃの間の露光量が照射されるようにする。この露光量の調整で、現像時に領域Ｂの厚みは領域Ａより薄く設定される。この結果図４４（ｂ）、図４６（ｂ）の形状が実現される。露光量あるいは光量はホトレジストに照射される光強度×時間で示される。ホトレジストの厚みが、領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定するために、領域Ｂのホトレジストへ照射される露光量が領域Ａと領域Ｃの中間の露光量が照射されるようにするが（露光量は、領域Ａ＜領域Ｂ＜領域Ｃ）、それにはいくつかの方法が存在する。たとえば、領域Ｂを形成するマスク上のパターンの透過率を、領域Ｂを形成する際に用いたマスク上の透過率を領域Ａの部分の透過率よりも高くし、領域Ｃを形成する部分の透過率よりも低くする。このためにはたとえば、領域Ｂを形成する部分のホトレジストの遮光膜として用いるＣｒなどの遮光材料の厚みを領域Ａを形成する部分のそれの厚みより薄くして光量を制御してもよい。あるいは領域Ｂの部分に絶縁膜を１層あるいは多層に形成し、透過率、反射率、あるいは位相などを変えて実効的に領域Ｂの透過率を領域Ｃの透過率より低くしてもよい。

また、露光量を領域Ａ（実質的に０）＜領域Ｂ＜領域Ｃに設定するためには、以下の方法もある。領域Ａと領域Ｂに対してともに同等程度の低い透過率をもつ遮光部分でマスク上にパターンを形成し、領域Ｃ用には充分な透過率をもつたとえば一切の遮光パターンを形成しないパターンをマスク上に形成する。ついで、この領域Ａ＋領域Ｂの遮光パターンをもつマスクを用いて露光量１で露光を行ない、領域Ｃに対応する部分のホトレジストに光を照射する。ついで、領域Ａの遮光パターンマスクを用いて領域Ａを形成する部分以外に露光量２で光を照射する。このとき露光量１は現像時に領域Ｃのホトレジストが充分に除去できる強度で露光を行ない、露光量２は現像時に領域Ｂに必要な厚みのホトレジストが残るように設定する。一般的にはポジ型のホトレジストを用いた場合には露光量１は露光量２よりも、光照射時の光強度×光照射時間の計算結果が大きくなるように設定する。

ホトレジストの厚みが、領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定するための第３の方法としては、領域Ａを形成するためには金属などの低い透過率をもつ遮光層でマスク上にパターンを形成し、領域Ｃ用には充分な透過率をもつたとえば一切の遮光パターンを形成しないパターンをマスク上に形成する。

領域Ｂ用としては、たとえばいわゆるハーフトーンマスクを用いてもよい。実際のパターンの例を図３３に示す。ハーフトーンマスク２３３はマスク上の遮光パターンの空間周波数を露光機のパターン分解能力より充分高くし、ホトレジスト上でマスクのパターンが充分解像できない状態とし、領域Ｃよりもホトレジストに入射する露光強度が少なくなるようにする。ハーフトーンマスクのパターンは、まったく光を通さない領域と、透過率がホトマスクのガラスと同等の領域が、合計６μｍ以下の幅で周期的に形成されていることが望ましい。

この結果、ホトレジストの厚みが領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）に設定でき、その結果、図４４（ｂ）、図４６（ｂ）のホトレジスト形状が実現される。

ついで、たとえばゲート配線上のｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４といった半導体膜と、Ｓｉ₃Ｎ₄などのゲート絶縁膜４１３をエッチングする。このエッチングは、たとえばＨＣｌを主成分とするガスやＣＦ₄を主成分とするガスやＣＦ₄とＯ₂の混合ガス、ＳＦ₆を主成分とするガスなどで行なう。この結果、少なくともたとえばゲート配線と外部から信号を入力するためＴＣＰなどと接続するゲート端子部分４２３、静電気防止のため直接ソース配線あるいはＴＦＴあるいは抵抗を介してソース配線部と短絡する部分（図２８、１１３など）において、ｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ｎ−Ｓｉ：Ｈ膜４１４、ゲート絶縁膜４１３はエッチングされる。このエッチング完了時に、領域Ｂのホトレジストは残存するように膜厚が設定されている。この工程でｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４、Ｓｉ₃Ｎ₄などのゲート絶縁膜４１３のエッチングはＣＦ₄やＣＦ₄＋Ｏ₂などの単一ガスで全膜をエッチングしてもよいが、たとえばａ−Ｓｉ：Ｈ膜エッチング時にＳｉＮ膜のエッチングが抑えられるようなガスを用いるなど、少なくともａ−Ｓｉ：Ｈ膜とＳｉ₃Ｎ₄膜を別々のエッチングガスでドライエッチングしたり、別々の条件でエッチングしてもよい。この場合ａ−Ｓｉ：ＨのエッチングとしてＳＦ₆、ＨＣｌ、Ｆ１２３あるいはこれらの混合ガスあるいはこれらと不活性ガスあるいはＯ₂との混合ガスをＳｉ₂Ｎ₄膜のエッチングとしてＣＦ₄、ＳＦ₆あるいはこれらの混合ガスあるいはそれらとＯ₂や不活性ガスと混合ガスを用いてもよい。

ついで、たとえば酸素プラズマなどのレジストの膜厚を低減できるプラズマを用いてアッシングを行なってレジストを削り、領域Ｂ（４１８ｂ）からレジストを取り除く（図４４（ｃ））。このとき領域Ａ（４１８ａ）のレジストの膜厚は初期の膜厚より薄くなるが、以下のエッチング時にエッチングしない部分を充分保護できるような厚みを保つように制御する。ついで、少なくともｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４をドライエッチング法などでエッチングし領域Ｂよりこれらの膜を取り除く（図４５（ａ））。

このとき、領域Ｂのレジストの膜厚を低減させる工程は独立に行なわず、ｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４、Ｓｉ₃Ｎ₄などのゲート絶縁膜４１３のエッチング行なう際に、ホトレジスト自身も幾分削れる現像を利用し、同時に領域Ｂのホトレジストを削ってもよい。ついで、ホトレジスト４１８ａを取り除く。

ついで、たとえばＩＴＯ（インジウム スズ酸化物）やＳｎＯ₂、ＩｎＺｎＯなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層４１６と、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分とする合金あるいはそれらの多層積層物などからなるソース電極４４２ｂおよびソース配線１０２、ドレイン電極４４２ａとなる金属層４１７を成膜する。ついで写真製版法でソース電極及びソース配線、ドレイン電極、画素電極の形状に配線パターンを形成後、透明導電層４１６と金属層４１７を同一のホトレジストパターンを用いてウエットあるいはドライなどでエッチングし、ソース電極、ソース配線、ドレイン電極および画素電極を形成する。ついで、ソース電極４４２ｂとドレイン電極４４２ａ間のｎ⁺ａ−Ｓｉ：Ｈ膜などで形成したオーミックコンタクト層４１５をドライエッチングなどで取り除き、最後にレジストを剥離することで所定のパターンを形成する（図４４（ｂ）、図４５（ｃ））。

このとき、保持容量を形成するため、ソース配線と同時に作製する保持容量電極４１９を少なくともゲート絶縁膜４１３を介して次段あるいは前段のゲート配線４１２と対抗させる。このとき、保持容量電極４１９とゲート絶縁膜４１３の間にはゲート絶縁膜４１３のみでなくｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４を残してもよい。保持容量電極は、容量値を増加させるため図４６（ｃ）に示すように画素電極４４５の少なくとも一部を前段または次段のゲート配線４１２上にを張り出させる構造を取ることが必要である。

ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいはそれらの混合物および積層物からなる絶縁膜で形成した保護膜４２０を成膜する。写真製版で少なくとも信号を入れるために外部のＴＣＰなどに接続するゲート端子部４２３、ソース端子部４２４にコンタクトホールが形成できるように保護膜４２０を取り除くホトレジストパターンを形成するとともに、画素電極４４５として光を透過させる領域４４３の上の保護膜４２０を取り除くことができるようなホトレジストパターンを形成後、ＣＦ₄系などのガスを用いたドライエッチングやウエットエッチング法で保護膜４２０を取り除く。さらに、２層のソース配線材料層のうち上層の金属層を取り除く。エッチャントとしては上層の金属膜をエッチングするが、下層のＩＴＯ膜をエッチングしない溶液やガス等を使用し、ウエットあるいはドライエッチングする。これにより、コンタクトホールと画素電極のＩＴＯ膜が露出する。エッチング完了後ホトレジストを除去する。これにより、ＴＦＴアレイが形成される（図４５（ｃ）、図４７（ａ））。完成した平面パターン図は図４７（ｂ）に示す。

ついでＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極を形成した対向基板と向かい合わせ、両ガラス基板を保持し、かつ液晶を保つシール部を周辺に形成しその間に液晶を注入し、注入孔を封止してアクティブマトリクス型液晶ディスプレイを形成する。

以上のプロセスによって図２８に示した構成図をもつＴＦＴアレイおよびそれを用いた液晶ディスプレイが形成される。

図２８においてたとえばゲート配線材料を用いて形成したソース配線のリペア配線１１４が図示されているが、これは状況によっては形成しなくともよい。

また、図３４に示すように、リペア配線１１４との交差部において、ソース配線１０２をコンタクトホール１１６ａ、１１６ｂを利用してゲート配線材料で形成したゲート配線と同層の配線１１７に一旦変換してもよい。このときリペア配線１１４はソース配線材料を用いて形成する。

また、図４８、図４９のようにソース配線３０２においてコンタクトホールを介してゲート配線材料に変換してソース端子３０８までつなげてもよい。たとえば、保護膜４２０が薄い場合など、ピンホールを介して水分が進入し、シール部の外側に存在するソース端子部３０８近傍でソース配線が腐食することがあるが、このようにゲート配線材料に変換すればソース配線の腐食の問題を避けることができる。

実施の形態１３
前記実施の形態では保持容量が次段あるいは前段のゲート配線との間で形成されたいわゆるＣＳ ｏｎ ｇａｔｅ構造に関して説明したが、図５０の回路図に示すように、ゲート遅延に有利な保持容量配線をゲート配線と別に形成した共通配線構造としてもよい。ここで、保持容量３０５は共通配線３２０に接続されている。また、共通配線３２０はコンタクトホール３２２を介して共通配線引き出し線３２１に接続されている。コモン電圧は共通配線引き出し線３２１に接続されている共通配線端子３２３を介して外部から電圧を印加する。その他の部分の機能と図番号は図２８と同じである。

共通配線方式においては、たとえば図５１に示すような断面構造、図５２（ａ）、５２（ｂ）、５２（ｃ）、図５３（ａ）、５３（ｂ）に示す平面配置を取る。図５２（ａ）、５２（ｂ）、５２（ｃ）、図５３（ａ）、５３（ｂ）には平面図をフローごとに示す。ここで図５１は図５２（ａ）、５２（ｂ）、５２（ｃ）、図５３（ａ）、５３（ｂ）のＺ１−Ｚ１断面図である。断面のフローは図４４（ａ）、４４（ｂ）、４４（ｃ）と基本的に同じである。

図５０に示すように、共通配線構造を用いる場合はゲート配線と平行に引き出される共通配線３２０とそれをまとめてゲート配線３０１と垂直に走る共通配線引き出し線３２１が必要となる。図５０の場合はゲート配線３０１と同時に作製した共通配線３２０を左端でコンタクトホール３２２を介してソース配線３０２と同時に作製した共通配線引き出し線３２１と接続している。

図５４のように共通配線３２０はゲート配線３０１と同じ材料で同時に形成することが最もよく、共通配線引き出し線３２１は少なくともそのゲート配線との交差部３２４はゲート配線とは異層のソース配線材料を用いる。場合によってはゲート配線との交差部以外は、ゲート配線材料で共通配線引き出し線を形成してもよい。

また、図５５に示すように、リペア配線３１４との交差部において、ソース配線３０２をコンタクトホール３１５ａ、３１５ｂを利用してゲート配線材料で形成したゲート配線と同層の配線３１６に一旦変換してもよい。

また、図５６のようにソース配線３０２においてコンタクトホールを介してゲート配線と同じ材料に変換してソース端子３０８までつなげてもよい。たとえば、保護膜４２０が薄い場合などピンホールを介して水分が進入し、シール部の外側に存在する端子部３０８近傍でソース配線が腐食することがあるが、このようにゲート配線材料に変換すればソース配線の腐食の問題を避けることができる。この構造の端子部の断面図は図４９と同じである。

実施の形態１４
図４７（ａ）、４７（ｂ）、図５３（ａ）、５３（ｂ）に示すように画素電極に光を通すための金属を取り除くため保護膜４２０を取り除く領域４４３は４４２ａの内側に書かれているが、４４３の外側に配置してもよい。

実施の形態１５
前記実施の形態１２〜１４では、液晶自身に電圧を印加するコモン電極が対向基板にある場合に関して説明したが、広視野角を実現できるＩＰＳ（In-plane switching）モードなどの横方向電界印加用ＴＦＴ基板に関しても適用できる。この場合は、ソース配線は透明導電膜４１６と金属層４１７の２層にする必要はなく金属層４１７のみでもよい。そしてゲート電極と同時に形成する横電界用の少なくとも２本の電極（図５７（ｂ））、あるいはソース電極と同時に形成する横方向用の少なくとも２本の電極、あるいはソース電極と同時に形成する少なくとも１本の横方向電界用の電極とゲート電極と同時に形成する少なくとも１本の横方向電界用電極が組となった少なくとも２本の横方向電界用の電極（図６２（ａ））を用いて横方向の電界を液晶にに印加する電極構成を作ることができる。この場合は保護絶縁膜４２０は図４５（ｃ）のように画素電極上を取り除かなくてもよい。また、保護絶縁膜を形成しなくてもよい。

また、図４５（ｂ）、４５（ｃ）の部分を図５８（ａ）、５８（ｂ）のようなフローにしてもよい。この時ソース電極／配線は金属一層で作る。ここで図５８（ａ）のようにドレイン電極４４２ａ、ソース電極４４２ｂを形成後、図５８（ｂ）のように保護絶縁膜４２０（ＳｉＮ）を形成する。ついで、ドレイン電極４４２ａ上と共通配線４１２上にコンタクトホールを形成後、ドレイン電極側のＩＰＳ電極４４７、共通配線側のＩＰＳ電極４４８となる第３の電極を形成する。平面図を図５７（ｃ）に示す。

実施の形態１６
前記実施の形態では、ａ−Ｓｉ：Ｈ膜の島状化のため、図４４で示したようにハーフトーンなどの技術を用い、レジストの厚みを平面状で部分的に変更していたが、この工程を止め、ａ−Ｓｉ：Ｈ膜の島化の写真製版を別に行ってもよい。この場合は、たとえば、レジストの厚みには空間的には変化させない。図４４（ｂ）の状態で平面的にレジストの厚みを変化させず、コンタクト部４２３上のＳｉＮ膜４１３／ａ−Ｓｉ：Ｈ４１４／ｎ⁺ａ−Ｓｉ：Ｈ４１５を抜く工程を実施後、レジストを除去し、再度トランジスタの島を形成するパターンを作製し、ＴＦＴ部以外のａ−Ｓｉ：Ｈ膜４１４とｎ⁺ａ−Ｓｉ：Ｈ膜４１５をエッチングで取り除き、図４５（ａ）の構造を作製する。この場合、図２８よりは写真製版回数が増えるが、従来例よりは低減できる。

実施の形態１７
前記実施の形態によれば、半導体層はａ−Ｓｉ：Ｈ膜で形成されていたが、ｐｏｌｙ-Ｓｉであってもよい。

実施の形態１８
ｎ⁺ａ−Ｓｉ：Ｈ膜４１５はｎ＋マイクロクリスタルＳｉ層であってもよくこの場合、ＩＴＯ層４１６とｎ⁺ａ−Ｓｉ：Ｈ膜４１５間のコンタクト抵抗が低下し、ＴＦＴのオン電流が改善が図れる。

実施の形態１９
ソース配線としても用いているＩＴＯ層４１６はアモルファスＩＴＯであってもよく、同時にソース金属としてＡｌやＣｒ／ＡｌなどのＡｌ系を用いた場合は、ＩＴＯをエッチング時にＡｌの腐食を低減できる、シュウ酸などのＡｌに対する腐食性が低いエッチャントと使用できる。

実施の形態２０
前記実施の形態においてゲートとしてＡｌ系材料を用いる場合は、Ａｌおよびその合金の表面をＡｌの窒化物あるいは酸化物とするとＩＴＯ層とのコンタクトを改善できる。

実施の形態２１
前記実施の形態においてｎ⁺ａ−Ｓｉ：Ｈ膜４１５の表面は若干酸化プラズマなどに曝し酸化処理をしておいてもよく、これによりＩＴＯ４１６とｎ⁺ａ−Ｓｉ：Ｈ膜４１５間のコンタクト抵抗のバラツキを低減できる。

１ ゲート配線
１ａ ゲート端子部金属パッド
２ 補助容量配線
２ａ ＩＰＳ対向電極
３ ゲート絶縁膜
４ 半導体パターン
４ａ 半導体層
４ｂ オーミック層
５ ソース配線
５ａ ソース端子部金属パッド
６ ソース電極
７ ドレイン電極
８ 薄膜トランジスタ半導体活性層
９ 層間絶縁膜
１０ ドレイン電極コンタクトホール
１１ ゲート端子部コンタクトホール
１２ ソース端子部コンタクトホール
１３ 画素電極
１３ａ ＩＰＳ電極
１４ ゲート端子接続パッド
１５ ソース端子接続パッド
１６ 第２金属膜
１７ａ 第２写真製版通常膜厚レジストパターン
１７ｂ、１７ｃ、１７ｄ、１７ｅ 第２写真製版薄膜パターン
１８ 第２写真製版レジストパターンアッシング後の開口部
１９ ＴＦＴ部パターン
５１ ゲート配線
５２ ゲート絶縁膜
５３ 半導体層
５４ オーミック層
５５ ソース配線
５６ ソース電極
５７ ドレイン電極
５８ 薄膜トランジスタ半導体活性層
５９ 層間絶縁膜
６０ コンタクトホール
６１ 画素電極
６２ 端面リークパス
１０１ ゲート配線
１０２ ソース配線
１０３ 薄膜トランジスタ（ＴＦＴ）
１０４ 液晶（容量）
１０５ 保持容量
１０６ コモン電極
１０７ ゲート端子
１０８ ソース端子
１０９、１１０ 高抵抗素子
１１１ 配線Ａ
１１２ 配線Ｂ
１１３ 配線Ａ、Ｂの接続部
１１４ リペア配線
１１５ 切離し線
１２０ 共通配線
１２１ 共通配線引き出し線
２１１ 絶縁性基板
２１２ ゲート電極およびゲート配線（透明導電体層）
２１３ ゲート電極およびゲート配線（金属層）
２１４ 画素電極（透明導電体層）
２１５ 画素電極（金属層）
２１６ ゲート絶縁膜
２１７ 半導体層（能動層）
２１８ 半導体層（コンタクト層）
２１９、２１９ａ、２１９ｂ ホトレジスト
２２０ａ ソース配線
２２０ｂ ドレイン電極
２２０ｃ ソース電極
２２１ 保持容量電極
２２２ 絶縁膜
２２４ ゲート端子部
２２５ ソース端子部
２３０ 半導体領域
２３１、２３２ 画素電極
２３３ ハーフトーンマスク
３０２ ソース配線
３０５ 保持容量
３０８ ソース端子
３１４ リペア配線
３２０ 共通配線
３２１ 共通配線引出線
４１０ 絶縁性基板
４１１ ゲート電極／配線
４１２ ゲート電極／配線（隣接）
４１３ ゲート絶縁膜
４１４ 半導体層
４１５ オーミックコンタクト層
４１６ 透明導電体層
４１７ 金属層
４１８ ホトレジスト
４１９ 保持容量電極
４２０ 保護絶縁膜
４２３ ゲート端子部
４３０ 半導体領域
４４３ 光透過領域
４４５ 画素電極
４４７、４４８ ＩＰＳ電極

Claims (16)

1. ゲート配線・ゲート電極は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されていることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
2. ゲート配線・ゲート電極および共通配線は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されていることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
3. ゲート配線・ゲート電極は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されており、ソース配線材料あるいはソース配線が多層膜の場合は少なくともソース配線最下層の材料が画素電極上の金属膜と同一の材料であることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
4. ゲート配線・ゲート電極および共通配線は上層の金属層と下層の透明導電体層の２層からなり、画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、画素電極部でゲート配線・ゲート電極の上層の金属層が除去されており、ソース配線材料あるいはソース配線が多層膜の場合は少なくともソース配線最下層の材料が画素電極上の金属膜と同一の材料であることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
5. ゲート配線・ゲート電極は金属層と透明導電体層の少なくとも２層からなり、
   その金属層は透明導電体層の上層に形成されており、
   画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、
   ゲート絶縁膜、半導体層が少なくとも前記ゲート電極上に形成され、
   その半導体層に接するようにソース・ドレイン電極が形成され、
   ソース・ドレイン電極間の半導体層のうちｎ⁺−Ｓｉ層は少なくとも取り除かれており、
   保持容量電極はソース配線と同層の電極材料で形成されて画素電極に接続されており、
   ゲート配線あるいはゲート配線と同時に形成された金属層と透明導電体層の少なくとも２層からなる保持容量配線と、少なくともゲート絶縁膜をはさんで前記保持容量電極がゲート配線と対向することにより保持容量を形成し、
   画素電極上で光を透過する部分上は少なくともゲート絶縁膜、半導体層、少なくとも２層からなるゲート配線・ゲートを電極形成した際に同時に形成した画素電極のうち金属層が少なくとも除去されおり、
   隣り合うソース配線が半導体層で短絡しないように半導体層の少なくとも一部が除去されており、
   半導体層の直下のゲート絶縁膜厚がそれ以外のゲート絶縁層の膜厚より厚くなっていることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
6. ゲート配線・ゲート電極および共通配線は金属層と透明導電体層の少なくとも２層からなり、
   その金属層は透明導電体層の上部に形成されており、
   画素電極は、前記ゲート配線・ゲート電極の透明導電体層と同層の透明導電体層から形成され、
   ゲート絶縁膜、半導体層が少なくとも前記ゲート電極上に形成され、
   その半導体層に接するようにソース・ドレイン電極が形成され、
   ソース・ドレイン電極間の半導体層のうちｎ⁺−Ｓｉ層は少なくとも取り除かれており、
   保持容量電極はソース配線と同層の電極で形成され画素電極に接続されており、
   ゲート配線あるいはゲート配線と同時に形成された金属層と透明導電体層の少なくとも２層からなる保持容量配線と、少なくともゲート絶縁膜をはさんで前記保持容量電極が共通配線と対向することにより保持容量を形成し、
   画素電極上で光を透過する部分上は少なくともゲート絶縁膜、半導体層、少なくとも２層からなるゲート配線・ゲート電極を形成した際に同時に形成した画素電極のうち金属層が少なくとも除去されおり、
   隣り合うソース配線が半導体層で短絡しないように半導体層の少なくとも一部が除去されており、
   半導体層の直下のゲート絶縁膜厚がそれ以外のゲート絶縁層の膜厚より厚くなっていることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
7. ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成とし、金属層が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ない画素電極を露出させる工程と、その露出した画素電極上において前記少なくとも２層構造の画素電極において上部にある金属層をエッチングで取り除く工程と、ドレイン電極・ソース電極・ソース配線を形成する工程を含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
8. ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成とし、金属層が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ない画素電極を露出させる工程と、ドレイン電極・ソース電極・ソース配線金属層を成膜し、前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないドレイン電極・ソース電極・ソース配線を形成する工程を含み、前記露出した画素電極の前記少なくとも２層構造において上層にある金属層を取り除くことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
9. ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成とし、金属が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、ホトレジストの厚みを少なくとも半導体層を残す部分を厚くした領域Ａと、少なくとも画素電極の光を透過する部分を露出させるためホストレジストを除去した領域Ｃと、それ以外の部分のホトレジストの厚みを半導体層の部分の厚みより薄くした領域Ｂを形成する工程と、半導体層、ゲート絶縁層を前記厚み形状のホトレジストを用いてそれぞれの形状のパターンでエッチングを行ない画素電極を露出させる工程と、その露出した画素電極において前記少なくとも２層構造の上層にある金属層をエッチングで取り除く工程と、領域Ａのホトレジストを残しつつ領域Ｂ上からホトレジストを取り除く工程と、領域Ａ以外の部分の半導体層を取り除く工程と、ソース・ドレイン電極を形成する工程を含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
10. ゲート電極・ゲート配線、画素電極および共通配線を透明導電体層と金属層の少なくとも２層からなる構成とし、金属層が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、ホトレジストの厚みを、少なくとも半導体層を残す部分を厚くした領域Ａと、少なくとも画素電極の光を透過する部分を露出させるためホトレジストを除去した領域Ｃと、それ以外の部分のホトレジストの厚みを半導体層の部分の厚みより薄くした領域Ｂを形成する工程と、半導体層、ゲート絶縁層を前記厚み形状のホトレジストを用いてそれぞれの形状のパターンでエッチングを行ない画素電極を露出させる工程と、その露出した画素電極において前記少なくとも２層構造の上層にある金属層をエッチングで取り除く工程と、領域Ａのホトレジストを残しつつ領域Ｂ上からホトレジストを取り除く工程と、領域Ａ以外の部分の半導体層と取り除く工程と、ソース・ドレイン電極を形成する工程を含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
11. ゲート電極・ゲート配線および画素電極を透明導電体層と金属層の少なくとも２層からなる構成とし、金属層が透明導電体層の上層になるように成膜し、それを前記それぞれのパターン形状のホトレジストを用いてエッチングを行ないそれぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、ホトレジストの厚みを、少なくとも半導体層を残す部分を厚くした領域Ａと、少なくとも光を透過する部分の画素電極を露出させるためホトレジストを除去した領域Ｃと、それ以外の部分のホトレジストの厚みを半導体層の部分の厚みより薄くした工程と領域Ｂを形成する工程と、半導体層、ゲート絶縁層を前記厚み形状のホトレジストを用いてそれぞれの形状のパターンでエッチングを行ない画素電極を露出させる工程と、領域Ａのホトレジストを残しつつ領域Ｂ上からホトレジストを取り除く工程と、領域Ａ以外の部分の半導体層と取り除く工程と、ゲート配線の上層に適用したものと同じ金属材料からなるソース・ドレイン電極を形成する工程と、その露出した画素電極において前記少なくとも２層構造の上層にある金属層をソース・ドレイン電極をエッチングで取り除く工程で同時に取り除く工程を含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
12. ソース配線とゲート配線がマトリクス上に形成されており、その交差部に薄膜トランジスタおよび液晶に電圧を印加する画素電極が少なくとも存在し、
    ゲート電極、その上部に形成されたゲート絶縁膜および少なくともゲート電極上でゲート絶縁膜に接するように形成された半導体層と、
    半導体層上に少なくとも一部が接するように形成され透明導電膜とその上に形成された金属膜の少なくとも２層からなるソース電極、ソース配線およびドレイン電極を備え、
    ドレイン電極と画素電極は、透明導電膜自体により接続されており、
    画素電極の光を透過する部分は、その直上の保護膜、金属膜が取り除かれていることを特徴とする液晶表示装置の薄膜トランジスタアレイ基板。
13. ゲート電極上に少なくともゲート絶縁膜および半導体層を形成する工程と、ホトレジストの厚みを半導体層を残す部分を厚くした領域（Ａ）と、少なくともゲート配線を露出させるためホトレジストを除去した領域（Ｃ）と、それ以外の部分であってホトレジストの厚みを半導体層の部分の厚みより薄くした領域（Ｂ）とを形成する工程と、半導体層、ゲート絶縁層を前記厚みが異なるホトレジストを用いてエッチングを行い、少なくともゲート配線上のゲート絶縁膜、半導体層を取り除き、ゲート電極の一部を露出させる工程と、ホトレジストの厚みを低減させ、領域（Ａ）のホトレジストを残しつつ領域（Ｂ）のホトレジストを取り除く工程と、そのホトレジストを用いて領域（Ａ）以外の部分の半導体層を取り除く工程を含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
14. ゲート電極・ゲート配線用の導電性物質を成膜し、それをゲート電極、ゲート配線のパターン形状のホトレジストを用いてエッチングを行い、それぞれの所定のパターンを形成する工程と、ゲート絶縁膜、半導体層を形成する工程と、ホトレジストの厚みを半導体層を残す部分を厚くした領域（Ａ）と、少なくともゲート配線の一部を露出させるためホトレジストを除去した領域（Ｃ）と、それ以外の部分であってホトレジストの厚みを半導体層の部分の厚みより薄くした領域（Ｂ）とを形成する工程と、半導体層、ゲート絶縁層を前記形状のホトレジストを用いてエッチングを行いゲート配線の少なくとも一部を露出させる工程と、領域Ａのホトレジストを残しつつ領域（Ｂ）のホトレジストを取り除く工程と、そのホトレジストを用いて領域（Ａ）以外の部分の半導体層を取り除く工程と、少なくとも一部が半導体層に接するように形成された透明導電層とその上に形成された金属層がソース・ドレイン電極のパターン形状のホトレジストを用いてソース・ドレイン電極を形成する工程と、
    保護膜を形成する工程と、
    その保護膜の少なくとも画素電極上の光を透過する部分を取り除く工程と、
    画素電極上に形成された保護膜が取り除かれた領域から透明導電層上の金属層を取り除いて画素電極を形成する工程とを含むことを特徴とする液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
15. 薄膜トランジスタを内包する領域と、ソース配線の少なくとも一部およびソース電極を内包する領域を有するパターンの半導体層を有し、画素部において前記半導体層のパターンのソース電極を内包する部分が前記ゲート配線上のみに存在するように形成された請求項１〜６または１２のいずれか１項に記載の薄膜トランジスタアレイ基板。
16. 前記半導体層を形成する工程において、前記半導体層のパターンを、薄膜トランジスタを内包する領域と、ソース配線の少なくとも一部およびソース電極を内包する領域とを有し、画素部において前記半導体層のパターンのソース電極を内包する部分がゲート配線上のみに存在するように形成する請求項７〜１３のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。

Images