JP6696548B2

JP6696548B2 - 電気光学装置、電子機器

Info

Publication number: JP6696548B2
Application number: JP2018194854A
Authority: JP
Inventors: 陽平杉本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2018-10-16
Filing date: 2018-10-16
Publication date: 2020-05-20
Anticipated expiration: 2038-10-16
Also published as: JP2020064130A; US20200117063A1; US10852600B2

Description

本願は、電気光学装置、該電気光学装置を備えた電子機器に関する。

電気光学装置として、例えば、画素に、画素電極と、画素電極のスイッチング素子とを備えたアクティブ駆動型の液晶装置が知られている。このようなアクティブ駆動型の液晶装置では、画素電極に印加される画像信号は、液晶層を挟んで対向する画素電極と対向電極とを含む液晶容量により電気的に保持される。また、液晶容量だけでは、保持された画像信号が時間の経過に伴って減衰するおそれがあることから、画素には、液晶容量と並列に蓄積容量が設けられる。ところが、高精細な表示を実現すべく、表示領域に配置される画素の大きさを小さくして、画素数を増やそうとすると、画素において蓄積容量が設けられる範囲が制限されることから、蓄積容量において画像信号を所定の期間に亘って保持可能な電気容量を確保することが難しくなる。

そこで、例えば、特許文献１には、基板と画素電極との間に配置されたデータ線と、基板とデータ線との間に配置された半導体層と、画素電極と半導体層との間に配置された第１絶縁層と、画素電極と半導体層との間に設けられた第２絶縁層と、第１絶縁層及び第２絶縁層を貫通するように設けられた溝（トレンチ）を覆うように配置された蓄積容量とを含む、電気光学装置が提案されている。蓄積容量はトレンチ構造となっていることから、溝が形成されていない平坦な絶縁層上に蓄積容量を設ける場合に比べて、蓄積容量の容量値を大きくできるとしている。

特開２０１２−１５５１１８号公報

上記特許文献１の電気光学装置では、半導体層と電気的に接続されるデータ線以外にも走査線や、蓄積容量を構成する一対の容量電極のうちの一方を半導体層に電気的に接続させる中継層が形成されている。つまり、複数の配線層のいずれかに、トランジスターや蓄積容量を設けると共に、これらの電気的な構成に係る中継層や配線を設けることから、配線構造が複雑になるという課題があった。

本願の電気光学装置は、トランジスターと、前記トランジスターに対応して設けられた画素電極と、第１容量電極と、容量絶縁層と、第２容量電極とが順に積層されてなる蓄積容量と、前記トランジスターの半導体層と前記画素電極とを電気的に接続する第１コンタクト部と、データ線と、前記トランジスターの前記半導体層と前記データ線とを電気的に接続する第２コンタクト部と、を備え、前記第２容量電極は、第１導電層と、前記第１導電層に積層された第２導電層とを有し、前記第１コンタクト部及び前記第２コンタクト部は、それぞれ前記第２導電層で構成され、前記半導体層と接するように設けられていることを特徴とする。

上記の電気光学装置において、トランジスターの半導体層とデータ線とを電気的に接続する第２コンタクト部を備え、第２コンタクト部は、第２導電層で構成され、半導体層と接するように設けられていることが好ましい。

上記の電気光学装置において、トランジスターのゲート電極と走査線とを電気的に接続する第３コンタクト部を備え、第３コンタクト部は、第２導電層で構成され、ゲート電極と接するように設けられていることが好ましい。

上記の電気光学装置において、第１コンタクト部、第２コンタクト部又は第３コンタクト部は、容量絶縁層と、第２容量電極の第１導電層とで構成される側壁上及び当該側壁の内側に設けられていることが好ましい。

上記の電気光学装置において、第１コンタクト部、第２コンタクト部又は第３コンタクト部はポリシリコンを含むことが好ましい。

上記の電気光学装置において、トランジスターと画素電極との間に設けられた複数の層間絶縁層を備え、蓄積容量は、複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられていることが好ましい。

本願の他の電気光学装置は、トランジスターと、トランジスターに対応して設けられた画素電極と、第１容量電極と、第１容量絶縁層と、第２容量電極と、第２容量絶縁層と、第３容量電極とが順に積層されてなる蓄積容量と、トランジスターの半導体層と第２容量電極とを電気的に接続する第４コンタクト部と、第４コンタクト部と画素電極とを電気的に接続する第５コンタクト部と、を備え、第２容量電極は、第３導電層と、第３導電層に積層された第４導電層とを有し、第３容量電極は、第５導電層と、第５導電層に積層された第６導電層とを有し、第４コンタクト部は、第４導電層で構成され、半導体層と接するように設けられ、第５コンタクト部は、第６導電層で構成され、第２容量電極と電気的に接続するように設けられていることを特徴とする。

上記の他の電気光学装置において、トランジスターの半導体層とデータ線とを電気的に接続する第６コンタクト部を備え、第６コンタクト部は、第６導電層で構成され、半導体層と接するように設けられていることが好ましい。

上記の他の電気光学装置において、トランジスターのゲート電極と走査線とを電気的に接続にする第７コンタクト部を備え、第７コンタクト部は、第６導電層で構成され、ゲート電極と接するように設けられていることが好ましい。

上記の他の電気光学装置において、第５コンタクト部、第６コンタクト部又は第７コンタクト部は、第１容量絶縁層と、第２容量電極の第３導電層及び第４導電層と、第２容量絶縁層と、第３容量電極の第５導電層とで構成される側壁上及び当該側壁の内側に設けられていることが好ましい。

上記の他の電気光学装置において、第５コンタクト部、第６コンタクト部又は第７コンタクト部はポリシリコンを含むことが好ましい。

上記の他の電気光学装置において、トランジスターと画素電極との間の層に設けられた複数の層間絶縁層を備え、蓄積容量は、複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられていることが好ましい。

本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。

第１実施形態の液晶装置の構成を示す概略平面図。図１に示すＨ−Ｈ’線に沿う第１実施形態の液晶装置の構造を示す概略断面図。第１実施形態の液晶装置の電気的な構成を示す等価回路図。第１実施形態の液晶装置の画素における画素電極、半導体層、トレンチの配置を示す概略平面図。図４に示すＡ−Ａ’線に沿った第１実施形態の液晶装置の画素における素子基板の配線構造を示す概略断面図。第１実施形態の走査線、半導体層、第２走査線の配置を示す概略平面図。第１実施形態のトレンチに対する中継層及び第１容量電極の配置を示す概略平面図。第１実施形態の半導体層と中継層とに係る４つのコンタクト部の配置を示す概略平面図。第１実施形態の第２容量電極、中継層の配置を示す概略平面図。第１実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る４つのコンタクト部の形成方法を示す概略断面図。第１実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る４つのコンタクト部の形成方法を示す概略断面図。第１実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る４つのコンタクト部の形成方法を示す概略断面図。第１実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る４つのコンタクト部の形成方法を示す概略断面図。第１実施形態の容量線、中継層の配置を示す概略平面図。第１実施形態の第３走査線、中継層の配置を示す概略平面図。第１実施形態のデータ線、中継層の配置を示す概略平面図。第１実施形態の共通電位線、中継層の配置を示す概略平面図。第１実施形態の画素電極の配置を示す概略平面図。第２実施形態の液晶装置の画素における素子基板の配線構造を示す概略断面図。第２実施形態のトレンチに対する第１中継層、第２中継層、第１容量電極の配置を示す概略平面図。第２実施形態の半導体層と第１中継層と第２中継層とに係る６つのコンタクト部の配置を示す概略平面図。第２実施形態の第２容量電極、中継層の配置を示す概略平面図。第２実施形態の第３容量電極、中継層の配置を示す概略平面図。第２実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る５つのコンタクト部の形成方法を示す概略断面図。第２実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る５つのコンタクト部の形成方法を示す概略断面図。第２実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る５つのコンタクト部の形成方法を示す概略断面図。第２実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る５つのコンタクト部の形成方法を示す概略断面図。第２実施形態の容量線、中継層の配置を示す概略平面図。第２実施形態の第３走査線、中継層の配置を示す概略平面図。第３実施形態の電子機器としての投射型表示装置の一例である３板式の反射型液晶プロジェクターの構成を示す概略図。変形例のトレンチを示す概略斜視図。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、説明する部分が認識可能な程度の大きさとなるように、適宜拡大または縮小して表示している。

本実施形態では、電気光学装置として、薄膜トランジスター（Thin Film Transistor；ＴＦＴ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する投射型表示装置の光変調手段として好適に用いることができるものである。

（第１実施形態）
＜電気光学装置＞
まず、本実施形態の電気光学装置としての液晶装置について、図１〜図３を参照して説明する。図１は第１実施形態の液晶装置の構成を示す概略平面図、図２は図１に示すＨ−Ｈ’線に沿う第１実施形態の液晶装置の構造を示す概略断面図、図３は第１実施形態の液晶装置の電気的な構成を示す等価回路図である。

図１及び図２に示すように、本実施形態の電気光学装置としての液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これらの一対の基板によって挟持された液晶層５０とを有する液晶パネル１１０を備えている。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、それぞれ透明な例えば石英基板やガラス基板が用いられている。素子基板１０を構成するところの基材１０ｓが、本発明における基板に相当するものである。

素子基板１０は対向基板２０よりも大きく、両基板は、対向基板２０の外縁に沿って配置されたシール部８０を介して間隔を置いて貼り合わされている。シール部８０において途切れた部分が注入口８１となっており、真空注入法により注入口８１から上記間隔に液晶が注入され、封止剤８２を用いて注入口８１が封入されている。なお、上記間隔に液晶を封入する方法は、真空注入法に限定されるものではなく、例えば、額縁状に配置されたシール部８０の内側に液晶を滴下して、減圧下で素子基板１０と対向基板２０とを貼り合わせるＯＤＦ（One Drop Fill）法を採用してもよい。
シール部８０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール部８０には、一対の基板の上記間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

シール部８０の内側には、マトリックス状に配列した複数の画素Ｐを含む表示領域Ｅ１が設けられている。また、シール部８０と表示領域Ｅ１との間の周辺領域Ｅ２に表示領域Ｅ１を取り囲んで見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは合金や金属化合物などからなる。

素子基板１０には、複数の外部接続用端子１０４が配列した端子部が設けられている。該端子部に沿った第１の辺部とシール部８０との間にデータ線駆動回路１０１が設けられている。また、第１の辺部に対向する第２の辺部に沿ったシール部８０と表示領域Ｅ１との間に検査回路１０３が設けられている。さらに、第１の辺部と直交し互いに対向する第３の辺部及び第４の辺部に沿ったシール部８０と表示領域Ｅ１との間に走査線駆動回路１０２が設けられている。第２の辺部のシール部８０と検査回路１０３との間に、２つの走査線駆動回路１０２を繋ぐ複数の配線１０５が設けられている。

これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１の辺部に沿って配列した複数の外部接続用端子１０４に接続されている。なお、検査回路１０３の配置はこれに限定されず、データ線駆動回路１０１と表示領域Ｅ１との間のシール部８０の内側に沿った位置に設けてもよい。
以降、第１の辺部に沿った方向をＸ方向とし、第３の辺部に沿った方向をＹ方向として説明する。また、Ｘ方向及びＹ方向に対して直交し、素子基板１０側から対向基板２０側に向かう方向をＺ方向として説明する。また、Ｚ方向に沿って対向基板２０側から見ることを「平面視」または「平面的に」と言う。

図２に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた反射性の画素電極１５及びスイッチング素子である薄膜トランジスター（Thin Film Transistor；ＴＦＴ）３０と、信号配線と、これらを覆う配向膜１８とが形成されている。薄膜トランジスター３０は、以降、ＴＦＴ３０と称する。素子基板１０は、基材１０ｓと、基材１０ｓ上に形成された、画素電極１５、トランジスターとしてのＴＦＴ３０、信号配線、配向膜１８を含むものである。

素子基板１０に対向配置される対向基板２０は、基材２０ｓと、基材２０ｓ上に形成された見切り部２１と、これを覆うように成膜された平坦化層２２と、平坦化層２２を覆い、少なくとも表示領域Ｅ１に亘って設けられた透光性の対向電極である共通電極２３と、共通電極２３を覆う配向膜２４とを含むものである。

見切り部２１は、図１に示すように表示領域Ｅ１を取り囲むと共に、平面的に走査線駆動回路１０２、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの回路に入射する光を遮蔽して、これらの回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が表示領域Ｅ１に入射しないように遮蔽して、表示領域Ｅ１の表示における高いコントラストを確保している。

平坦化層２２は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部２１を覆うように設けられている。このような平坦化層２２の形成方法としては、例えばプラズマＣＶＤ法などを用いて成膜する方法が挙げられる。

共通電極２３は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅のうち下方側の２つの隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続している。

画素電極１５を覆う配向膜１８及び共通電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２４は、例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子を略水平配向させる有機配向膜や、ＳｉＯｘ（酸化シリコン）などの無機材料を斜方蒸着して、負の誘電異方性を有する液晶分子を略垂直配向させる無機配向膜が挙げられる。

このような液晶装置１００は反射型であって、電圧無印加状態で画素Ｐの反射率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Ｐの反射率が最小となるノーマリーブラックモードの光学設計が採用される。液晶パネル１１０に対する光の入射側である対向基板２０側に偏光素子が光学設計に応じて配置されて用いられる。
本実施形態では、以降、配向膜１８，２４として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

次に図３を参照して、液晶装置１００の電気的な構成について説明する。液晶装置１００は、少なくとも表示領域Ｅ１において互いに絶縁されて直交する信号配線としての複数の走査線３及び複数のデータ線７と、データ線７に沿って平行に配置された容量線５とを有する。走査線３が延在する方向がＸ方向であり、データ線７が延在する方向がＹ方向である。

走査線３、データ線７及び容量線５と、これらの信号線類により区分された領域に、画素電極１５と、ＴＦＴ３０と、蓄積容量４０とが設けられ、これらが画素Ｐの画素回路を構成している。

走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線７はＴＦＴ３０のソースに電気的に接続されている。画素電極１５はＴＦＴ３０のドレインに電気的に接続されている。

データ線７はデータ線駆動回路１０１（図１参照）に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３は走査線駆動回路１０２（図１参照）に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを画素Ｐに供給する。

データ線駆動回路１０１からデータ線７に供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線７同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線７から供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と液晶層５０を介して対向配置された共通電極２３との間で一定期間保持される。画像信号Ｄ１〜Ｄｎの周波数は例えば６０Ｈｚである。

保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と共通電極２３との間に形成される液晶容量と並列に蓄積容量４０が接続されている。蓄積容量４０は、ＴＦＴ３０のドレインと容量線５との間に設けられている。

なお、図１に示した検査回路１０３には、データ線７が接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図３の等価回路では図示を省略している。

本実施形態における画素回路を駆動制御する周辺回路は、データ線駆動回路１０１、走査線駆動回路１０２、検査回路１０３を含んでいる。また、周辺回路は、上記画像信号をサンプリングしてデータ線７に供給するサンプリング回路、データ線７に所定電圧レベルのプリチャージ信号を上記画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。

＜画素の構成＞
次に、画素Ｐの基本的な構成について、図４を参照して説明する。図４は第１実施形態の液晶装置の画素における画素電極、半導体層、トレンチの配置を示す概略平面図である。
図４に示すように、画素Ｐは、画素電極１５と、画素電極１５をスイッチング制御するためのＴＦＴ３０の半導体層３０ａとを有している。本実施形態の画素電極１５は、平面視で正方形であって、Ｘ方向とＹ方向とに所定の配置ピッチでマトリックス状に複数配置されている。本実施形態における画素電極１５の配置ピッチ、すなわち画素Ｐの配置ピッチは、例えば４μｍである。

半導体層３０ａは、平面視で画素電極１５の中心を通りＹ方向に隣り合う２つの画素電極１５に跨るように配置された本体部と、本体部のＹ方向における中央からＸ方向に突出した第１の部分３０ａ₁と、Ｙ方向に延びる本体部の両端側からＸ方向に突出した第２の部分３０ａ₂とを有している。第１の部分３０ａ₁の端部に、データ線７との電気的に接続するコンタクト部３１が設けられている。第２の部分３０ａ₂の端部に、画素電極１５との電気的に接続するコンタクト部３２が設けられている。つまり、Ｙ方向に隣り合う２つの画素Ｐにおいて、２画素分の半導体層３０ａが、データ線７との電気的に接続するコンタクト部３１を共有するように繋がって配置されている。また、２画素分の半導体層３０ａに対して、画素電極１５との電気的に接続するコンタクト部３２がＹ方向に隣り合う２つの画素Ｐに対して、第１の部分３０ａ₁を軸としてＹ方向に対称に配置されている。

このような画素Ｐの詳しい配線構造については、後述するが、素子基板１０の基材１０ｓ上における複数の層間絶縁層のうちの１つの層間絶縁層に、画素Ｐごとに本発明における凹部としてのトレンチ（溝）３９が設けられている。本実施形態のトレンチ３９は、平面視でＹ方向に細長い矩形状の３つの溝３９ａ，３９ｂ，３９ｃを含んで構成されている。３つの溝３９ａ，３９ｂ，３９ｃは、Ｘ方向に間隔を置いて配置されている。３つの溝３９ａ，３９ｂ，３９ｃのそれぞれにおけるＸ方向の長さは、例えば４００ｎｍ〜５００ｎｍである。また、３つの溝３９ａ，３９ｂ，３９ｃのうち、Ｘ方向の左端に位置する溝３９ａは、他の２つの溝３９ｂ，３９ｃよりもＹ方向の長さが短い。他の２つの溝３９ｂ，３９ｃのＹ方向の長さは、例えば２μｍである。なお、トレンチ３９における溝の形態は、画素Ｐの平面的な大きさ（面積）と、蓄積容量４０に要求される電気容量とに応じて設定されるものであって、例えば、溝の数は、３つに限定されるものではない。

３つの溝３９ａ，３９ｂ，３９ｃのうちＸ方向の中央に位置する溝３９ｂと画素電極１５のＹ方向に沿った辺部とが平面視で重なるように、画素電極１５に対してトレンチ３９がＸ方向にずれた状態で画素Ｐごとに配置されている。

本実施形態では、Ｙ方向に隣り合う２つの画素Ｐにおいて、１つのコンタクト部３１を共有するように、２画素分の半導体層３０ａが繋がってＹ方向に対称に配置されていることから、３つの溝３９ａ，３９ｂ，３９ｃを含むトレンチ３９もまた、半導体層３０ａの第１の部分３０ａ₁を軸としてＹ方向に対称に配置されている。詳しくは後述するが、このようなトレンチ３９に対して本実施形態の蓄積容量４０（図３参照）が配置されている。

＜素子基板の配線構造＞
次に、素子基板１０の配線構造について、図５を参照して説明する。図５は図４に示すＡ−Ａ’線に沿った第１実施形態の液晶装置の画素における素子基板の配線構造を示す概略断面図である。なお、図４のＡ−Ａ’線は、ＴＦＴ３０の半導体層３０ａとトレンチ３９とをＸ方向に横断する線分である。図５は、図４のＡ−Ａ’線に沿った部分の配線構造だけでなく、半導体層３０ａのソース領域３０ｓとデータ線７とを電気的に接続する配線構造や、半導体層３０ａのドレイン領域３０ｄと蓄積容量４０及び画素電極１５とを電気的に接続する配線構造を含んで表示している。

図５に示すように、素子基板１０の例えば石英基板からなる基材１０ｓ上には、まず、走査線３が形成される。走査線３は、例えば、スパッタリング法などにより成膜された、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの融点が１０００℃を超える高融点金属、または高融点金属のシリサイドなどからなる薄膜をフォトリソグラフィ法によりパターニングして形成される。本実施形態の走査線３は、膜厚が例えば１００ｎｍ（ナノメートル）のタングステンシリサイドからなる。

次に、走査線３を覆う下地絶縁層１１ａが形成される。下地絶縁層１１ａは、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped Silicate Glass；ＮＳＧ膜）や窒化シリコン膜（Ｓｉ_xＮ_y膜）を用いて形成される。本実施形態の下地絶縁層１１ａは、例えば膜厚が２００ｎｍのＮＳＧ膜である。

下地絶縁層１１ａ上にＴＦＴ３０の半導体層３０ａが形成される。本実施形態の半導体層３０ａは、アモルファスシリコンの薄膜を６００℃で１０時間以上の熱処理を施すことにより結晶化させたポリシリコン膜からなる。そして、半導体層３０ａは、ポリシリコン膜に不純物を選択的に注入することにより形成された、チャネル領域と、チャネル領域に接する低濃度不純物領域と、低濃度不純物領域に接した高濃度不純物領域３０ｄ，３０ｓとを含む、ＬＤＤ（Lightly Doped Drain）構造となっている。一方の高濃度不純物領域３０ｓにデータ線７が電気的に接続されることから、以降、半導体層３０ａにおける高濃度不純物領域３０ｓをソース領域３０ｓと呼ぶ。また、他方の高濃度不純物領域３０ｄに画素電極１５が電気的に接続されることから、以降、半導体層３０ａにおける高濃度不純物領域３０ｄをドレイン領域３０ｄと呼ぶ。そして、半導体層３０ａを覆うゲート絶縁層１１ｂが形成される。ゲート絶縁層１１ｂは、例えばＣＶＤ法などにより成膜された、膜厚が例えば３０ｎｍの酸化シリコン膜である。

次に、平面視で半導体層３０ａを挟んだ位置に、ゲート絶縁層１１ｂ、下地絶縁層１１ａを貫通して、走査線３に至る２つの貫通孔が形成される。２つの貫通孔内を被覆するようにゲート絶縁層１１ｂを覆う導電層が形成され、当該導電層をパターニングして、第２走査線４と一対のコンタクトホール３３，３４とが形成される。これにより、第２走査線４は一対のコンタクトホール３３，３４を介して走査線３と電気的に接続される。ゲート絶縁層１１ｂを介して半導体層３０ａと対向する第２走査線４の部分が、ＴＦＴ３０におけるゲート電極として機能するものである。本実施形態の第２走査線４を構成するところの上記導電層は、ポリシリコンからなる薄膜にタングステンシリサイドからなる薄膜を積層した多層膜からなり、膜厚は例えば６０ｎｍ〜１００ｎｍである。

次に、第２走査線４を覆う第１層間絶縁層１１ｃが形成される。第１層間絶縁層１１ｃは、実質的にＴＦＴ３０を覆うように形成されることから、その表面に凹凸が生ずる。したがって、以降に形成される各種の配線や電極の形成状態を考慮して、例えばＣＭＰ（Chemical Mechanical Polishing）処理などの平坦化処理が施される。平坦化処理後の第１層間絶縁層１１ｃの平均膜厚は例えば５００ｎｍである。

次に、第１層間絶縁層１１ｃ上に導電層を形成してパターニングすることにより、中継層４７が形成される。中継層４７を構成するところの上記導電層は、例えば、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば６０ｎｍである。そして、中継層４７を覆う第２層間絶縁層１１ｄが形成される。本実施形態の第２層間絶縁層１１ｄは、膜厚が例えば１μｍ（マイクロメートル）以上の酸化シリコン膜である。

次に、第２層間絶縁層１１ｄを貫通して中継層４７に至るトレンチ３９が形成される。トレンチ３９は、前述したように３つの溝３９ａ，３９ｂ，３９ｃ（図４参照）を含むように形成される。

次に、トレンチ３９を被覆するように導電層を形成してパターニングすることにより、第１容量電極４１が形成される。第１容量電極４１を構成するところの上記導電層は、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば５０ｎｍである。そして、第１容量電極４１に対して、絶縁層と導電層とを順に積層して一括パターニングすることにより、容量絶縁層４４と、第２容量電極４２とが形成される。

容量絶縁層４４を構成するところの上記絶縁層は、例えば、膜厚が２０ｎｍ以上のシリコン窒化膜、あるいは膜厚が４ｎｍ以上のシリコン酸化膜に膜厚が１５ｎｍ以上のシリコン窒化膜を積層した多層膜を用いることができる。

第２容量電極４２を構成するところの上記導電層は、第１容量電極４１と同様に、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば３５０ｎｍである。なお、膜厚が３５０ｎｍの導電性のポリシリコン膜は、２回に分けて成膜される。つまり、第２容量電極４２は、第１導電層４２ｎと、第１導電層４２ｎに積層された第２導電層４２ｍとにより構成される。

これにより、トレンチ３９に沿って順に積層された、第１容量電極４１と、容量絶縁層４４と、第２容量電極４２とにより蓄積容量４０が構成される。蓄積容量４０における電気容量を確保する観点では、容量絶縁層４４を介して対向配置される第１容量電極４１及び第２容量電極４２の表面積をできるだけ大きくすることが望ましい。したがって、トレンチ３９の深さ、つまり第２層間絶縁層１１ｄの膜厚を１μｍ以上とすることが好ましい。また、トレンチ３９は１つの溝によって構成されるよりも、複数の溝で構成されることが好ましい。

本実施形態では、このような蓄積容量４０の形成プロセスにおいて、同時に、半導体層３０ａのソース領域３０ｓとデータ線７とを電気的に接続するコンタクト部３１、半導体層３０ａのドレイン領域３０ｄと第２容量電極４２及び画素電極１５とを電気的に接続するコンタクト部３２、ＴＦＴ３０のゲート電極と第３走査線６とを電気的に接続するコンタクト部３５、中継層４７と容量線５とを電気的に接続するコンタクト部３６が形成される。蓄積容量４０およびこれら４つのコンタクト部３１，３２，３５，３６の詳しい形成方法については、後述するが、４つのコンタクト部３１，３２，３５，３６は、いずれも、蓄積容量４０の第２容量電極４２を構成するところの第２導電層４２ｍを用いて、プラグ状に形成される。

本実施形態において、コンタクト部３１は、本発明の電気光学装置における半導体層とデータ線とを電気的に接続する第２コンタクト部の一例である。コンタクト部３２は、本発明の電気光学装置における半導体層と画素電極とを電気的に接続する第１コンタクト部の一例である。コンタクト部３５は、本発明の電気光学装置におけるトランジスターのゲート電極と走査線とを電気的に接続する第３コンタクト部の一例である。

次に、蓄積容量４０、コンタクト部３１，３２，３５，３６を覆う第３層間絶縁層１２ａが形成される。蓄積容量４０、コンタクト部３１，３２，３５，３６を覆うことによって第３層間絶縁層１２ａの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第３層間絶縁層１２ａは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第３層間絶縁層１２ａを貫通して、コンタクト部３１，３２，３５，３６のそれぞれに至る合計４つの貫通孔が形成され、４つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部６１，６２，６３，６４が形成される。上記導電層は、例えばタングステンからなり、コンタクト部６１，６２，６３，６４は、タングステンプラグである。そして、第３層間絶縁層１２ａを覆う低抵抗導電層を形成してパターニングすることにより、容量線５、中継層５ｂ，５ｃ，５ｄが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、中継層５ｂはコンタクト部６１を介してコンタクト部３１に接続される。中継層５ｃはコンタクト部６２を介してコンタクト部３２に接続される。中継層５ｄはコンタクト部６３を介してコンタクト部３５に接続される。容量線５はコンタクト部６４を介してコンタクト部３６に接続される。つまり、トレンチ３９の底部において中継層４７と接するように形成された第１容量電極４１は、中継層４７と、２つのコンタクト部３６，６４を介して容量線５に電気的に接続される。

次に、容量線５、中継層５ｂ，５ｃ，５ｄを覆う第４層間絶縁層１２ｂが形成される。容量線５、中継層５ｂ，５ｃ，５ｄを覆うことによって第４層間絶縁層１２ｂの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第４層間絶縁層１２ｂは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第４層間絶縁層１２ｂを貫通して、中継層５ｂ，５ｃ，５ｄのそれぞれに至る３つの貫通孔が形成され、３つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７１，７２，７３が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７１，７２，７３もまた、タングステンプラグである。そして、第４層間絶縁層１２ｂを覆う低抵抗導電層を形成してパターニングすることにより、第３走査線６、中継層６ａ，６ｂが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が３００ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、中継層６ａはコンタクト部７１を介して中継層５ｂに接続される。中継層６ｂはコンタクト部７２を介して中継層５ｃに接続される。第３走査線６は、コンタクト部７３を介して中継層５ｄに接続される。つまり、第３走査線６は、コンタクト部７３、中継層５ｄ、コンタクト部６３、コンタクト部３５を介して第２走査線４に電気的に接続される。

次に、第３走査線６、中継層６ａ，６ｂを覆う第５層間絶縁層１３ａが形成される。第３走査線６、中継層６ａ，６ｂを覆うことによって第５層間絶縁層１３ａの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第５層間絶縁層１３ａは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第５層間絶縁層１３ａを貫通して、中継層６ａ，６ｂのそれぞれに至る２つの貫通孔が形成され、２つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７４，７５が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７４，７５もまた、タングステンプラグである。そして、第５層間絶縁層１３ａを覆う低抵抗導電層を形成してパターニングすることにより、データ線７、中継層７ｂが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が３００ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、データ線７は、コンタクト部７４、中継層６ａ、コンタクト部７１、中継層５ｂ、コンタクト部６１、コンタクト部３１を介して半導体層３０ａのソース領域３０ｓに電気的に接続される。

次に、データ線７、中継層７ｂを覆う第６層間絶縁層１３ｂが形成される。データ線７、中継層７ｂを覆うことによって第６層間絶縁層１３ｂの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第６層間絶縁層１３ｂは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第６層間絶縁層１３ｂを貫通して、中継層７ｂに至る貫通孔が形成され、該貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７６が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７６もまた、タングステンプラグである。そして、第６層間絶縁層１３ｂを覆う低抵抗導電層を形成してパターニングすることにより、共通電位線８、中継層８ａが形成される。中継層８ａは、共通電位線８に形成された開口８ｈの内側に島状に形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、中継層８ａはコンタクト部７６を介して中継層７ｂに接続される。

次に、共通電位線８、中継層８ａを覆う第７層間絶縁層１４が形成される。共通電位線８、中継層８ａを覆うことによって第７層間絶縁層１４の表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第７層間絶縁層１４は、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第７層間絶縁層１４を貫通して、中継層８ａに至る貫通孔が形成され、該貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７７が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７７もまた、タングステンプラグである。そして、第７層間絶縁層１４を覆う低抵抗導電層を形成してパターニングすることにより、光反射性を有する画素電極１５が形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、画素電極１５は、コンタクト部７７、中継層８ａ、コンタクト部７６、中継層７ｂ、コンタクト部７５、中継層６ｂ、コンタクト部７２、中継層５ｃ、コンタクト部６２、コンタクト部３２を介して半導体層３０ａのドレイン領域３０ｄに接続される。

上述したように、素子基板１０は、基材１０ｓ上に、走査線３、半導体層３０ａ、第２走査線４、中継層４７及び蓄積容量４０、容量線５、第３走査線６、データ線７、共通電位線８、画素電極１５、これらの電気的な構成の接続に係る中継層が形成された複数の配線層を有している。以降、各配線層におけるこれらの電気的な構成や中継層の具体的な配置について説明する。

＜各配線層における電気的な構成や中継層の配置＞
素子基板１０における各配線層の電気的な構成やコンタクト部を含む中継層の配置について、図６〜図１８を参照して説明する。なお、図６〜図１８のうち、図１０〜図１３を除いて、Ｘ方向とＹ方向とに延在する破線で区切った領域が、画素Ｐの領域を示すものである。

図６は、第１実施形態の走査線、半導体層、第２走査線の配置を示す概略平面図である。詳しくは、図６は、走査線３が配置された配線層と、半導体層３０ａが配置された配線層と、第２走査線４が配置された配線層とを重ねて表示したものである。
図６に示すように、走査線３は、Ｘ方向に延在する本線部３ａと、本線部３ａからＹ方向に突出する突出部３ｂ，３ｃとを有している。突出部３ｂ，３ｃは、本線部３ａに対して画素ピッチと同じ配置ピッチでＸ方向に並列するように複数配置されている。本線部３ａのＹ方向の幅と、突出部３ｂ，３ｃのＸ方向の幅とは同じである。本線部３ａから突出した突出部３ｂと突出部３ｃとにおけるＹ方向の長さは同じである。

半導体層３０ａは、前述したように、平面視でＹ方向に隣り合う２つの画素Ｐに跨るように配置された本体部と、本体部のＹ方向における中央からＸ方向に突出した第１の部分３０ａ₁と、Ｙ方向に延びる本体部の両端側からＸ方向に突出した第２の部分３０ａ₂とを有している。第１の部分３０ａ₁の端部に、データ線７との電気的に接続するコンタクト部３１が設けられている。第２の部分３０ａ₂の端部に、画素電極１５との電気的に接続するコンタクト部３２が設けられている。このような半導体層３０ａの本体部は、平面視で走査線３の突出部３ｂ，３ｃと重なるように配置されている。

第２走査線４は、平面視で走査線３の本線部３ａと重なるようにＸ方向に延在して配置された本線部４ａと、本線部４ａからＹ方向にわずかに突出した突出部４ｂと、突出部４ｂと反対側において本線部４ａがＹ方向にわずかに凹んだ凹部４ｃとを有している。突出部４ｂは、本線部４ａに対して画素ピッチと同じ配置ピッチでＸ方向に並列するように複数配置されている。つまり、第２走査線４の突出部４ｂは、走査線３の突出部３ｂと平面視で重なっている。第２走査線４の本線部４ａのうち半導体層３０ａと重なる部分がＴＦＴ３０におけるゲート電極３０ｇとして機能するものである。また、Ｘ方向に半導体層３０ａを挟んだ両側に、走査線３と第２走査線４との電気的な接続を図る一対のコンタクトホール３３，３４が設けられている。一対のコンタクトホール３３，３４は画素Ｐごとに設けられている。

図７は、第１実施形態のトレンチに対する中継層及び第１容量電極の配置を示す概略平面図である。
図７に示すように、中継層４７は、Ｙ方向に隣り合う２つの画素Ｐにおいて共有するように配置されている。具体的には、中継層４７は、Ｙ方向に隣り合う２つの画素Ｐのそれぞれにおけるトレンチ３９と平面視で重なる本体部４７ａと、２つの本体部４７ａを繋ぐ接続部４７ｂと、接続部４７ｂからＸ方向に突出する突出部４７ｃとを有している。本体部４７ａは、Ｙ方向に隣り合う２つの画素Ｐに対応してＹ方向に対称に設けられている。突出部４７ｃは、Ｙ方向に隣り合う２つの画素ＰのＸ方向に沿った境界と平面視で重って設けられている。

第１容量電極４１は、Ｙ方向に隣り合う２つの画素Ｐにおいて、それぞれ電気的に独立して配置され、且つＹ方向に対称に配置されている。具体的には、第１容量電極４１は、平面視でトレンチ３９と重なる略四角形の本体部４１ａと、本体部４１ａの四隅のうち３つの隅から突出する突出部４１ｂ，４１ｃ，４１ｄとを有している。突出部４１ｂ，４１ｃ，４１ｄの形状もまた四角形（正方形）である。トレンチ３９と重なる本体部４１ａだけでなく３つの突出部４１ｂ，４１ｃ，４１ｄを設けることで、第１容量電極４１の表面積を確保している。

図８は、第１実施形態の半導体層と中継層とに係る４つのコンタクト部の配置を示す概略平面図である。なお、図８では図７に示した第１容量電極４１の図示を省略している。
図８に示すように、半導体層３０ａのＸ方向に延びる第１の部分３０ａ₁の端部に、半導体層３０ａとデータ線７とを電気的に接続するコンタクト部３１が設けられている。半導体層３０ａのもう一方のＸ方向に延びる第２の部分３０ａ₂の端部に、半導体層３０ａと第２容量電極４２及び画素電極１５とを電気的に接続するコンタクト部３２が設けられている。半導体層３０ａのＹ方向に延在する本体部と重なる位置に、第２走査線４と第３走査線６とを電気的に接続するコンタクト部３５が設けられている。そして、中継層４７の突出部４７ｃの端部に、中継層４７と容量線５とを電気的に接続するコンタクト部３６が設けられている。

図９は、第１実施形態の第２容量電極、中継層の配置を示す概略平面図である。
図９に示すように、第２容量電極４２は、画素Ｐごとに電気的に独立して配置されている。具体的には、第２容量電極４２は、平面視でトレンチ３９と重なる略四角形の本体部４２ａと、本体部４２ａの四隅から突出する突出部４２ｂ，４２ｃ，４２ｄ，４２ｅとを有している。突出部４２ｂ，４２ｃ，４２ｄ，４２ｅの形状もまた四角形（正方形）である。トレンチ３９と重なる本体部４２ａだけでなく４つの突出部４２ｂ，４２ｃ，４２ｄ，４２ｅを設けることで、第２容量電極４２の表面積を増やしている。なお、第２容量電極４２は、図７に示した第１容量電極４１と重なるように形成されており、４つの突出部４２ｂ，４２ｃ，４２ｄ，４２ｅのうち３つの突出部４２ｂ，４２ｃ，４２ｄが、第１容量電極４１の同じく３つの突出部４１ｂ，４１ｃ，４１ｄと平面視で重なっている。

画素ＰのＸ方向に沿った境界のうち、突出部４２ｂと突出部４２ｃとの間にコンタクト部３１が島状に設けられ、突出部４２ｄと突出部４２ｅとの間にコンタクト部３６が島状に設けられている。画素ＰのＹ方向に沿った境界のうち、突出部４２ｂと突出部４２ｅとの間にコンタクト部３５が島状に設けられている。また、突出部４２ｅには、コンタクト部３２が設けられると共に、後述する中継層５ｃとの電気的な接続を図るコンタクト部６２が接することになる。

図１０〜図１３は第１実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る４つのコンタクト部の形成方法を示す概略断面図である。図１０〜図１３を参照して４つのコンタクト部３１，３２，３５，３６の形成方法について具体的に説明する。

図１０に示すように、まず、例えば、ドライエッチング法により、第２層間絶縁層１１ｄを貫通して中継層４７に至る３つの溝を含むトレンチ３９を形成する。第１層間絶縁層１１ｃと第２層間絶縁層１１ｄとの境界に位置する中継層４７は、ドライエッチング時のストッパー層として機能する。そして、３つの溝の内側を被覆するように、導電性のポリシリコン膜を成膜してパターニングすることにより、第１容量電極４１を形成する。３つの溝の側壁や底部を被覆する第１容量電極４１の膜厚はできるだけ薄いことが好ましく、本実施形態では５０ｎｍ程度としている。続いて、第１容量電極４１を被覆するように膜厚が例えば２０ｎｍ程度の容量絶縁層４４を形成する。容量絶縁層４４は前述したように、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜とを積層させた積層膜が用いられる。続いて、容量絶縁層４４を覆うように第２容量電極４２のうちの導電性のポリシリコン膜からなる第１導電層４２ｎを積層する。第１導電層４２ｎの膜厚は例えば５０ｎｍである。

次に、図１１に示すように、ドライエッチング法を用いて、第１導電層４２ｎ、容量絶縁層４４、第２層間絶縁層１１ｄ、第１層間絶縁層１１ｃ、ゲート絶縁層１１ｂを貫通して、ソース領域３０ｓに至る第１貫通孔３１ｈと、ドレイン領域３０ｄに至る第２貫通孔３２ｈとを形成する。また、第１導電層４２ｎ、容量絶縁層４４、第２層間絶縁層１１ｄ、第１層間絶縁層１１ｃを貫通して第２走査線４に至る第３貫通孔３５ｈと、第１導電層４２ｎ、容量絶縁層４４、第２層間絶縁層１１ｄを貫通して中継層４７に至る第４貫通孔３６ｈとを形成する。第１貫通孔３１ｈから第４貫通孔３６ｈの直径は、例えばφ０．２μｍ以上である。そして、これらの貫通孔の底部に露出した、ソース領域３０ｓ、ドレイン領域３０ｄ、第２走査線４、中継層４７の表面が自然に酸化して形成される自然酸化膜を希フッ酸により除去する希フッ酸処理を施す。希フッ酸処理を行う際に、容量絶縁層４４は第１導電層４２ｎによって被覆されていることから、希フッ酸で容量絶縁層４４が浸食されるなどの不具合を防ぐことができる。第２層間絶縁層１１ｄ上において、これらの貫通孔の周囲には、容量絶縁層４４と、第１導電層４２ｎとで構成される側壁が形成される。

次に、図１２に示すように、第１貫通孔３１ｈ、第２貫通孔３２ｈ、第３貫通孔３５ｈ、第４貫通孔３６ｈのそれぞれを埋めると共に、第１導電層４２ｎを覆う第２導電層４２ｍを形成する。第２導電層４２ｍは、第１導電層４２ｎと同様に導電性のポリシリコン膜からなり、膜厚は例えば３００ｎｍ以上である。

次に、図１３に示すように、容量絶縁層４４、第１導電層４２ｎ、第２導電層４２ｍの積層膜を一括でドライエッチングしてパターニングし、蓄積容量４０、４つのコンタクト部３１，３２，３５，３６を同時に形成する。一括でドライエッチングする際に用いるエッチングガスとしては、臭化水素（ＨＢｒ）と塩素（Ｃｌ）との混合ガスを挙げることができる。また、一括でドライエッチングした後に、蓄積容量４０、４つのコンタクト部３１，３２，３５，３６が相互に電気的に短絡することを防ぐために、ドライ雰囲気下またはウェット雰囲気下で表面を酸化させる酸化処理を施す。例えば、ドライ雰囲気下として乾燥した大気中で９００℃以上に加温して１０分以上放置する酸化処理が挙げられる。これによって、第２導電層４２ｍと同一層に、ソース領域３０ｓ、ドレイン領域３０ｄ、第２走査線４（ゲート電極）、中継層４７のそれぞれに対して電気的に接続されたプラグ状のコンタクト部３１，３２，３５，３６が形成される。コンタクト部３１は、第２容量電極４２の第２導電層４２ｍで構成され、ＴＦＴ３０の半導体層３０ａのソース領域３０ｓと接するように設けられている。また、コンタクト部３２は、第２容量電極４２の第２導電層４２ｍで構成され、ＴＦＴ３０の半導体層３０ａのドレイン領域３０ｄと接するように設けられている。コンタクト部３５は、第２容量電極４２の第２導電層４２ｍで構成され、ＴＦＴ３０のゲート電極として機能する第２走査線４と接するように設けられている。コンタクト部３６は、第２容量電極４２の第２導電層４２ｍで構成され、中継層４７と接するように設けられている。

前述したように、４つのコンタクト部３１，３２，３５，３６のうち、半導体層３０ａのドレイン領域３０ｄと第２容量電極４２及び画素電極１５とを電気的に接続するコンタクト部３２が、本発明の電気光学装置の第１コンタクト部の一例である。また、半導体層３０ａのソース領域３０ｓとデータ線７と電気的に接続するコンタクト部３１が本発明の電気光学装置の第２コンタクト部の一例である。さらに、第２走査線４（ゲート電極）と第３走査線６とを電気的に接続するコンタクト部３５が本発明の電気光学装置の第３コンタクト部の一例である。

すなわち、コンタクト部３１，３２，３５は、第２導電層４２ｍを用いて構成され、容量絶縁層４４と、第２容量電極４２の第１導電層４２ｎとで構成される側壁上及び当該側壁の内側に設けられている。

続いて、各配線層における電気的な構成の配置について説明する。図１４は、第１実施形態の容量線、中継層の配置を示す概略平面図である。
図１４に示すように、容量線５は、画素ＰのＹ方向に沿った辺部と平面視で重なるようにしてＹ方向に延在している。容量線５は、画素ＰのＸ方向に沿った一方の辺部と重なる位置においてＸ方向の幅が拡張された拡張部５ａを有している。拡張部５ａの外形は略六角形であり、拡張部５ａの中央に外形が略四角形の開口５ｈが形成されている。開口５ｈの中央に中継層５ｂが配置されている。容量線５における開口５ｈが形成された拡張部５ａは、Ｙ方向に隣り合う２つの画素Ｐにおいて、Ｙ方向に対称に配置されている。Ｙ方向に延在する容量線５に沿った位置に、中継層５ｃが配置されている。また、Ｘ方向に隣り合って配列する容量線５の間において、画素Ｐの中央に中継層５ｄが配置されている。容量線５及び３つの中継層５ｂ，５ｃ，５ｄは、同一層に設けられている（図５参照）。画素Ｐの四隅のうち、Ｘ方向に隣り合う２つの隅と重なる位置に、中継層５ｂが配置され、残りのＸ方向に隣り合う２つの隅と重なる位置に、容量線５とコンタクト部３６（図５参照）とを電気的に接続するコンタクト部６４が配置される。中継層５ｂには、中継層５ｂと中継層６ａとを電気的に接続するコンタクト部７１が配置される。中継層５ｃには、中継層５ｃと中継層６ｂとを電気的に接続するコンタクト部７２が配置される。中継層５ｄには、中継層５ｄと第３走査線６とを電気的に接続するコンタクト部７３が配置される。

図１５は、第１実施形態の第３走査線、中継層の配置を示す概略平面図である。
図１５に示すように、第３走査線６は、下層において画素Ｐの中央に配置された中継層５ｄと平面視で重なる位置に、Ｘ方向に延在して配置されている。このような第３走査線６は、Ｙ方向に画素Ｐの画素ピッチと同じ配置ピッチで並列して複数設けられている。Ｙ方向に隣り合う第３走査線６の間で、下層の中継層５ｂと平面視で重なる位置に中継層６ａが配置されている。また、第３走査線６からＹ方向に離間した位置で、下層の中継層５ｃと平面視で重なる位置に中継層６ｂが配置されている。このような第３走査線６、中継層６ａ，６ｂは、Ｙ方向に隣り合う２つの画素Ｐに対して、Ｙ方向に対称に配置されている。第３走査線６、中継層６ａ，６ｂは、同一層に設けられている（図５参照）。中継層６ａには、中継層６ａとデータ線７とを電気的に接続するコンタクト部７４が配置される。中継層６ｂには、中継層６ｂと中継層７ｂとを電気的に接続するコンタクト部７５が配置される。

図１６は、第１実施形態のデータ線、中継層の配置を示す概略平面図である。
図１６に示すように、データ線７は、画素ＰのＹ方向に沿った辺部と重なるように、Ｙ方向に延在して配置されている。このようなデータ線７は、Ｘ方向に画素Ｐの画素ピッチと同じ配置ピッチで並列して複数設けられている。画素Ｐの四隅のうちの１つの隅と重なる位置に、下層の中継層６ａとデータ線７とを電気的に接続するコンタクト部７４が配置されている。Ｘ方向に隣り合うデータ線７の間には、中継層７ｂが配置されている。中継層７ｂは、平面視で直角に屈曲した形状となっており、Ｘ方向に延びる部分とＹ方向に延びる部分とを有している。中継層７ｂのＸ方向に延びる部分の端部と重なる位置に、下層の中継層６ｂと中継層７ｂとを電気的に接続するコンタクト部７５が配置されている。また、中継層７ｂのＹ方向に延びる部分は、画素Ｐの中央まで延びて、その端部に、上層の中継層８ａと中継層７ｂとを電気的に接続するコンタクト部７６が配置される。このような中継層７ｂは、Ｙ方向に隣り合う２つの画素Ｐに対して、Ｙ方向に対称に配置されている。データ線７、中継層７ｂは、同一層に設けられている（図５参照）。

図１７は、第１実施形態の共通電位線、中継層の配置を示す概略平面図である。
図１７に示すように、共通電位線８は、画素Ｐごとに区分されることなく、Ｘ方向とＹ方向とに亘って平面を成すように配置されている。具体的は、共通電位線８は、図１に示した液晶パネル１１０において少なくとも表示領域Ｅ１に亘って設けられている。また、図１７に示すように、共通電位線８には、画素Ｐの中央に対応する位置において四角形の開口８ｈが形成されている。さらに、開口８ｈの中央に中継層８ａが配置されている。中継層８ａには、上層の画素電極１５と中継層８ａとを電気的に接続するコンタクト部７７が配置される。

図１８は、第１実施形態の画素電極の配置を示す概略平面図である。
図１８に示すように、光反射性を有する画素電極１５は、平面視で正方形であって、Ｘ方向とＹ方向との画素Ｐの画素ピッチと同じ配置ピッチで複数配置されている。画素電極１５の中央に、下層の中継層８ａと画素電極１５とを電気的に接続するコンタクト部７７が配置される。コンタクト部７７は、図５に示したようにプラグ状となっていることから、コンタクト部７７が画素電極１５と接した状態となっていても、画素電極１５の表面には凹凸が生じ難い状態となっている。画素電極１５の表面は平坦であるため、画素電極１５に入射した光は、画素電極１５の法線に対する入射角に応じた反射角で反射される。なお、コンタクト部７７の平面的な位置は画素電極１５の中央に限定されるものではない。

本実施形態において、第３層間絶縁層１２ａを貫通するコンタクト部６１，６２，６３，６４、第４層間絶縁層１２ｂを貫通するコンタクト部７１，７２，７３、第５層間絶縁層１３ａを貫通するコンタクト部７４，７５、第６層間絶縁層１３ｂを貫通するコンタクト部７６、第７層間絶縁層１４を貫通するコンタクト部７７は、いずれも、タングステンによって貫通孔を埋めてプラグ状に形成されている。このようなコンタクト部の構成をタングステンプラグと呼ぶ。

タングステンプラグを形成する場合、貫通孔のアスペクト比（貫通孔の深さに対する貫通孔の径の大きさの比）と貫通孔のタングステンによる被覆及び充填との関係から、貫通孔が設けられる層間絶縁層の膜厚を１μｍ未満とすることが望ましく、本実施形態では８００ｎｍとしている。

一方で、ＴＦＴ３０の半導体層３０ａやゲート電極３０ｇとして機能する第２走査線４、蓄積容量４０の容量電極との電気的に接続する、コンタクト部３１，３２，３５，３６は、第２層間絶縁層１１ｄを貫通する貫通孔をポリシリコンで埋めることでプラグ状としている。例えばＣＶＤ法などによりポリシリコンを成膜すると、タングステンに比べて貫通孔を容易に埋めることができることから、第２層間絶縁層１１ｄの膜厚を１μｍ以上とすることが可能である。すなわち、他の層間絶縁層よりも第２層間絶縁層１１ｄの膜厚を厚くできることから、第２層間絶縁層１１ｄにトレンチ３９を形成し、トレンチ３９に沿って蓄積容量４０を形成すれば、単位面積当たりの電気容量が大きな蓄積容量４０を実現できる。

上記第１実施形態の液晶装置１００によれば、以下の効果が得られる。
（１）液晶装置１００の液晶パネル１１０を構成する素子基板１０において、ＴＦＴ３０のソース（半導体層３０ａのソース領域３０ｓ）とデータ線７とを電気的に接続する第２コンタクト部としてのコンタクト部３１、ＴＦＴ３０のドレイン（半導体層３０ａのドレイン領域３０ｄ）と第２容量電極４２及び画素電極１５とを電気的に接続する第１コンタクト部としてのコンタクト部３２、ＴＦＴ３０のゲート（ゲート電極３０ｇ）と第３走査線６とを電気的に接続する第３コンタクト部としてのコンタクト部３５、第１容量電極４１と容量線５とを電気的に接続するコンタクト部３６は、いずれも、第２層間絶縁層１１ｄを貫通する貫通孔を第２容量電極４２の第２導電層４２ｍで埋めてプラグ状に形成されている。また、蓄積容量４０と、４つのコンタクト部３１，３２，３５，３６とは、容量絶縁層４４を成す絶縁層と、第２容量電極４２を成す導電層とが積層された積層膜を一括でドライエッチングしてパターニングされている。したがって、４つのコンタクト部３１，３２，３５，３６を蓄積容量４０に係らない導電層で構成する場合に比べて、素子基板１０における配線構造及び製造プロセスを簡素化できる。すなわち、配線構造が簡素化された素子基板１０を有する電気光学装置としての反射型の液晶装置１００を提供することができる。

（２）４つのコンタクト部３１，３２，３５，３６は、第２容量電極４２の第２導電層４２ｍを用いて構成され、容量絶縁層４４と、第２容量電極４２の第１導電層４２ｎとで構成される側壁上及び当該側壁の内側に設けられている。このような４つのコンタクト部３１，３２，３５，３６は、容量絶縁層４４と、第２容量電極４２の第１導電層４２ｎとを貫通して、接続先の半導体層３０ａやゲート電極３０ｇ、中継層４７に至る貫通孔を形成し、当該貫通孔を第２導電層４２ｍで埋めてプラグ状に形成される。言い換えれば、４つのコンタクト部３１，３２，３５，３６において、接続先のソース領域３０ｓ、ドレイン領域３０ｄ、ゲート電極３０ｇ、中継層４７と接する導電層は１種に限定されることから、複数種の導電層を用いて４つのコンタクト部３１，３２，３５，３６のそれぞれを構成する場合に比べて、安定した電気接続構造を実現できる。

（３）４つのコンタクト部３１，３２，３５，３６は、ポリシリコンからなる第２導電層４２ｍを用いてプラグ状に形成されている。これによれば、接続先に至る貫通孔に対して優れた被覆性と充填性とを確保することができる。したがって、ポリシリコン以外の導電層を用いる場合に比べて、安定した電気接続構造を実現できる。

（４）蓄積容量４０は、複数の層間絶縁層のうち、膜厚が最も厚い第２層間絶縁層１１ｄに形成された凹部としてのトレンチ３９に沿って設けられている。トレンチ３９は３つの溝３９ａ，３９ｂ，３９ｃを含んで構成されていることから、平坦な部分に蓄積容量４０を設ける場合に比べて、単位面積当たりの電気容量を増やすことができる。したがって、画素Ｐのサイズが小さくなったとしても、蓄積容量４０において所望の電気容量を確保可能な配線構造を有する素子基板１０を備えた電気光学装置としての反射型の液晶装置１００を提供することができる。

（第２実施形態）
＜電気光学装置＞
次に、第２実施形態の電気光学装置について、上記第１実施形態と同様に反射型の液晶装置を例に挙げて説明する。第２実施形態の反射型の液晶装置２００は、上記第１実施形態の液晶装置１００に対して、素子基板における蓄積容量の構成と、ＴＦＴ３０及び蓄積容量に係る中継層（コンタクト部）の構成を異ならせたものである。したがって、上記第１実施形態の液晶装置１００と同じ構成には同じ符号を付して詳細な説明は省略する。

本実施形態の電気光学装置としての反射型の液晶装置２００は、素子基板２１０と対向基板２０との間に液晶層５０が挟持された液晶パネルを有している。当該液晶パネルは、画素Ｐに、光反射性の画素電極１５と、画素電極１５をスイッチング制御するためのＴＦＴ３０と、蓄積容量２４０とを有している。液晶層５０、対向基板２０の構成は、上記第１実施形態と同じである。以下、本実施形態の特徴部分である素子基板２１０の配線構造について、図１９を参照して説明する。

＜素子基板の配線構造＞
図１９は第２実施形態の液晶装置の画素における素子基板の配線構造を示す概略断面図である。なお、図１９は、上記第１実施形態の液晶装置１００の画素Ｐにおける素子基板１０の配線構造を示した図５に対応する概略断面図である。つまり、図４のＡ−Ａ’線は、ＴＦＴ３０の半導体層３０ａとトレンチ３９とをＸ方向に横断する線分である。また、図１９は、Ａ−Ａ’線に沿った配線構造だけでなく、半導体層３０ａのソース領域３０ｓとデータ線７とを電気的に接続する配線構造や、半導体層３０ａのドレイン領域３０ｄと蓄積容量２４０及び画素電極１５とを電気的に接続する配線構造を含んで表示している。

図１９に示すように、素子基板２１０は、基材１０ｓと、基材１０ｓ上に設けられた複数の配線層を有している。具体的には、基材１０ｓ上には、走査線３を含む第１配線層、半導体層３０ａを含む第２配線層、第２走査線４を含む第３配線層、第１中継層２４７と蓄積容量２４０とを含む第４配線層、容量線２０５を含む第５配線層、第３走査線２０６を含む第６配線層、データ線７を含む第７配線層、共通電位線８を含む第８配線層、光反射性の画素電極１５を含む第９配線層が、この順に設けられている。

また、基材１０ｓ上において、走査線３と半導体層３０ａとの間には、下地絶縁層１１ａが形成されている。半導体層３０ａと第２走査線４との間にはゲート絶縁層１１ｂが形成されている。第２走査線４と第１中継層２４７との間には第１層間絶縁層１１ｃが形成されている。蓄積容量２４０は第２層間絶縁層１１ｄに形成されたトレンチ３９に沿って設けられている。蓄積容量２４０と容量線２０５との間には第３層間絶縁層１２ａが形成されている。容量線２０５と第３走査線２０６との間には第４層間絶縁層１２ｂが形成されている。第３走査線２０６とデータ線７との間には第５層間絶縁層１３ａが形成されている。データ線７と共通電位線８との間には第６層間絶縁層１３ｂが形成されている。共通電位線８と画素電極１５との間には第７層間絶縁層１４が形成されている。下地絶縁層１１ａ、ゲート絶縁層１１ｂ、上記の各層間絶縁層の構成は、上記第１実施形態と同じである。本実施形態の素子基板２１０において、上述した第１配線層から第３配線層までの電気的な構成は、基本的に上記第１実施形態と同様であることから、第４配線層以降について説明する。

第２走査線４を覆う第１層間絶縁層１１ｃ上に、導電層を形成してパターニングすることにより、第１中継層２４７と、第２中継層２４７ｃとが形成される。これらの中継層を構成するところの上記導電層は、例えば、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば６０ｎｍである。そして、これらの中継層を覆う第２層間絶縁層１１ｄが形成される。第２層間絶縁層１１ｄは、膜厚が例えば１μｍ以上の酸化シリコン膜である。

次に、第２層間絶縁層１１ｄを貫通して第１中継層２４７に至るトレンチ３９が形成される。トレンチ３９は、３つの溝３９ａ，３９ｂ，３９ｃ（図４参照）を含むように形成される。

次に、トレンチ３９を被覆するように導電層を形成してパターニングすることにより、第１容量電極２４１が形成される。第１容量電極２４１を構成するところの上記導電層は、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば５０ｎｍである。そして、第１容量電極２４１に対して、絶縁層と導電層とをこの順に繰り返し積層して一括でパターニングすることにより、第１容量絶縁層２４４と、第２容量電極２４２と、第２容量絶縁層２４５と、第３容量電極２４３とを形成する。第１容量絶縁層２４４及び第２容量絶縁層２４５を構成するところの上記絶縁層は、例えば、膜厚が２０ｎｍ以上のシリコン窒化膜、あるいは膜厚が４ｎｍ以上のシリコン酸化膜に膜厚が１５ｎｍ以上のシリコン窒化膜を積層した多層膜を用いることができる。

第２容量電極２４２を構成するところの上記導電層は、第１容量電極２４１と同様に、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば１００ｎｍである。なお、膜厚が１００ｎｍの導電性のポリシリコン膜は、２回に分けて成膜される。つまり、第２容量電極２４２は、例えば、膜厚が５０ｎｍの第３導電層２４２ｎと、第３導電層２４２ｎに積層された膜厚が同じく５０ｎｍの第４導電層２４２ｍとにより構成される。

第３容量電極２４３を構成するところの上記導電層は、第１容量電極２４１と同様に、リン（Ｐ）がドープされたポリシリコン膜からなり、膜厚は例えば２５０ｎｍである。なお、膜厚が２５０ｎｍの導電性のポリシリコン膜は、２回に分けて成膜される。つまり、第３容量電極２４３は、例えば、膜厚が５０ｎｍの第５導電層２４３ｎと、第５導電層２４３ｎに積層された膜厚が２００ｎｍの第６導電層２４３ｍとにより構成される。

これにより、トレンチ３９に沿って重畳された、第１容量電極２４１と、第１容量絶縁層２４４と、第２容量電極２４２と、第２容量絶縁層２４５と、第３容量電極２４３とにより蓄積容量２４０が構成される。第１容量絶縁層２４４を挟んで対向配置された第１容量電極２４１と第２容量電極２４２とにより１つの容量素子が構成され、第２容量絶縁層２４５を挟んで対向配置された第２容量電極２４２と第３容量電極２４３とによりもう１つの容量素子が構成されている。詳しくは、後述するが第１容量電極２４１及び第３容量電極２４３は、容量線２０５と電気的に接続される。したがって、本実施形態の蓄積容量２４０は、電気的に並列接続された２つの容量素子により構成される。

本実施形態では、このような蓄積容量２４０の形成プロセスにおいて、同時に、半導体層３０ａのソース領域３０ｓとデータ線７とを電気的に接続するコンタクト部２３１、半導体層３０ａのドレイン領域３０ｄと第２容量電極２４２及び画素電極１５とを電気的に接続するコンタクト部２３２，２３７、ＴＦＴ３０のゲート電極として機能する第２走査線４と第３走査線２０６とを電気的に接続するコンタクト部２３５、第１中継層２４７と容量線２０５とを電気的に接続するコンタクト部２３６が形成される。蓄積容量２４０及びこれら５つのコンタクト部２３１，２３２，２３５，２３６，２３７の詳しい形成方法については、後述するが、４つのコンタクト部２３１，２３５，２３６，２３７は、いずれも、第３容量電極２４３を構成するところの第６導電層２４３ｍを用いて、プラグ状に形成される。

残り１つのコンタクト部２３２は、第２層間絶縁層１１ｄと第１層間絶縁層１１ｃとゲート絶縁層１１ｂとを貫通して半導体層３０ａのドレイン領域３０ｄに至る第１のコンタクト部２３２ａと、第２層間絶縁層１１ｄを貫通して第２中継層２４７ｃに至る第２のコンタクト部２３２ｂとを含んで構成されている。また、第１のコンタクト部２３２ａ及び第２のコンタクト部２３２ｂは、第２容量電極２４２の第４導電層２４２ｍを用いて構成されている。つまり、上述したプラグ状に形成されたコンタクト部２３７は、第２中継層２４７ｃと、第２のコンタクト部２３２ｂと、第１のコンタクト部２３２ａとを介してドレイン領域３０ｄに電気的に接続される。

上記の５つのコンタクト部２３１，２３２，２３５，２３６，２３７のうち、コンタクト部２３１は、本発明の他の電気光学装置におけるトランジスターの半導体層とデータ線とを電気的に接続する第６コンタクト部の一例である。コンタクト部２３２は、本発明の他の電気光学装置におけるトランジスターの半導体層と第２容量電極とを電気的に接続する第４コンタクト部の一例である。コンタクト部２３５は、本発明の他の電気光学装置におけるトランジスターのゲート電極と走査線とを電気的に接続する第７コンタクト部の一例である。コンタクト部２３７は、本発明の他の電気光学装置における第４コンタクト部と画素電極とを電気的に接続する第５コンタクト部の一例である。

次に、蓄積容量２４０、コンタクト部２３１，２３２，２３５，２３６，２３７を覆う第３層間絶縁層１２ａが形成される。蓄積容量２４０、コンタクト部２３１，２３２，２３５，２３６，２３７を覆うことによって第３層間絶縁層１２ａの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第３層間絶縁層１２ａは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第３層間絶縁層１２ａを貫通して、４つのコンタクト部２３１，２３５，２３６，２３７のそれぞれと、蓄積容量２４０の第３容量電極２４３とに至る合計５つの貫通孔が形成され、５つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部２６１，２６２，２６３，２６４，２６５が形成される。上記導電層は、例えばタングステンからなり、コンタクト部２６１，２６２，２６３，２６４，２６５は、タングステンプラグである。

そして、第３層間絶縁層１２ａを覆う低抵抗導電層を形成してパターニングすることにより、容量線２０５、中継層２０５ｂ，２０５ｃ，２０５ｄが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、中継層２０５ｂは、コンタクト部２６１を介してコンタクト部２３１に接続される。中継層２０５ｃは、コンタクト部２６２を介してコンタクト部２３７に接続される。中継層２０５ｄはコンタクト部２６３を介してコンタクト部２３５に接続される。容量線２０５は、コンタクト部２６４と、コンタクト部２３６と、第１中継層２４７を介して、トレンチ３９の底部において第１中継層２４７と接するように形成された第１容量電極２４１と電気的に接続される。また、容量線２０５は、コンタクト部２６５を介して第３容量電極２４３に接続される。

次に、容量線２０５、中継層２０５ｂ，２０５ｃ，２０５ｄを覆う第４層間絶縁層１２ｂが形成される。容量線２０５、中継層２０５ｂ，２０５ｃ，２０５ｄを覆うことによって第４層間絶縁層１２ｂの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第４層間絶縁層１２ｂは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第４層間絶縁層１２ｂを貫通して、中継層２０５ｂ，２０５ｃ，２０５ｄのそれぞれに至る３つの貫通孔が形成され、３つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７１，７２，７３が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７１，７２，７３もまた、タングステンプラグである。そして、第４層間絶縁層１２ｂを覆う低抵抗導電層を形成してパターニングすることにより、第３走査線２０６、中継層２０６ａ，２０６ｂが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が３００ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、中継層２０６ａはコンタクト部７１を介して中継層２０５ｂに接続される。中継層２０６ｂはコンタクト部７２を介して中継層２０５ｃに接続される。第３走査線２０６は、コンタクト部７３を介して中継層２０５ｄに接続される。つまり、第３走査線２０６は、コンタクト部７３、中継層２０５ｄ、コンタクト部２６３、コンタクト部２３５を介して第２走査線４に電気的に接続される。

次に、第３走査線２０６、中継層２０６ａ，２０６ｂを覆う第５層間絶縁層１３ａが形成される。第３走査線２０６、中継層２０６ａ，２０６ｂを覆うことによって第５層間絶縁層１３ａの表面には凹凸が生ずることから、該凹凸を緩和すべくＣＭＰ処理などの平坦化処理が施される。第５層間絶縁層１３ａは、例えば、シリコン酸化膜からなり、平坦化処理後の平均膜厚は例えば８００ｎｍである。

次に、第５層間絶縁層１３ａを貫通して、中継層２０６ａ，２０６ｂのそれぞれに至る２つの貫通孔が形成され、２つの貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７４，７５が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７４，７５もまた、タングステンプラグである。そして、第５層間絶縁層１３ａを覆う低抵抗導電層を形成してパターニングすることにより、データ線７、中継層７ｂが形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が３００ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、データ線７は、コンタクト部７４、中継層２０６ａ、コンタクト部７１、中継層２０５ｂ、コンタクト部２６１、コンタクト部２３１を介して半導体層３０ａのソース領域３０ｓに電気的に接続される。

次に、第７層間絶縁層１４を貫通して、中継層８ａに至る貫通孔が形成され、該貫通孔を埋める導電層を形成してパターニングすることにより、コンタクト部７７が形成される。上記導電層は、例えばタングステンからなり、コンタクト部７７もまた、タングステンプラグである。そして、第７層間絶縁層１４を覆う低抵抗導電層を形成してパターニングすることにより、光反射性を有する画素電極１５が形成される。上記低抵抗導電層は、例えば、膜厚が２０ｎｍ以上の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍ以上のアルミニウム（Ａｌ）膜を積層したものである。これにより、画素電極１５は、コンタクト部７７、中継層８ａ、コンタクト部７６、中継層７ｂ、コンタクト部７５、中継層２０６ｂ、コンタクト部７２、中継層２０５ｃ、コンタクト部２６２、コンタクト部２３７、第２中継層２４７ｃ、コンタクト部２３２（第１のコンタクト部２３２ａ及び第２のコンタクト部２３２ｂ）を介して半導体層３０ａのドレイン領域３０ｄに接続される。

上述したように、素子基板２１０は、基材１０ｓ上に、走査線３、半導体層３０ａ、第２走査線４、第１中継層２４７、第２中継層２４７ｃ、蓄積容量２４０、容量線２０５、第３走査線２０６、データ線７、共通電位線８、画素電極１５、これらの電気的な構成の接続に係る中継層が形成された複数の配線層を有している。以降、各配線層におけるこれらの電気的な構成や中継層の具体的な配置について説明する。

＜各配線層における電気的な構成や中継層の配置＞
素子基板２１０における各配線層の電気的な構成やコンタクト部を含む中継層の配置について、図２０〜図２９を参照して説明する。なお、図２０〜図２９のうち、図２４〜図２７を除いて、Ｘ方向とＹ方向とに延在する破線で区切った領域が、画素Ｐの領域を示すものである。

図２０は、第２実施形態のトレンチに対する第１中継層、第２中継層、第１容量電極の配置を示す概略平面図である。
図２０に示すように、第１中継層２４７は、Ｙ方向に隣り合う２つの画素Ｐにおいて共有するように配置されている。具体的には、第１中継層２４７は、Ｙ方向に隣り合う２つの画素Ｐのそれぞれにおけるトレンチ３９と平面視で重なる本体部２４７ａと、２つの本体部２４７ａを繋ぐ接続部２４７ｂとを有している。本体部２４７ａは、Ｙ方向に隣り合う２つの画素Ｐに対応してＹ方向に対称に設けられている。第２中継層２４７ｃは、平面視で長方形であって、第１中継層２４７がＹ方向に対称に配置された２つの画素Ｐの境界に沿うように配置されている。なお、第２中継層２４７ｃを設ける関係で、本実施形態のトレンチ３９の３つの溝３９ａ，３９ｂ，３９ｃのうち中央の溝３９ｂのＹ方向の長さは、上記第１実施形態における溝３９ｂに比べてやや短くなっている。

第１容量電極２４１は、Ｙ方向に隣り合う２つの画素Ｐにおいて、それぞれ電気的に独立して配置され、且つＹ方向に対称に配置されている。具体的には、第１容量電極２４１は、平面視でトレンチ３９と重なる略四角形の本体部２４１ａと、本体部２４１ａの四隅のうち２つの隅から突出する突出部２４１ｂ，２４１ｃを有している。突出部２４１ｂ，２４１ｃの形状もまた四角形（正方形）である。トレンチ３９と重なる本体部２４１ａだけでなく２つの突出部２４１ｂ，２４１ｃを設けることで、第１容量電極２４１の表面積を確保している。

図２１は、第２実施形態の半導体層と第１中継層と第２中継層とに係る６つのコンタクト部の配置を示す概略平面図である。なお、図２１では図２０に示した第１容量電極２４１の図示を省略している。
図２１に示すように、半導体層３０ａのＸ方向に延びる第１の部分３０ａ₁の端部に、半導体層３０ａとデータ線７とを電気的に接続するコンタクト部２３１が設けられている。半導体層３０ａのもう一方のＸ方向に延びる第２の部分３０ａ₂に、半導体層３０ａと第２容量電極２４２及び画素電極１５とを電気的に接続するコンタクト部２３２及びコンタクト部２３７が設けられている。具体的には、コンタクト部２３２の第１のコンタクト部２３２ａは、半導体層３０ａの第２の部分３０ａ₂の端部に配置され、第２のコンタクト部２３２ｂとコンタクト部２３７とは、第２中継層２４７ｃと平面視で重なるようにＸ方向に隣り合って配置されている。半導体層３０ａのＹ方向に延在する本体部と重なる位置に、第２走査線４と第３走査線２０６とを電気的に接続するコンタクト部２３５が設けられている。そして、第１中継層２４７のＹ方向に延びる接続部２４７ｂの中央に、第１中継層２４７と容量線２０５とを電気的に接続するコンタクト部２３６が設けられている。したがって、コンタクト部２３６は、平面視でＹ方向に隣り合う２つの画素Ｐの境界に配置されている。なお、本実施形態における半導体層３０ａのＸ方向に延びる第２の部分３０ａ₂のＸ方向の長さは、上記第１実施形態に比べて長くなっている。

図２２は、第２実施形態の第２容量電極、中継層の配置を示す概略平面図である。
図２２に示すように、第２容量電極２４２は、画素Ｐごとに電気的に独立して配置されている。具体的には、第２容量電極２４２は、平面視でトレンチ３９と重なる略四角形の本体部２４２ａと、本体部２４２ａの四隅のうち３つの隅から突出する突出部２４２ｂ，２４２ｃ，２４２ｄとを有している。突出部２４２ｂ，２４２ｃの形状は四角形（正方形）である。突出部２４２ｄの形状は長方形である。トレンチ３９と重なる本体部２４２ａだけでなく３つの突出部２４２ｂ，２４２ｃ，２４２ｄを設けることで、第２容量電極２４２の表面積を確保している。なお、第２容量電極２４２は、図２０に示した第１容量電極２４１と重なるように形成されており、３つの突出部２４２ｂ，２４２ｃ，２４２ｄのうち２つの突出部２４２ｂ，２４２ｃが、第１容量電極２４１の同じく２つの突出部２４１ｂ，２４１ｃと平面視で重なっている。

画素ＰのＸ方向に沿った境界のうち、突出部２４２ｂと突出部２４２ｃとの間にコンタクト部２３１が島状に設けられている。画素ＰのＹ方向に沿った境界のうち、突出部２４２ｂ側の境界と平面視で重なる位置にコンタクト部２３５が島状に設けられている。また、本体部２４２ａにおいてＹ方向に張り出した部分に、コンタクト部２３２の第１のコンタクト部２３２ａ及び第２のコンタクト部２３２ｂが設けられている。また、コンタクト部２３２が配置された側の画素Ｐの隅にコンタクト部２３７が島状に設けられている。また、Ｙ方向に隣り合う２つの画素Ｐに対応して対称に配置された２つの第２容量電極２４２の突出部２４２ｄの間に、コンタクト部２３６が島状に設けられている。つまり、コンタクト部２３１は画素ＰのＸ方向に沿った一方の境界に配置され、コンタクト部２３６は画素ＰのＸ方向に沿った他方の境界に配置されている。

図２３は、第２実施形態の第３容量電極、中継層の配置を示す概略平面図である。
図２３に示すように、第３容量電極２４３の平面形状は、図２２に示した第２容量電極２４２の平面形状と同じである。すなわち、第３容量電極２４３は、略四角形の本体部２４３ａと、本体部２４３ａの四隅のうち３つの隅から突出する突出部２４３ｂ，２４３ｃ，２４３ｄとを有している。突出部２４３ｂ，２４３ｃの形状は四角形（正方形）である。突出部２４３ｄの形状は長方形である。本体部２４３ａだけでなく３つの突出部２４３ｂ，２４３ｃ，２４３ｄを設けることで、第３容量電極２４３の表面積を確保している。なお、第３容量電極２４３は、図２２に示した第２容量電極２４２と重なるように形成される。

第３容量電極２４３に対する、４つのコンタクト部２３１，２３５，２３６，２３７の相対的な配置は、上述した第２容量電極２４２に対する配置と同じである。すなわち、画素ＰのＸ方向に沿った境界のうち、突出部２４３ｂと突出部２４３ｃとの間にコンタクト部２３１が島状に設けられている。画素ＰのＹ方向に沿った境界のうち、突出部２４３ｂ側の境界と平面視で重なる位置にコンタクト部２３５が島状に設けられている。本体部２４３ａのＹ方向に張り出した部分からＸ方向に離間した位置にコンタクト部２３７が島状に設けられている。また、Ｙ方向に隣り合う２つの画素Ｐに対応して対称に配置された２つの第３容量電極２４３の突出部２４３ｄの間に、コンタクト部２３６が島状に設けられている。また、本体部２４３ａのＹ方向に張り出した部分に、後述する容量線２０５との電気的な接続を図るコンタクト部２６５が配置される。

図２４〜図２７は、第２実施形態の薄膜トランジスター（ＴＦＴ）と蓄積容量とに係る５つのコンタクト部の形成方法を示す概略断面図である。図２４〜図２７を参照して５つのコンタクト部２３１，２３２，２３５，２３６，２３７の形成方法について説明する。なお、コンタクト部２３２は、上述したように、第１のコンタクト部２３２ａと第２のコンタクト部２３２ｂとを含むことから、実質的には６つのコンタクト部の形成方法を具体的に説明する。

図２４に示すように、まず、例えば、ドライエッチング法により、第２層間絶縁層１１ｄを貫通して第１中継層２４７に至る３つの溝を含むトレンチ３９を形成する。第１層間絶縁層１１ｃと第２層間絶縁層１１ｄの境界に位置する第１中継層２４７は、ドライエッチング時のストッパー層として機能する。そして、３つの溝の内側を被覆するように、膜厚が例えば５０ｎｍ程度の導電性のポリシリコン膜を成膜してパターニングすることにより、第１容量電極２４１を形成する。続いて、第１容量電極２４１を被覆するように膜厚が例えば２０ｎｍ程度の第１容量絶縁層２４４を形成する。第１容量絶縁層２４４は前述したように、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜とを積層させた積層膜が用いられる。続いて、第１容量絶縁層２４４を覆うように第２容量電極２４２のうち導電性のポリシリコン膜からなる第３導電層２４２ｎを積層する。第３導電層２４２ｎの膜厚は例えば５０ｎｍである。

そして、ドライエッチング法を用いて、第３導電層２４２ｎ、第１容量絶縁層２４４、第２層間絶縁層１１ｄ、第１層間絶縁層１１ｃ、ゲート絶縁層１１ｂを貫通して、ドレイン領域３０ｄに至る第１貫通孔２３２ｈ₁と、第３導電層２４２ｎ、第１容量絶縁層２４４、第２層間絶縁層１１ｄを貫通して第２中継層２４７ｃに至る第２貫通孔２３２ｈ₂とを形成する。これら２つの貫通孔の直径は、例えばφ０．２μｍ以上である。

続いて、第１貫通孔２３２ｈ₁の底部に露出したポリシリコン膜からなるドレイン領域３０ｄと、第２貫通孔２３２ｈ₂の底部に露出した同じくポリシリコン膜からなる第２中継層２４７ｃの表面が自然に酸化して形成される自然酸化膜を希フッ酸により除去する希フッ酸処理を施す。希フッ酸処理を施す際に、第１容量絶縁層２４４は第３導電層２４２ｎで被覆されているため、第１容量絶縁層２４４が希フッ酸で浸食されるなどの不具合を防ぐことができる。

次に、図２５に示すように、第１貫通孔２３２ｈ₁及び第２貫通孔２３２ｈ₂の内側を被覆すると共に、第２層間絶縁層１１ｄ上における第２容量電極２４２の第３導電層２４２ｎを覆うように、第２容量電極２４２のうち導電性のポリシリコン膜からなる第４導電層２４２ｍと、第２容量絶縁層２４５と、第３容量電極２４３のうち導電性のポリシリコン膜からなる第５導電層２４３ｎとを順に積層する。第２容量電極２４２の第４導電層２４２ｍの膜厚は例えば５０ｎｍであり、第２容量絶縁層２４５の膜厚は例えば３０ｎｍであり、第３容量電極２４３の第５導電層２４３ｎの膜厚は例えば５０ｎｍである。したがって、第１貫通孔２３２ｈ₁の底部では、第２容量電極２４２の第４導電層２４２ｍとドレイン領域３０ｄとが接することになる。また、第２貫通孔２３２ｈ₂の底部では、第２容量電極２４２の第４導電層２４２ｍと第２中継層２４７ｃとが接することになる。

続いて、ドライエッチング法を用いて、第３容量電極２４３の第５導電層２４３ｎ、第２容量絶縁層２４５、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍ、第１容量絶縁層２４４、第２層間絶縁層１１ｄ、第１層間絶縁層１１ｃ、ゲート絶縁層１１ｂを貫通してソース領域３０ｓに至る第３貫通孔２３１ｈを形成する。また、第３容量電極２４３の第５導電層２４３ｎ、第２容量絶縁層２４５、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍ、第２層間絶縁層１１ｄ、第１層間絶縁層１１ｃを貫通して第２走査線４に至る第４貫通孔２３５ｈを形成する。また、第３容量電極２４３の第５導電層２４３ｎ、第２容量絶縁層２４５、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍ、第１容量絶縁層２４４、第２層間絶縁層１１ｄを貫通して第１中継層２４７に至る第５貫通孔２３６ｈを形成する。さらに、第３容量電極２４３の第５導電層２４３ｎ、第２容量絶縁層２４５、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍ、第１容量絶縁層２４４、第２層間絶縁層１１ｄを貫通して第２中継層２４７ｃに至る第６貫通孔２３７ｈを形成する。これら４つの貫通孔の直径は、例えばφ０．２μｍ以上である。そして、これら４つの貫通孔の底部に露出した、ソース領域３０ｓ、第２走査線４、第１中継層２４７、第２中継層２４７ｃの表面が自然に酸化して形成される自然酸化膜を希フッ酸により除去する希フッ酸処理を施す。希フッ酸処理を行う際に、第１容量絶縁層２４４は第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍによって被覆され、第２容量絶縁層２４５は第３容量電極２４３の第５導電層２４３ｎによって被覆されていることから、希フッ酸で第１容量絶縁層２４４及び第２容量絶縁層２４５が浸食されるなどの不具合を防ぐことができる。第２層間絶縁層１１ｄ上において、これらの貫通孔の周囲には、第１容量絶縁層２４４と、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍと、第２容量絶縁層２４５と、第３容量電極２４３の第５導電層２４３ｎとで構成される側壁が形成される。

次に、図２６に示すように、第３貫通孔２３１ｈ、第４貫通孔２３５ｈ、第５貫通孔２３６ｈ、第６貫通孔２３７ｈのそれぞれを埋めると共に、第５導電層２４３ｎを覆う第６導電層２４３ｍを形成する。第６導電層２４３ｍは、第５導電層２４３ｎと同様に導電性のポリシリコン膜からなり、膜厚は例えば２００ｎｍ以上である。

次に、図２７に示すように、第１容量絶縁層２４４、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍ、第２容量絶縁層２４５、第３容量電極２４３の第５導電層２４３ｎ及び第６導電層２４３ｍの積層膜を一括でドライエッチングしてパターニングし、蓄積容量２４０、５つのコンタクト部２３１，２３２，２３５，２３６，２３７を同時に形成する。一括でドライエッチングする際に用いるエッチングガスとしては、臭化水素（ＨＢｒ）と塩素（Ｃｌ）との混合ガスを挙げることができる。また、一括でドライエッチングした後に、蓄積容量２４０、５つのコンタクト部２３１，２３２，２３５，２３６，２３７が相互に電気的に短絡することを防ぐために、ドライ雰囲気下またはウェット雰囲気下で表面を酸化させる酸化処理を施す。例えば、ドライ雰囲気下として乾燥した大気中で９００℃以上に加温して１０分以上放置する酸化処理が挙げられる。これによって、第３容量電極２４３の第６導電層２４３ｍを用いて、ソース領域３０ｓ、第２走査線４（ゲート電極）、第１中継層２４７、第２中継層２４７ｃのそれぞれに対して電気的に接続されたプラグ状のコンタクト部２３１，２３５，２３６，２３７が形成される。また、第２中継層２４７ｃとドレイン領域３０ｄとに電気的に接続されたコンタクト部２３２が形成される。言い換えれば、コンタクト部２３１は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、ＴＦＴ３０の半導体層３０ａのソース領域３０ｓと接するように設けられている。また、コンタクト部２３２の第１のコンタクト部２３２ａは、第２容量電極２４２の第４導電層２４２ｍを用いて構成され、ＴＦＴ３０の半導体層３０ａのドレイン領域３０ｄと接するように設けられている。コンタクト部２３２の第２のコンタクト部２３２ｂは、第２容量電極２４２の第４導電層２４２ｍを用いて構成され、第２中継層２４７ｃと接するように設けられている。コンタクト部２３５は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、ＴＦＴ３０のゲート電極として機能する第２走査線４と接するように設けられている。コンタクト部２３６は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、第１中継層２４７と接するように設けられている。コンタクト部２３７は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、第２中継層２４７ｃと接するように設けられている。

前述したように、５つのコンタクト部２３１，２３２，２３５，２３６，２３７のうち、半導体層３０ａのドレイン領域３０ｄと第２容量電極２４２及び画素電極１５との電気的に接続するコンタクト部２３２が、本発明の他の電気光学装置における第４コンタクト部の一例である。また、第２中継層２４７ｃを介してコンタクト部２３２に電気的に接続されるコンタクト部２３７が、本発明の他の電気光学装置における第５コンタクト部の一例である。また、半導体層３０ａのソース領域３０ｓとデータ線７とを電気的に接続するコンタクト部２３１が、本発明の他の電気光学装置における第６コンタクト部の一例である。さらに、第２走査線４と第３走査線２０６とを電気的に接続するコンタクト部２３５が、本発明の他の電気光学装置における第７コンタクト部の一例である。

すなわち、コンタクト部２３２を除く、４つのコンタクト部２３１，２３５，２３６，２３７は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、第１容量絶縁層２４４と、第２容量電極２４２の第３導電層２４２ｎ及び第４導電層２４２ｍと、第２容量絶縁層２４５と、第３容量電極２４３の第５導電層２４３ｎとで構成される側壁上及び当該側壁の内側に設けられている。

続いて、各配線層における電気的な構成の配置について説明する。図２８は、第２実施形態の容量線、中継層の配置を示す概略平面図である。
図２８に示すように、本実施形態の容量線２０５は、画素ＰのＹ方向に沿った辺部と平面視で重なるようにしてＹ方向に延在している。容量線２０５は、画素ＰのＸ方向に沿った一方の辺部と重なる位置においてＸ方向の幅が拡張された拡張部２０５ａを有している。拡張部２０５ａの外形は略六角形であり、拡張部２０５ａの中央に外形が略四角形の開口２０５ｈが形成されている。開口２０５ｈの中央に中継層２０５ｂが配置されている。容量線２０５における開口２０５ｈが形成された拡張部２０５ａは、Ｙ方向に隣り合う２つの画素Ｐにおいて、Ｙ方向に対称に配置されている。また、Ｙ方向に隣り合う２つの画素Ｐの境界を挟んで対向するように２つの中継層２０５ｃが配置されている。また、Ｘ方向に隣り合って配列する容量線２０５の間において、画素Ｐの中央に中継層２０５ｄが配置されている。容量線２０５及び３つの中継層２０５ｂ，２０５ｃ，２０５ｄは、同一層に設けられている（図１９参照）。Ｙ方向に延びる容量線２０５からＸ方向に突出する突出部２０５ｅが設けられている。突出部２０５ｅの端部に下層のコンタクト部２３６との電気的な接続を図るためのコンタクト部２６４が配置されている。このような突出部２０５ｅは、画素ＰのＸ方向に沿った境界の一方と平面視で重なっている。また、Ｙ方向に延びる容量線２０５には、下層の蓄積容量２４０における第３容量電極２４３との電気的な接続を図るコンタクト部２６５が配置されている。

中継層２０５ｂには、中継層２０５ｂと中継層２０６ａとを電気的に接続するコンタクト部７１が配置される。中継層２０５ｃには、中継層２０５ｃと中継層２０６ｂとを電気的に接続するコンタクト部７２が配置される。中継層２０５ｄには、中継層２０５ｄと第３走査線２０６とを電気的に接続するコンタクト部７３が配置される。

図２９は、第２実施形態の第３走査線、中継層の配置を示す概略平面図である。
図２９に示すように、第３走査線２０６は、下層において画素Ｐの中央に配置された中継層２０５ｄと平面視で重なる位置に、Ｘ方向に延在して配置されている。このような第３走査線２０６は、Ｙ方向に画素Ｐの画素ピッチと同じ配置ピッチで並列して複数設けられている。Ｙ方向に隣り合う第３走査線２０６の間で、下層の中継層２０５ｂと平面視で重なる位置に中継層２０６ａが配置されている。また、第３走査線２０６からＹ方向に離間した位置で、下層の中継層２０５ｃと平面視で重なる位置に平面視で略四角形の中継層２０６ｂが配置されている。このような第３走査線２０６、中継層２０６ａ，２０６ｂは、Ｙ方向に隣り合う２つの画素Ｐに対して、Ｙ方向に対称に配置されている。第３走査線２０６、中継層２０６ａ，２０６ｂは、同一層に設けられている（図１９参照）。中継層２０６ａには、中継層２０６ａとデータ線７とを電気的に接続するコンタクト部７４が配置される。中継層２０６ｂには、中継層２０６ｂと中継層７ｂとを電気的に接続するコンタクト部７５が配置される。

本実施形態の基材１０ｓ上において、第３走査線２０６を含む配線層よりも上層に位置する、データ線７及び中継層７ｂを含む第７配線層の構成は、上記第１実施形態で説明した内容（図１６参照）と同じである。また、共通電位線８及び中継層８ａを含む第８配線層の構成は、上記第１実施形態で説明した内容（図１７参照）と同じである。また、画素電極１５を含む第９配線層の構成は、上記第１実施形態で説明した内容（図１８参照）と同じである。したがって、詳細な説明は省略するが、図１９に示すように、データ線７は、コンタクト部７４、中継層２０６ａ、コンタクト部７１、中継層２０５ｂ、コンタクト部２６１、コンタクト部２３１を介して半導体層３０ａのソース領域３０ｓに電気的に接続される。第３走査線２０６は、コンタクト部７３、中継層２０５ｄ、コンタクト部２６３、コンタクト部２３５を介して第２走査線４と電気的に接続される。画素電極１５は、コンタクト部７７、中継層８ａ、コンタクト部７６、中継層７ｂ、コンタクト部７５、中継層２０６ｂ、コンタクト部７２、中継層２０５ｃ、コンタクト部２６２、コンタクト部２３７、第２中継層２４７ｃ、コンタクト部２３２を介して半導体層３０ａのドレイン領域３０ｄに電気的に接続される。

本実施形態において、第３層間絶縁層１２ａを貫通するコンタクト部２６１，２６２，２６３，２６４，２６５、第４層間絶縁層１２ｂを貫通するコンタクト部７１，７２，７３、第５層間絶縁層１３ａを貫通するコンタクト部７４，７５、第６層間絶縁層１３ｂを貫通するコンタクト部７６、第７層間絶縁層１４を貫通するコンタクト部７７は、上記第１実施形態と同様に、いずれも、貫通孔をタングステンによって埋めたタングステンプラグである。

一方で、ＴＦＴ３０の半導体層３０ａのソース領域３０ｓ、ゲート電極３０ｇとして機能する第２走査線４、第１中継層２４７、第２中継層２４７ｃに対して電気的な接続を図る、コンタクト部２３１，２３５，２３６，２３７は、第２層間絶縁層１１ｄを貫通する貫通孔をポリシリコンで埋めることでプラグ状としている。例えばＣＶＤ法などによりポリシリコンを成膜すると、タングステンに比べて貫通孔を容易に埋めることができることから、第２層間絶縁層１１ｄの膜厚を１μｍ以上とすることが可能である。すなわち、他の層間絶縁層よりも第２層間絶縁層１１ｄの膜厚を厚くできることから、第２層間絶縁層１１ｄにトレンチ３９を形成し、トレンチ３９に沿って蓄積容量２４０を形成すれば、単位面積当たりの電気容量が大きな蓄積容量２４０を実現できる。

上記第２実施形態の液晶装置２００によれば、以下の効果が得られる。
（１）液晶装置２００の液晶パネルを構成する素子基板２１０において、ＴＦＴ３０のドレイン（半導体層３０ａのドレイン領域３０ｄ）に対してコンタクト部２３２を介して画素電極１５との電気的な接続を図るための第５コンタクト部としてのコンタクト部２３７、ＴＦＴ３０のソース（半導体層３０ａのソース領域３０ｓ）とデータ線７とを電気的に接続する第６コンタクト部としてのコンタクト部２３１、ＴＦＴ３０のゲート電極として機能する第２走査線４と第３走査線２０６とを電気的に接続する第７コンタクト部としてのコンタクト部２３５、第１容量電極２４１と容量線２０５とを電気的に接続するコンタクト部２３６は、いずれも、第２層間絶縁層１１ｄを貫通する貫通孔を第３容量電極２４３の第６導電層２４３ｍで埋めてプラグ状に形成されている。また、蓄積容量２４０と、５つのコンタクト部２３１，２３２，２３５，２３６，２３７とは、第１容量絶縁層２４４と、第２容量電極２４２を成す第３導電層２４２ｎ及び第４導電層２４２ｍと、第２容量絶縁層２４５と、第３容量電極２４３を成す第５導電層２４３ｎとが積層された積層膜を一括でドライエッチングしてパターニングされている。したがって、５つのコンタクト部２３１，２３２，２３５，２３６，２３７を蓄積容量２４０に係らない導電層で構成する場合に比べて、素子基板２１０における配線構造及び製造プロセスを簡素化できる。すなわち、配線構造が簡素化された素子基板２１０を有する電気光学装置としての反射型の液晶装置２００を提供することができる。

（２）コンタクト部２３２を除く、４つのコンタクト部２３１，２３５，２３６，２３７は、第３容量電極２４３の第６導電層２４３ｍを用いて構成され、第１容量絶縁層２４４と、第２容量電極２４２と、第２容量絶縁層２４５と、第３容量電極２４３の第５導電層２４３ｎとで構成される側壁上及び当該側壁の内側に設けられている。したがって、４つのコンタクト部２３１，２３５，２３６，２３７は、第１容量絶縁層２４４と、第２容量電極２４２と、第２容量絶縁層２４５と、第３容量電極２４３の第５導電層２４３ｎとを貫通して、接続先の半導体層３０ａ、ゲート電極３０ｇ、第１中継層２４７、第２中継層２４７ｃに至る貫通孔を形成し、当該貫通孔を第３容量電極２４３の第６導電層２４３ｍで埋めて形成することが可能となる。言い換えれば、４つのコンタクト部２３１，２３５，２３６，２３７において、接続先のソース領域３０ｓ、ドレイン領域３０ｄ、ゲート電極３０ｇ、第１中継層２４７、第２中継層２４７ｃと接する導電層は１種に限定されることから、複数種の導電層を用いて４つのコンタクト部２３１，２３５，２３６，２３７のそれぞれを構成する場合に比べて、安定した電気接続構造を実現できる。

（３）４つのコンタクト部２３１，２３５，２３６，２３７は、第３容量電極２４３のポリシリコンからなる第６導電層２４３ｍを用いてプラグ状に形成されている。これによれば、接続先に至る貫通孔に対して優れた被覆性と充填性とを確保することができる。したがって、ポリシリコン以外の導電層を用いる場合に比べて、安定した電気接続構造を実現できる。

（４）蓄積容量２４０は、複数の層間絶縁層のうち、膜厚が最も厚い第２層間絶縁層１１ｄに形成された凹部としてのトレンチ３９に沿って設けられている。トレンチ３９は３つの溝３９ａ，３９ｂ，３９ｃを含んで構成されていることから、平坦な部分に蓄積容量２４０を設ける場合に比べて、単位面積当たりの電気容量を増やすことができる。また、上記第１実施形態の蓄積容量４０に対して、第２実施形態の蓄積容量２４０は電気的に並列接続された２つの容量素子を含んで構成されている。したがって、画素Ｐのサイズが小さくなったとしても、蓄積容量２４０において所望の電気容量を容易に確保可能な配線構造を有する素子基板２１０を備えた電気光学装置としての反射型の液晶装置２００を提供することができる。

（第３実施形態）
＜電子機器＞
次に、本実施形態の電子機器について、投射型表示装置を例に挙げ、図３０を参照して説明する。図３０は、第３実施形態の電子機器としての投射型表示装置の一例である３板式の反射型液晶プロジェクターの構成を示す概略図である。

図３０に示すように、本実施形態の投射型表示装置である液晶プロジェクター１０００は、システム光軸Ｌ０に沿って配置された偏光照明装置１１００と、色分離手段としての３つのダイクロイックミラー１１１１，１１１２，１１１５と、２つの反射ミラー１１１３，１１１４と、３つの光変調手段としての反射型の液晶ライトバルブ１２５０，１２６０，１２７０と、３つの光変調手段のそれぞれによって変調された光を合成して表示光となす光合成手段としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

偏光照明装置１１００から射出された偏光光束は、互いに直交して配置されたダイクロイックミラー１１１１及びダイクロイックミラー１１１２に入射する。色分離手段としてのダイクロイックミラー１１１１は、入射した偏光光束のうち赤色光（Ｒ）を反射する。もう一方の色分離手段としてのダイクロイックミラー１１１２は、入射した偏光光束のうち緑色光（Ｇ）と青色光（Ｂ）とを反射する。

反射した赤色光（Ｒ）は反射ミラー１１１３により再び反射され、第１光変調手段としての液晶ライトバルブ１２５０に入射する。一方、反射した緑色光（Ｇ）と青色光（Ｂ）とは反射ミラー１１１４により再び反射して色分離手段としてのダイクロイックミラー１１１５に入射する。ダイクロイックミラー１１１５は緑色光（Ｇ）を反射し、青色光（Ｂ）を透過する。反射した緑色光（Ｇ）は第２光変調手段としての液晶ライトバルブ１２６０に入射する。透過した青色光（Ｂ）は第３光変調手段としての液晶ライトバルブ１２７０に入射する。

液晶ライトバルブ１２５０は、反射型の液晶パネル１２５１と、反射型偏光素子であるワイヤーグリッド型の偏光素子１２５３とを備えている。
液晶ライトバルブ１２５０は、偏光素子１２５３によって反射した赤色光（Ｒ）がクロスダイクロイックプリズム１２０６の入射面に垂直に入射するように配置されている。また、偏光素子１２５３の偏光度を補う補助偏光素子１２５４が液晶ライトバルブ１２５０における赤色光（Ｒ）の入射側に配置され、もう１つの補助偏光素子１２５５が赤色光（Ｒ）の射出側においてクロスダイクロイックプリズム１２０６の入射面に沿って配置されている。なお、反射型偏光素子として偏光ビームスプリッターを用いた場合には、一対の補助偏光素子１２５４，１２５５を省略することも可能である。
このような反射型の液晶ライトバルブ１２５０の構成と各構成の配置は、他の反射型の液晶ライトバルブ１２６０，１２７０においても同じである。

液晶ライトバルブ１２５０，１２６０，１２７０に入射した各色光は、画像情報に基づいて変調され、再びワイヤーグリッド型の偏光素子１２５３，１２６３，１２７３を経由してクロスダイクロイックプリズム１２０６に入射する。クロスダイクロイックプリズム１２０６では、各色光が合成され、合成された表示光は投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

本実施形態では、液晶ライトバルブ１２５０，１２６０，１２７０として上記第１実施形態の液晶装置１００が適用されている。液晶ライトバルブ１２５０としての液晶装置１００の光の入射側には、ワイヤーグリッド型の偏光素子１２５３が光軸に対して４５度の角度で傾斜した状態で配置されている。他のワイヤーグリッド型の偏光素子１２６３，１２７３も同様である。

クロスダイクロイックプリズム１２０６に対して、液晶ライトバルブ１２６０にて変調された緑色光（Ｇ）は直進し、液晶ライトバルブ１２５０にて変調された赤色光（Ｒ）と、液晶ライトバルブ１２７０にて変調された青色光（Ｂ）とは誘電体多層膜によって画像の左右が反転して反射される。

このような液晶プロジェクター１０００によれば、色光ごとに設けられた反射型の液晶ライトバルブ１２５０，１２６０，１２７０は、上記液晶装置１００が適用されており、画素Ｐにおける配線構造が簡素化され、所望の電気容量が確保された蓄積容量４０を有する素子基板１０を備えていることから、優れたコストパフォーマンスと、見栄えのよい表示状態とが得られる反射型の液晶プロジェクター１０００を提供することができる。なお、上記第２実施形態の液晶装置２００を用いて、反射型の液晶ライトバルブ１２５０，１２６０，１２７０を構成しても同様な効果が得られる。

本実施形態では、偏光照明装置１１００から射出された白色光（偏光光束）をダイクロックミラーにより各色光に分光して、液晶ライトバルブ１２５０，１２６０，１２７０に入射させる構成としたが、これに限定されない。３つの色光を射出可能な照明装置として、例えば、各色の発光が得られるレーザー光源やＬＥＤなどの固体光源を用いてもよい。これにより、色分離手段を不要とすることができる。

なお、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。

（変形例１）上記各実施形態において、蓄積容量が形成されるトレンチ３９は、３つの溝３９ａ，３９ｂ，３９ｃからなることに限定されない。図３１は、変形例のトレンチを示す概略斜視図である。図３１に示すように、変形例のトレンチ３９ｈは、外形が四角形の額縁状の連続した溝からなる。なお、変形例のトレンチ３９ｈの外形は、四角形に限定されず、四角形以外の多角形や、円形、楕円形、あるいは不定形であってもよい。

（変形例２）上記各実施形態のトランジスターとしてのＴＦＴ３０や蓄積容量及びこれに係る中継層を適用可能な電気光学装置は、反射型の液晶装置に限定されない。例えば、画素Ｐに発光素子が配置されたトップエミッション型の発光装置にも適用可能である。

（変形例３）上記各実施形態の反射型の液晶装置を適用可能な電子機器は、投射型表示装置である液晶プロジェクター１０００に限定されない。例えば、上記液晶装置１００の対向基板２０において、少なくとも赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として液晶装置１００を好適に用いることができる。液晶装置２００についても同様に好適に用いることができる。

以下に、実施形態から導き出される内容を記載する。

本願の電気光学装置は、トランジスターと、トランジスターに対応して設けられた画素電極と、第１容量電極と、容量絶縁層と、第２容量電極とが順に積層されてなる蓄積容量と、トランジスターの半導体層と画素電極とを電気的に接続する第１コンタクト部と、を備え、第２容量電極は、第１導電層と、第１導電層に積層された第２導電層とを有し、第１コンタクト部は、第２導電層で構成され、半導体層と接するように設けられていることを特徴とする。

本願の構成によれば、蓄積容量の第２容量電極を構成するところの第２導電層と同一層に、トランジスターの半導体層と画素電極との電気的に接続する第１コンタクト部が、半導体層と接するように設けられている。したがって、第１コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、配線構造を簡素化できる。すなわち、配線構造が簡素化された画素電極とトランジスターとを有する電気光学装置を提供することができる。

上記の電気光学装置において、トランジスターの半導体層とデータ線とを電気的に接続する第２コンタクト部を備え、第２コンタクト部は、第２導電層で構成され、半導体層と接するように設けられていることが好ましい。
このような構成によれば、第２コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、画素電極とトランジスターとが設けられる配線構造を簡素化できる。

上記の電気光学装置において、トランジスターのゲート電極と走査線とを電気的に接続する第３コンタクト部を備え、第３コンタクト部は、第２導電層で構成され、ゲート電極と接するように設けられていることが好ましい。
このような構成によれば、第３コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、画素電極とトランジスターとが設けられる配線構造を簡素化できる。

上記の電気光学装置において、第１コンタクト部、第２コンタクト部又は第３コンタクト部は、容量絶縁層と、第２容量電極の第１導電層とで構成される側壁上及び当該側壁の内側に設けられていることが好ましい。
このような構成によれば、第１コンタクト部、第２コンタクト部又は第３コンタクト部を形成する際に、容量絶縁層と、第２容量電極の第１導電層とを貫通して、接続先の半導体層やゲート電極に至る複数の貫通孔を形成し、当該複数の貫通孔を第２導電層で埋めて形成することが可能となる。言い換えれば、第１コンタクト部、第２コンタクト部又は第３コンタクト部において、接続先の半導体層やゲート電極と接する導電層は１種に限定されることから、複数種の導電層を用いて第１コンタクト部、第２コンタクト部又は第３コンタクト部を構成する場合に比べて、安定した電気接続構造を実現できる。

上記の電気光学装置において、第１コンタクト部、第２コンタクト部又は第３コンタクト部はポリシリコンを含むことが好ましい。
この構成によれば、導電層を形成してパターニングすることで第１コンタクト部、第２コンタクト部又は第３コンタクト部を形成する場合、ポリシリコンの導電層を用いれば、接続先に至る貫通孔に対して優れた被覆性と充填性とを確保することができる。したがって、ポリシリコン以外の導電層を用いる場合に比べて、安定した電気接続構造を実現できる。

上記の電気光学装置において、トランジスターと画素電極との間に設けられた複数の層間絶縁層を備え、蓄積容量は、複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられていることが好ましい。
この構成によれば、層間絶縁層の平坦な部分に蓄積容量を設ける場合に比べて、単位面積当たりの電気容量を増やすことができる。

本願の構成によれば、蓄積容量の第２容量電極と同一層に、トランジスターの半導体層と第２容量電極とを電気的に接続する第４コンタクト部が、半導体層と接するように設けられている。また、蓄積容量の第３容量電極を構成するところの第６導電層と同一層に、第４コンタクト部と画素電極とを電気的に接続する第５コンタクト部が設けられている。つまり、半導体層には第４コンタクト部と第５コンタクト部とを介して蓄積容量の第２容量電極と画素電極とが電気的に接続される。したがって、第４コンタクト部及び第５コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、配線構造を簡素化できる。すなわち、配線構造が簡素化された画素電極とトランジスターとを有する他の電気光学装置を提供することができる。

上記の他の電気光学装置において、トランジスターの半導体層とデータ線とを電気的に接続する第６コンタクト部を備え、第６コンタクト部は、第６導電層で構成され、半導体層と接するように設けられていることが好ましい。
このような構成によれば、第６コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、画素電極とトランジスターとが設けられる配線構造を簡素化できる。

上記の他の電気光学装置において、トランジスターのゲート電極と走査線とを電気的に接続にする第７コンタクト部を備え、第７コンタクト部は、第６導電層で構成され、ゲート電極と接するように設けられていることが好ましい。
このような構成によれば、第７コンタクト部を、蓄積容量に係らない導電層を用いて構成する場合に比べて、画素電極とトランジスターとが設けられる配線構造を簡素化できる。

上記の他の電気光学装置において、第５コンタクト部、第６コンタクト部又は第７コンタクト部は、第１容量絶縁層と、第２容量電極の第３導電層及び第４導電層と、第２容量絶縁層と、第３容量電極の第５導電層とで構成される側壁上及び当該側壁の内側に設けられていることが好ましい。
このような構成によれば、第５コンタクト部、第６コンタクト部又は第７コンタクト部を形成する際に、第１容量絶縁層と、第２容量電極の第３導電層及び第４導電層と、第２容量絶縁層と、第３容量電極の第５導電層とを貫通して、接続先の半導体層やゲート電極に至る複数の貫通孔を形成し、当該複数の貫通孔を第６導電層で埋めて形成することが可能となる。言い換えれば、第５コンタクト部、第６コンタクト部又は第７コンタクト部において、接続先の半導体層やゲート電極と接する導電層は１種に限定されることから、複数種の導電層を用いて第５コンタクト部、第６コンタクト部又は第７コンタクト部を構成する場合に比べて、安定した電気接続構造を実現できる。

上記の他の電気光学装置において、第５コンタクト部、第６コンタクト部又は第７コンタクト部はポリシリコンを含むことが好ましい。
この構成によれば、導電層を形成してパターニングすることで第５コンタクト部、第６コンタクト部又は第７コンタクト部を形成する場合、ポリシリコンの導電層を用いれば、接続先に至る貫通孔に対して優れた被覆性と充填性とを確保することができる。したがって、ポリシリコン以外の導電層を用いる場合に比べて、安定した電気接続構造を実現できる。

上記の他の電気光学装置において、トランジスターと画素電極との間の層に設けられた複数の層間絶縁層を備え、蓄積容量は、複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられていることが好ましい。
この構成によれば、層間絶縁層の平坦な部分に蓄積容量を設ける場合に比べて、単位面積当たりの電気容量を増やすことができる。

本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
本願の構成によれば、画素電極とトランジスターとを有し、配線構造が簡素化された電気光学装置を備えていることから、優れた生産性あるいはコストパフォーマンスを有する電子機器を提供することができる。

３…走査線、４…第２走査線、１０…素子基板、１０ｓ…素子基板の基材、１１ｄ…凹部が設けられる層間絶縁層としての第２層間絶縁層、１５…画素電極、３０…トランジスターとしての薄膜トランジスター（ＴＦＴ）、３０ａ…半導体層、３０ｇ…ゲート電極、３１…第２コンタクト部としてのコンタクト部、３２…第１コンタクト部としてのコンタクト部、３５…第３コンタクト部としてのコンタクト部、３９…凹部としてのトレンチ、４０…蓄積容量、４１…第１容量電極、４２…第２容量電極、４２ｎ…第２容量電極の第１導電層、４２ｍ…第２容量電極の第２導電層、４４…容量絶縁層、１００…液晶装置、２００…液晶装置、２１０…素子基板、２３１…第６コンタクト部としてのコンタクト部、２３２…第４コンタクト部としてのコンタクト部、２３５…第７コンタクト部としてのコンタクト部、２３７…第４コンタクト部と電気的に接続される第５コンタクト部としてのコンタクト部、２４０…蓄積容量、２４１…第１容量電極、２４２…第２容量電極、２４２ｎ…第２容量電極を成す第３導電層、２４２ｍ…第２容量電極を成す第４導電層、２４３…第３容量電極、２４３ｎ…第３容量電極を成す第５導電層、２４３ｍ…第３容量電極を成す第６導電層、２４４…第１容量絶縁層、２４５…第２容量絶縁層、１０００…電子機器としての反射型の液晶プロジェクター。

Claims

トランジスターと、
前記トランジスターに対応して設けられた画素電極と、
第１容量電極と、容量絶縁層と、第２容量電極とが順に積層されてなる蓄積容量と、
前記トランジスターの半導体層と前記画素電極とを電気的に接続する第１コンタクト部と、
データ線と、
前記トランジスターの前記半導体層と前記データ線とを電気的に接続する第２コンタクト部と、を備え、
前記第２容量電極は、第１導電層と、前記第１導電層に積層された第２導電層とを有し、
前記第１コンタクト部及び前記第２コンタクト部は、それぞれ前記第２導電層で構成され、前記半導体層と接するように設けられていることを特徴とする電気光学装置。
前記トランジスターのゲート電極と走査線とを電気的に接続する第３コンタクト部を備え、
前記第３コンタクト部は、前記第２導電層で構成され、前記ゲート電極と接するように設けられている、請求項１に記載の電気光学装置。
前記第１コンタクト部、前記第２コンタクト部又は前記第３コンタクト部は、前記容量絶縁層と、前記第２容量電極の前記第１導電層とで構成される側壁上及び当該側壁の内側に設けられている、請求項２に記載の電気光学装置。
前記第１コンタクト部、前記第２コンタクト部又は前記第３コンタクト部はポリシリコンを含む、請求項３に記載の電気光学装置。
前記トランジスターと前記画素電極との間に設けられた複数の層間絶縁層を備え、
前記蓄積容量は、前記複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられている、請求項１乃至４のいずれか一項に記載の電気光学装置。
トランジスターと、
前記トランジスターに対応して設けられた画素電極と、
第１容量電極と、第１容量絶縁層と、第２容量電極と、第２容量絶縁層と、第３容量電極とが順に積層されてなる蓄積容量と、
前記トランジスターの半導体層と前記第２容量電極とを電気的に接続する第４コンタクト部と、
前記第４コンタクト部と前記画素電極とを電気的に接続する第５コンタクト部と、を備え、
前記第２容量電極は、第３導電層と、前記第３導電層に積層された第４導電層とを有し、
前記第３容量電極は、第５導電層と、前記第５導電層に積層された第６導電層とを有し、
前記第４コンタクト部は、前記第４導電層で構成され、前記半導体層と接するように設けられ、
前記第５コンタクト部は、前記第６導電層で構成され、前記第２容量電極と電気的に接続するように設けられていることを特徴とする電気光学装置。
前記トランジスターの前記半導体層とデータ線とを電気的に接続する第６コンタクト部を備え、
前記第６コンタクト部は、前記第６導電層で構成され、前記半導体層と接するように設けられている、請求項６に記載の電気光学装置。
前記トランジスターのゲート電極と走査線とを電気的に接続にする第７コンタクト部を備え、
前記第７コンタクト部は、前記第６導電層で構成され、前記ゲート電極と接するように設けられている、請求項７に記載の電気光学装置。
前記第５コンタクト部、前記第６コンタクト部又は前記第７コンタクト部は、前記第１容量絶縁層と、前記第２容量電極の前記第３導電層及び前記第４導電層と、前記第２容量絶縁層と、前記第３容量電極の前記第５導電層とで構成される側壁上及び当該側壁の内側に設けられている、請求項８に記載の電気光学装置。
前記第５コンタクト部、前記第６コンタクト部又は前記第７コンタクト部はポリシリコンを含む、請求項９に記載の電気光学装置。
前記トランジスターと前記画素電極との間の層に設けられた複数の層間絶縁層を備え、
前記蓄積容量は、前記複数の層間絶縁層のうちの１つの層間絶縁層に設けられた凹部に沿って設けられている、請求項６乃至１０のいずれか一項に記載の電気光学装置。
請求項１乃至１１のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。