JP2020119999A - 電気光学装置、電子機器 - Google Patents

Abstract

【課題】画素に入射した光によるトランジスターの光リーク電流の発生を確実に低減可能な電気光学装置を提供すること。【解決手段】電気光学装置は、チャネル領域３０ｃと、ソースドレイン領域としてのソース領域３０ｓ及びドレイン領域３０ｄとを含む半導体層３０ａを有するトランジスターと、ソース領域３０ｓに電気的に接続された遮光性を有するソース電極３１と、ドレイン領域３０ｄに電気的に接続された遮光性を有するドレイン電極３２とを備え、ソース領域３０ｓは、チャネル領域３０ｃ側の第１領域３０ｓ1と、チャネル領域３０ｃ側とは反対側に第１領域３０ｓ1の線幅Ｌ１よりも線幅Ｌ２が狭い第２領域３０ｓ2とを有し、ソース電極３１は、ソース領域３０ｓの第２領域３０ｓ2を覆うように設けられている。ドレイン電極３２もまた、ソース電極３１と同様であって、ドレイン領域３０ｄの線幅Ｌ２の第２領域３０ｄ2を覆うように設けられている。【選択図】図７

Description

本発明は、電気光学装置、及び電気光学装置を備えた電子機器に関する。

電気光学装置として、例えば、投射型表示装置であるプロジェクターの光変調手段として用いられるアクティブ駆動型の液晶装置が知られている。アクティブ駆動型の液晶装置は、画素ごとに、画素電極と、画素電極をスイッチング制御するトランジスターとを有している。

光変調手段として用いられる液晶装置は、光源から強い光が入射するため、直視型の液晶装置に比べて、画素に入射した光によってトランジスターに光リーク電流が流れて動作が不安定となるおそれがあるため、トランジスターに対して入射する光を遮光する遮光構造が採用されている。

このような遮光構造として、例えば、特許文献１には、基板上において、トランジスターの少なくともチャネル領域の周辺に１つ以上の第１の穴を設け、該第１の穴内に蓄積容量を延設して埋め込んだ遮光性を有する穴内蓄積容量部が設けられたアクティブマトリクス基板が開示されている。特許文献１によれば、トランジスターのチャネル領域に入射する光を穴内蓄積容量部で遮光できるとしている。

また、例えば、特許文献２には、チャネル領域と、データ線側ソースドレイン領域と、画素電極側ソースドレイン領域と、チャネル領域とデータ線側ソースドレイン領域の間に形成された第１の接合領域と、チャネル領域と画素電極側ソースドレイン領域との間に形成された第２の接合領域とを有する半導体層を含むトランジスターと、半導体層よりも上層側に配置され、基板上で平面的に見て第１及び第２の接合領域の少なくとも一方に沿った長手状の溝が掘られた絶縁膜と、絶縁膜上に設けられ、基板上で平面的に見て半導体層に少なくとも部分的に重なると共に、上記溝内の少なくとも一部に形成された溝内部分を有する導電性遮光膜を含んでなる蓄積容量とを備えた電気光学装置用基板が開示されている。特許文献２によれば、トランジスターの上層側から入射する光を蓄積容量で遮光できるだけでなく、半導体層における第１及び第２の接合領域の少なくとも一方に対して斜めに入射する光を蓄積容量の溝内部分によって遮光できるとしている。

また、例えば、特許文献３には、薄膜トランジスターの半導体層の少なくとも一方の端部を遮光する遮光膜を備えた電気光学装置が開示されている。該遮光膜は、半導体層の第１ソースドレイン領域及び第２ソースドレイン領域のうち少なくとも一方の端部とその側面とに接する電極である例が示されている。特許文献３によれば、半導体層の端部から入射する光によって生ずる薄膜トランジスターの光リーク電流の発生を防ぐことができるとしている。

特開２００２−９８９９１号公報 特開２００８−４０３９９号公報 特開２０１８−１０１０６７号公報

光変調手段として用いられる液晶装置では、光源から画素に入射する光の強度が強いほど、直接または間接的にトランジスターの半導体層に向って入射する光の強度も増してくる。それゆえに、トランジスターの光リーク電流の発生を防止あるいは低減する観点から、上記特許文献１や特許文献２に示された遮光構造に加えて、上記特許文献３に示された半導体層の端部に入射する光を遮光する遮光構造を採用することが好ましいと考えられる。しかしながら、上記特許文献３に示された薄膜トランジスターの構成によれば、半導体層の端部と配線との電気的な接続を図るため、半導体層におけるチャネル領域の線幅に対して半導体層の端部の線幅を大きくしている。したがって、半導体層の端部に対して様々な方向から光が入射し易い半導体層の構成になっていることから、上記特許文献３の遮光構造を採用したとしても、十分な遮光効果が得られないおそれがあるという課題があった。

本願の電気光学装置は、チャネル領域と、ソースドレイン領域とを含む半導体層を有するトランジスターと、ソースドレイン領域に電気的に接続された遮光性を有するソースドレイン電極と、を備え、ソースドレイン領域は、チャネル領域側の第１領域と、チャネル領域側とは反対側に第１領域よりも線幅が狭い第２領域とを有し、ソースドレイン電極は、ソースドレイン領域の第２領域を覆うように設けられていることを特徴とする。

上記に記載の電気光学装置において、第２領域は、第１領域から第２領域の端部に行くほど連続的に線幅が狭くなっており、ソースドレイン電極は、第２領域の上面及び側面と接していることが好ましい。

上記に記載の電気光学装置において、基板と、基板と半導体層との間に層間絶縁層とを有し、層間絶縁層には、平面視でソースドレイン領域の第２領域に沿って溝が設けられ、ソースドレイン電極の一部は溝の内側に設けられていることが好ましい。

上記に記載の電気光学装置において、溝は、層間絶縁層を貫通し、基板の層間絶縁層側に設けられていることが好ましい。

上記に記載の電気光学装置において、半導体層は、チャネル領域とソースドレイン領域との間に設けられた低濃度不純物領域を有し、ソースドレイン電極は、低濃度不純物領域から離間して設けられていることが好ましい。

上記に記載の電気光学装置において、半導体層は、ポリシリコンからなり、ソースドレイン電極は、ソースドレイン領域の第２領域と接するバリア層と、バリア層に接する導電層とを含み、バリア層は、導電層よりもシリコンと反応し難い導電部材を含むことが好ましい。

上記に記載の電気光学装置において、バリア層はチタンを含む第１層と窒化チタンを含む第２層とを有し、導電層はタングステンを含み、バリア層の第１層がソースドレイン領域の第２領域と接し、バリア層の第１層と導電層との間にバリア層の第２層が設けられていることが好ましい。

本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。

第１実施形態の電気光学装置としての液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線に沿った液晶装置の構造を示す概略断面図。 液晶装置の電気的な構成を示す等価回路図。 液晶パネルの画素の構造を示す概略断面図。 画素の主要な構成と開口領域及び非開口領域との関係を示す概略平面図。 素子基板における薄膜トランジスター及び信号配線の配置を示す概略平面図。 半導体層及びソースドレイン電極の配置を示す拡大平面図。 図６のＡ−Ａ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図。 図６のＢ−Ｂ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 ソースドレイン電極の形成方法を示す概略断面図。 変形例の半導体層とソースドレイン電極との配置を示す概略平面図。 変形例のソース電極及びドレイン電極の構造を示す概略断面図。 変形例のソース電極及びドレイン電極の形成方法を示す概略断面図。 変形例のソース電極及びドレイン電極の形成方法を示す概略断面図。 変形例のソース電極及びドレイン電極の形成方法を示す概略断面図。 第２実施形態の液晶装置の素子基板における薄膜トランジスター及び信号配線の配置を示す概略平面図。 図２１のＣ−Ｃ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図。 第３実施形態の電子機器としての投射型表示装置の構成を示す概略図。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、説明する部分が認識可能な程度の大きさとなるように、適宜拡大または縮小して表示している。

１．第１実施形態
１−１．電気光学装置の基本的な構成
本実施形態の電気光学装置として、アクティブ駆動型の液晶装置を例に挙げ、その基本的な構成について図１及び図２を参照して説明する。本実施形態の電気光学装置としてのアクティブ駆動型の液晶装置は、後述する投射型表示装置の光変調手段として用いられるマイクロディスプレイである。

図１は第１実施形態の電気光学装置としての液晶装置の構成を示す概略平面図、図２は図１のＨ−Ｈ’線に沿った液晶装置の構造を示す概略断面図である。

図１及び図２に示すように、本実施形態の電気光学装置としての液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを備えた液晶パネル１１０を有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、それぞれ透明な例えば石英基板やガラス基板が用いられている。素子基板１０の基材１０ｓは、本発明における基板の一例である。

素子基板１０は対向基板２０よりも大きく、両基板は、対向基板２０の外縁に沿って配置されたシール部４０を介して間隔を置いて貼り合わされている。額縁状に配置されたシール部４０の内側に液晶が注入され液晶層５０が構成されている。なお、上記間隔に液晶を注入する方法は、例えば、額縁状に配置されたシール部４０の内側に液晶を滴下して、減圧下で素子基板１０と対向基板２０とを貼り合わせるＯＤＦ（One Drop Fill）法が挙げられる。
シール部４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤を用いることができる。本実施形態では、紫外線硬化型のエポキシ樹脂が採用されている。シール部４０には、一対の基板の上記間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

シール部４０の内側には、マトリックス状に配列した複数の画素Ｐを含む表示領域Ｅ１が設けられている。また、シール部４０と表示領域Ｅ１との間に表示領域Ｅ１を取り囲んで遮光性の見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは金属酸化物などからなる。なお、表示領域Ｅ１は表示に寄与する有効な画素Ｐ以外に、複数のダミー画素を含んでいてもよい。

対向基板２０からはみ出した素子基板１０の第１の辺部に沿って複数の外部接続用端子１０４が配列した端子部が設けられている。上記第１の辺部とシール部４０との間にデータ線駆動回路１０１が設けられている。また、上記第１の辺部に対向する第２の辺部に沿ったシール部４０と表示領域Ｅ１との間に検査回路１０３が設けられている。さらに、上記第１の辺部と直交し互いに対向する第３及び第４の辺部に沿ったシール部４０と表示領域Ｅ１との間に走査線駆動回路１０２が設けられている。上記第２の辺部のシール部４０と検査回路１０３との間に、２つの走査線駆動回路１０２を繋ぐ複数の配線（図示省略）が設けられている。

これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線（図示省略）は、上記第１の辺部に沿って配列した複数の外部接続用端子１０４に接続されている。なお、検査回路１０３の配置はこれに限定されず、データ線駆動回路１０１と表示領域Ｅ１との間のシール部４０の内側に沿った位置に設けてもよい。
以降、上記第１の辺部に沿った方向を＋Ｘ方向とし、上記第３の辺部に沿った方向を＋Ｙ方向として説明する。また、＋Ｘ方向及び＋Ｙ方向と直交し、素子基板１０側から対向基板２０側に向かう方向を＋Ｚ方向とする。また、＋Ｚ方向に対して反対方向に対向基板２０から素子基板１０に向って見ることを「平面視」または「平面的に」と言う。

図２に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５及びスイッチング素子である薄膜トランジスター（以降、ＴＦＴと呼称する）３０と、信号配線と、これらを覆う配向膜１８とが形成されている。素子基板１０は、基材１０ｓと、基材１０ｓ上に形成された画素電極１５、ＴＦＴ３０、信号配線、配向膜１８を含むものである。素子基板１０の詳しい構成については、後述する。

素子基板１０に対向配置される対向基板２０は、基材２０ｓと、基材２０ｓ上に形成された見切り部２１と、これを覆うように成膜された平坦化層２２と、平坦化層２２を覆い、基材２０ｓのほぼ全面に亘って設けられ共通電極として機能する対向電極２３と、対向電極２３を覆う配向膜２４とを含むものである。

見切り部２１は、図１に示すように表示領域Ｅ１を取り囲むと共に、平面的に走査線駆動回路１０２、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの回路に入射する光を遮蔽して、これらの回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が表示領域Ｅ１に入射しないように遮蔽して、表示領域Ｅ１の表示における高いコントラストを確保している。なお、本実施形態では紫外線硬化型のエポキシ樹脂を用いてシール部４０が形成されているため、見切り部２１は平面視でシール部４０と重ならないように配置されている。よって、素子基板１０と対向基板２０との貼り合わせにおける位置精度とシール部４０の紫外線硬化性とを考慮して、見切り部２１とシール部４０との間には、わずかではあるが隙間がある（図１参照）。

平坦化層２２は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部２１を覆うように設けられている。このような平坦化層２２の形成方法としては、例えばプラズマＣＶＤ法などを用いて成膜する方法が挙げられる。

対向電極２３は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続している。

画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２４は、例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子に対して略水平配向処理が施された有機配向膜や、気相成長法を用いてＳｉＯｘ（酸化シリコン）などの無機材料を成膜して、負の誘電異方性を有する液晶分子に対して略垂直配向させた無機配向膜が挙げられる。

このような液晶装置１００は透過型であって、電圧無印加状態で画素Ｐの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Ｐの透過率が最小となるノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネル１１０の光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
本実施形態では、配向膜１８，２４として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。また、後述する投射型表示装置の光源から射出される光（照明光）は、液晶パネル１１０に対して対向基板２０側から入射することを前提としている。

１−２．液晶装置の電気的な構成
次に、液晶装置１００の電気的な構成について図３を参照して説明する。図３は液晶装置の電気的な構成を示す等価回路図である。

図３に示すように、本実施形態の電気光学装置としての液晶装置１００は、少なくとも表示領域Ｅ１において互いに絶縁されて直交する信号配線としての複数の走査線３及び複数のデータ線６と、データ線６に沿って平行に配置された容量線７とを有する。走査線３が延在する方向が＋Ｘ方向であり、データ線６が延在する方向が＋Ｙ方向である。なお、容量線７はデータ線６に沿って平行に配置されることに限定されず、走査線３に沿って平行に配置されるとしてもよい。あるいは、＋Ｘ方向と＋Ｙ方向とに延在して容量線７を配置してもよい。

走査線３、データ線６及び容量線７と、これらの信号線類により区分された領域に、画素電極１５と、ＴＦＴ３０と、蓄積容量１６とが設けられ、これらが画素Ｐの画素回路を構成している。

走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６はＴＦＴ３０の一方のソースドレイン領域に電気的に接続されている。画素電極１５はＴＦＴ３０の他方のソースドレイン領域に電気的に接続されている。

データ線６はデータ線駆動回路１０１（図１参照）に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３は走査線駆動回路１０２（図１参照）に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを画素Ｐに供給する。

データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６から供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。画像信号Ｄ１〜Ｄｎの周波数は例えば６０Ｈｚである。

保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と対向電極２３との間に形成される液晶容量と並列に蓄積容量１６が接続されている。蓄積容量１６は、ＴＦＴ３０のドレインと容量線７との間に設けられている。

なお、図１に示した検査回路１０３には、データ線６が接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図３の等価回路では図示を省略している。

本実施形態における画素回路を駆動制御する周辺回路は、データ線駆動回路１０１及び走査線駆動回路１０２の他に、上記画像信号をサンプリングしてデータ線６に供給するサンプリング回路や、データ線６に所定電圧レベルのプリチャージ信号を上記画像信号に先行して供給するプリチャージ回路を含むとしてもよい。

１−３．画素の構造
次に、本実施形態の液晶装置１００の液晶パネル１１０における画素Ｐの構造について図４を参照して説明する。図４は、液晶パネルの画素の構造を示す概略断面図である。

図４に示すように、素子基板１０の基材１０ｓ上には、まず遮光性を有する走査線３が形成される。走査線３は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの融点が１０００℃を超える高融点金属または高融点金属のシリサイドや、リン（Ｐ）をドープすることにより導電性が付与されたポリシリコンなどが用いられる。

走査線３を覆うように第１層間絶縁層１１ａが形成され、第１層間絶縁層１１ａ上に島状にＴＦＴ３０の半導体層３０ａが形成される。本実施形態における第１層間絶縁層１１ａは、本発明における層間絶縁層の一例であって、具体的には酸化シリコン（ＳｉＯｘ）により構成されている。

半導体層３０ａは、例えば、多結晶シリコン（ポリシリコンとも言う）からなり、不純物イオンが選択的に注入されて、チャネル領域と、チャネル領域を挟む低濃度不純物領域と、低濃度不純物領域に接する高濃度不純物領域とを有するＬＤＤ（Lightly Doped Drain）構造が形成されている。半導体層３０ａの詳しい構成については、後述する。

基材１０ｓ上において、半導体層３０ａは、遮光性を有する走査線３の上方に設けられているため、基材１０ｓ側から半導体層３０ａに入射する光は走査線３によって遮光される。

半導体層３０ａを覆うようにゲート絶縁層１１ｂが形成される。さらにゲート絶縁層１１ｂを挟んで半導体層３０ａのチャネル領域に対向する位置にゲート電極３０ｇが形成される。本実施形態では、走査線３に電気的に接続された配線の一部が、ゲート電極３０ｇとして機能するものである。走査線３とゲート電極３０ｇとの電気的な接続については後述する。

ゲート電極３０ｇとゲート絶縁層１１ｂとを覆うようにして第２層間絶縁層１１ｃが形成される。第２層間絶縁層１１ｃは、例えば酸化シリコンからなる。そして、半導体層３０ａやゲート電極３０ｇが設けられた領域を覆うことによって生ずる表面の凹凸を平坦化する平坦化処理が施される。平坦化処理の方法としては、例えば化学的機械的研磨処理（Chemical Mechanical Polishing：ＣＭＰ処理）やエッチング処理、あるいはこれらの処理を組み合わせる方法などが挙げられる。

次に、半導体層３０ａのそれぞれの端部と重なる位置にゲート絶縁層１１ｂ、第２層間絶縁層１１ｃを貫通し、第１層間絶縁層１１ａの一部を穿つように２つの貫通孔が形成される。そして、２つの貫通孔を埋めるように導電層を形成し、ＴＦＴ３０の半導体層３０ａに繋がる一方のソースドレイン電極３１が形成される。同時にＴＦＴ３０の半導体層３０ａに繋がる他方のソースドレイン電極３２が形成される。これらのソースドレイン電極３１，３２の詳しい構成と製造方法については後述する。

次に、第２層間絶縁層１１ｃを覆うように、例えば、アルミニウムやその合金などからなる導電層が形成され、これをパターニングすることにより、一方のソースドレイン電極３１に接する第１中継層５ａと、他方のソースドレイン電極３２に接する第２中継層５ｂとが形成される。

次に、第１中継層５ａ及び第２中継層５ｂと第２層間絶縁層１１ｃとを覆って第３層間絶縁層１１ｄが形成される。第３層間絶縁層１１ｄもまた例えば酸化シリコンからなる。そして、第３層間絶縁層１１ｄを貫通して第１中継層５ａと第２中継層５ｂとに至る２つの貫通孔が形成される。２つの貫通孔を埋めるように導電層が形成され、導電層をパターニングして、コンタクトホール３５と、コンタクトホール３５を介して第１中継層５ａに電気的に接続されるデータ線６と、コンタクトホール３６と、コンタクトホール３６を介して第２中継層５ｂに電気的に接続される第３中継層６ｂとが形成される。

次に、データ線６及び第３中継層６ｂと第３層間絶縁層１１ｄを覆って第４層間絶縁層１２が形成される。平面的に第３中継層６ｂと重なる位置に第４層間絶縁層１２を貫通する貫通孔が形成される。この貫通孔を埋めると共に第４層間絶縁層１２を覆うように例えばＡｌ（アルミニウム）やその合金、あるいは金属化合物などの遮光性の導電層が形成され、これをパターニングすることにより、第１容量電極１６ａと、コンタクトホール３７と、コンタクトホール３７を介して第３中継層６ｂに電気的に接続される第４中継層１６ｄとが形成される。

第１容量電極１６ａのうち、後に形成される誘電体層１６ｃを介して第２容量電極１６ｂと対向する部分の外縁を覆うように保護絶縁層１３ａがパターニングされて形成される。また、第４中継層１６ｄのうち後述するコンタクトホール３８と重なる部分を除いた外縁を覆うように保護絶縁層１３ａがパターニングされて形成される。保護絶縁層１３ａは、この後に形成される第２容量電極１６ｂのパターニング時に第１容量電極１６ａがエッチングされることを防ぐために設けられるものである。

次に、保護絶縁層１３ａと第１容量電極１６ａを覆って誘電体層１６ｃが成膜される。誘電体層１６ｃは、シリコン窒化物や、酸化ハフニウム（ＨｆＯ₂）、アルミナ（Ａｌ₂Ｏ₃）、酸化タンタル（Ｔａ₂Ｏ₅）などの単層、又はこれらの単層のうち少なくとも２種の単層を積層した多層としてもよい。平面的に第４中継層１６ｄと重なる部分の誘電体層１６ｃはエッチングされて除かれる。誘電体層１６ｃを覆うように例えば窒化チタン（ＴｉＮ）などの導電層が形成され、これをパターニングすることにより、第１容量電極１６ａに対向配置され、第４中継層１６ｄに繋がる第２容量電極１６ｂが形成される。誘電体層１６ｃと、誘電体層１６ｃを挟んで対向配置された第１容量電極１６ａと第２容量電極１６ｂとにより蓄積容量１６が構成される。

次に、第２容量電極１６ｂと誘電体層１６ｃとを覆う第５層間絶縁層１３ｂが形成される。第５層間絶縁層１３ｂも例えば酸化シリコンからなり、ＣＭＰ処理などの平坦化処理が施される。第５層間絶縁層１３ｂの膜厚に比べて、保護絶縁層１３ａや誘電体層１６ｃの膜厚は薄い。また、保護絶縁層１３ａ及び誘電体層１６ｃは、必ずしも基材１０ｓの全面に亘って形成する必要はなく、蓄積容量１６の構成に係るようにパターニングしてもよい。

第２容量電極１６ｂのうち第４中継層１６ｄと接する部分に至るように第５層間絶縁層１３ｂを貫通する貫通孔が形成される。この貫通孔を埋めると共に第５層間絶縁層１３ｂを覆うように例えばＡｌ（アルミニウム）やその合金、あるいは金属化合物などの遮光性の導電層が形成され、これをパターニングすることにより、配線８ａと、コンタクトホール３８と、コンタクトホール３８を介して第４中継層１６ｄに電気的に接続される第５中継層８ｂとが形成される。配線８ａは、平面的にＴＦＴ３０の半導体層３０ａやデータ線６及び蓄積容量１６と重なるように形成され、固定電位が与えられてシールド層として機能するものである。

配線８ａと第５中継層８ｂとを覆うように第６層間絶縁層１４が形成される。第６層間絶縁層１４も、例えば酸化シリコンを用いて形成することができる。第６層間絶縁層１４を貫通して第５中継層８ｂに至る貫通孔が形成される。

この貫通孔を被覆し、第６層間絶縁層１４を覆うようにＩＴＯなどの透明導電膜（電極膜）が形成される。この透明導電膜（電極膜）をパターニングして、コンタクトホール３９と、コンタクトホール３９を介して第５中継層８ｂに電気的に繋がる画素電極１５とが形成される。

第５中継層８ｂは、コンタクトホール３８、第２容量電極１６ｂ、第４中継層１６ｄ、コンタクトホール３７、第３中継層６ｂ、コンタクトホール３６、第２中継層５ｂを介してＴＦＴ３０の他方のソースドレイン電極３２と電気的に接続すると共に、コンタクトホール３９を介して画素電極１５と電気的に接続している。つまり、他方のソースドレイン電極３２は、画素電極１５と、蓄積容量１６の第２容量電極１６ｂとに電気的に接続されている。

第１容量電極１６ａは複数の画素Ｐに跨るように形成され、等価回路（図３参照）における容量線７として機能している。第１容量電極１６ａには固定電位が与えられる。これにより、データ線６からＴＦＴ３０を介して画素電極１５に与えられた電位を第１容量電極１６ａと第２容量電極１６ｂとの間において保持することができる。

画素電極１５を覆うように配向膜１８が形成され、液晶層５０を介して素子基板１０に対向配置される対向基板２０の対向電極２３を覆うように配向膜２４が形成される。前述したように、配向膜１８，２４は無機配向膜であって、酸化シリコンなどの無機材料を所定の方向から例えば斜め蒸着して柱状に成長させた柱状体１８ａ，２４ａの集合体からなる。このような配向膜１８，２４に対して負の誘電異方性を有する液晶分子ＬＣは、配向膜面の法線方向に対して柱状体１８ａ，２４ａの傾斜方向に３度〜５度のプレチルト角度θｐを有して略垂直配向（ＶＡ；Vertical Alignment）する。画素電極１５と対向電極２３との間に交流電圧（駆動信号）を印加して液晶層５０を駆動することによって液晶分子ＬＣは画素電極１５と対向電極２３との間に生ずる電界方向に傾くように挙動する。

このように、素子基板１０の基材１０ｓ上には、走査線３、ＴＦＴ３０、データ線６、蓄積容量１６、シールド層（配線８ａ）、画素電極１５などが配置される複数の配線層が設けられている。複数の配線層のうち、本実施形態のＴＦＴ３０の遮光構造に係る配線層は、データ線６よりも下層の部分であり、データ線６を含む上層の構成は、特に限定されるものではない。

１−４．画素の構成と配置
次に、画素Ｐにおける主要な構成の平面的な配置について、図５を参照して説明する。図５は画素の主要な構成と開口領域及び非開口領域との関係を示す概略平面図である。

図５に示すように、液晶装置１００における画素Ｐは、例えば平面視で略正方形の開口領域を有する。開口領域は、＋Ｘ方向と＋Ｙ方向とに延在し格子状に設けられた遮光性の非開口領域により囲まれている。

＋Ｘ方向に延在する非開口領域には、図３及び図４に示した走査線３が設けられている。走査線３は遮光性の導電部材が用いられており、走査線３によって非開口領域の一部が構成されている。

同じく、＋Ｙ方向に延在する非開口領域には、図３及び図４に示したデータ線６や容量線７が設けられている。データ線６や容量線７もまた遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。

非開口領域の交差部には、図３及び図４に示したＴＦＴ３０が設けられている。本実施形態では、ＴＦＴ３０の半導体層３０ａは、非開口領域の交差部において＋Ｙ方向に延在して配置されている。半導体層３０ａとデータ線６との接続を図る一方のソースドレイン電極３１や、半導体層３０ａと第２中継層５ｂとの接続を図る他方のソースドレイン電極３２もまた非開口領域に設けられている。このように遮光性を有する非開口領域の交差部にＴＦＴ３０を設けることにより、開口領域における開口率を確保している。交差部にＴＦＴ３０を設ける関係上、非開口領域の交差部の幅は、他の部分に比べて広くなっている。なお、非開口領域の交差部において半導体層３０ａは＋Ｙ方向に延在して配置されることに限定されず、＋Ｘ方向に延在して配置されてもよい。したがって、非開口領域の交差部の形状は、ＴＦＴ３０の配置に対応したものであればよく、＋Ｘ方向と＋Ｙ方向とに均等に開口領域側にはみ出していなくてもよい。

画素Ｐごとに画素電極１５が設けられている。画素電極１５は平面視で略正方形であり、画素電極１５の外縁が非開口領域と重なるようにして開口領域に設けられている。なお、図５には図示していないが、図４に示した蓄積容量１６や配線８ａなども非開口領域に配置されている。

本実施形態の液晶装置１００は、透過型であって、対向基板２０側から光が入射することを前提としている。対向基板２０側から画素Ｐに入射した光は、液晶層５０を透過し、素子基板１０の基材１０ｓ上に設けられた上述した配線などにより一部が反射して、ＴＦＴ３０の半導体層３０ａに向って進行するおそれがある。また、素子基板１０を透過した光は、光の射出側に配置された偏光素子などの構造物によって反射して、再び素子基板１０に入射する迷光となり、ＴＦＴ３０の半導体層３０ａに向って進行するおそれがある。本実施形態の素子基板１０には、画素ＰのＴＦＴ３０の半導体層３０ａに入射する光を遮光する遮光構造が取り入れられている。以降、素子基板１０におけるＴＦＴ３０の遮光構造について詳しく説明する。

１−５．薄膜トランジスターの遮光構造
本実施形態の素子基板１０におけるＴＦＴ３０の遮光構造について、図６〜図９を参照して説明する。図６は素子基板における薄膜トランジスター及び信号配線の配置を示す概略平面図、図７は半導体層及びソースドレイン電極の配置を示す拡大平面図である。図８は図６のＡ−Ａ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図、図９は図６のＢ−Ｂ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図である。なお、図６のＡ−Ａ’線はＴＦＴ３０の半導体層３０ａをＹ方向に横断する線分であり、図６のＢ−Ｂ’線は半導体層３０ａのチャネル領域３０ｃをＸ方向に横断する線分である。

図６に示すように、走査線３は、＋Ｘ方向に配列する複数の画素Ｐに跨って、同じく＋Ｘ方向に延在する本線部３ａと、本線部３ａに対してＹ方向の＋側及び−側に幅が拡張された拡張部３ｂとを有している。また、走査線３は、拡張部３ｂから＋Ｙ方向に突出する突出部３ｃと、拡張部３ｂから−Ｙ方向に突出する突出部３ｄとを有している。拡張部３ｂは、図５に示した非開口領域の交差部に対応して形成されている。

ＴＦＴ３０の半導体層３０ａは、平面視で走査線３の拡張部３ｂ及び２つの突出部３ｃ，３ｄに重なるように＋Ｙ方向に沿って配置されている。

本実施形態の半導体層３０ａは、例えば、所定の膜厚で形成されたポリシリコン膜に不純物イオンを選択的に注入することによって形成されたＬＤＤ構造となっている。具体的には、半導体層３０ａは、チャネル領域３０ｃと、チャネル領域３０ｃを挟む低濃度不純物領域３０ｅ，３０ｆと、一方の低濃度不純物領域３０ｅに接して設けられた高濃度不純物領域３０ｓと、他方の低濃度不純物領域３０ｆに接して設けられた高濃度不純物領域３０ｄと、を有している。高濃度不純物領域３０ｄ，３０ｓのほうが低濃度不純物領域３０ｅ，３０ｆよりも不純物イオンの注入量が多く、導電性が高まっている。一方の高濃度不純物領域３０ｓの端部に第１中継層５ａ（図４参照）と電気的に接続されるソースドレイン電極３１が設けられている。他方の高濃度不純物領域３０ｄの端部に第２中継層５ｂ（図４参照）と電気的に接続されるソースドレイン電極３２が設けられている。高濃度不純物領域３０ｓ，３０ｄは、本発明のトランジスターの半導体層におけるソースドレイン領域に相当するものである。したがって、以降、構成をわかりやすく説明するため、データ線６が電気的に接続されるソースドレイン電極３１が設けられる高濃度不純物領域３０ｓをソース領域３０ｓと呼ぶ。また、画素電極１５や蓄積容量１６が電気的に接続されるソースドレイン電極３２が設けられる高濃度不純物領域３０ｄをドレイン領域３０ｄと呼ぶ。そして、低濃度不純物領域３０ｅ，３０ｆをＬＤＤ領域３０ｅ，３０ｆと呼ぶ。また、データ線６が電気的に接続されるソースドレイン電極３１は、電気的にＴＦＴ３０のソースとして機能するため簡略化してソース電極３１と呼ぶ。画素電極１５や蓄積容量１６が電気的に接続されるソースドレイン電極３２は、電気的にＴＦＴ３０のドレインとして機能するため簡略化してドレイン電極３２と呼ぶこととする。

半導体層３０ａは、平面視で、チャネル領域３０ｃが走査線３の拡張部３ｂ（言い換えれば、非開口領域の交差部）のほぼ中心に位置するように配置されている。このような走査線３及び半導体層３０ａに対して、平面視で重なるように配線４が配置されている。具体的には、配線４は、平面視において、走査線３の本線部３ａと重なるように＋Ｘ方向に延在する本線部４ａと、半導体層３０ａに沿って両側に配置され、本線部４ａよりも幅が拡張された２つの拡張部４ｂと、２つの拡張部４ｂの間に配置され、半導体層３０ａのチャネル領域３０ｃと重なるように本線部４ａよりも幅が狭められた狭小部４ｃとを有している。

走査線３の拡張部３ｂには、走査線３と配線４とを電気的に接続させるために２つのコンタクトホール３３，３４が設けられている。コンタクトホール３３，３４は、平面視で半導体層３０ａを挟んで両側に設けられている。配線４のうち平面視で半導体層３０ａのチャネル領域３０ｃと重なる狭小部４ｃは、ＴＦＴ３０におけるゲートとして機能するゲート電極３０ｇの一部である。コンタクトホール３３，３４によって配線４にも走査線３と同様に走査信号が供給されることから、以降、半導体層３０ａよりも下層に位置する走査線３を第１走査線３と呼び、半導体層３０ａよりも上層に位置する配線４を第２走査線４と呼ぶ。すなわち、２つのコンタクトホール３３，３４は第１走査線３と第２走査線４とを電気的に接続させるものである。なお、２つのコンタクトホール３３，３４のうちいずれか一方のコンタクトホールのみを設けて第１走査線３と第２走査線４とを電気的に接続させてもよい。また、第２走査線４は、走査信号を供給する電気的な配線系統を強化するために設けられたものであるが、これに限定されず、平面視で、コンタクトホール３３，３４とチャネル領域３０ｃとに重なるように、画素Ｐごとにゲート電極３０ｇを配置する構成としてもよい。本実施形態の第１走査線３、及び第１走査線３に接するコンタクトホール３３，３４は、遮光性の導電部材を用いて形成されている。

図７に示すように、半導体層３０ａのソース領域３０ｓは、チャネル領域３０ｃ側の第１領域３０ｓ₁と、チャネル領域３０ｃ側とは反対側に第１領域３０ｓ₁の線幅Ｌ１よりも線幅Ｌ２が狭い第２領域３０ｓ₂とを有している。同様に、半導体層３０ａのドレイン領域３０ｄは、チャネル領域３０ｃ側の第１領域３０ｄ₁と、チャネル領域３０ｃ側とは反対側に第１領域３０ｄ₁の線幅Ｌ１よりも線幅Ｌ２が狭い第２領域３０ｄ₂とを有している。すなわち、Ｙ方向に延在する半導体層３０ａの両端部の平面形状は、それぞれ凸状となっている。本実施形態における線幅Ｌ１は、例えば０．５μｍ（マイクロメートル）であり、線幅Ｌ２は、例えば０．３μｍである。

ソース領域３０ｓの第２領域３０ｓ₂に沿って溝３１ｔが設けられ、溝３１ｔを埋めるようにソース電極３１が設けられている。したがって、ソース電極３１は、平面視で凸状の第２領域３０ｓ₂の上面と側面とを覆うように設けられている。同様に、ドレイン領域３０ｄの第２領域３０ｄ₂に沿って溝３２ｔが設けられ、溝３２ｔを埋めるようにドレイン電極３２が設けられている。したがって、ドレイン電極３２は、平面視で凸状の第２領域３０ｄ₂の上面と側面とを覆うように設けられている。

また、ソース電極３１の一部は第１領域３０ｓ₁に重なっているが、チャネル領域３０ｃ側のＬＤＤ領域３０ｅから離間して設けられている。同様に、ドレイン電極３２の一部は第１領域３０ｄ₁に重なっているが、チャネル領域３０ｃ側のＬＤＤ領域３０ｆから離間して設けられている。したがって、ソース電極３１の電位がＬＤＤ領域３０ｅに影響を及ぼさず、ドレイン電極３２の電位がＬＤＤ領域３０ｆに影響を及ぼさないため、ＴＦＴ３０における安定した動作が実現されるソース電極３１及びドレイン電極３２の配置となっている。

本実施形態では、ソース電極３１及びドレイン電極３２の平面形状は、溝３１ｔ，３２ｔの外周に沿った四角形であるが、これに限定されるものではない。ソース電極３１及びドレイン電極３２の一部が溝３１ｔ，３２ｔの内側に設けられた状態であれば、ソース電極３１及びドレイン電極３２の平面形状は、例えば、四角以上の多角形や円形、楕円形であってもよい。

図８に示すように、ソース電極３１は、ゲート絶縁層１１ｂと第２層間絶縁層１１ｃとを貫通してソース領域３０ｓの上面に至る貫通孔３１ｈと、ソース領域３０ｓの端部に沿ってゲート絶縁層１１ｂを貫通し第１層間絶縁層１１ａの一部を穿って設けられた溝３１ｔとを埋めるように設けられている。同様に、ドレイン電極３２は、ゲート絶縁層１１ｂと第２層間絶縁層１１ｃとを貫通してドレイン領域３０ｄの上面に至る貫通孔３２ｈと、ドレイン領域３０ｄの端部に沿ってゲート絶縁層１１ｂを貫通し第１層間絶縁層１１ａの一部を穿って設けられた溝３２ｔとを埋めるように設けられている。

ソース電極３１は、貫通孔３１ｈの内壁及び溝３１ｔを覆うバリア層と、貫通孔３１ｈを埋める導電層３１ｃとを有している。バリア層は、半導体層３０ａの端部である第２領域３０ｓ₂に接する第１層３１ａと、第１層３１ａと導電層３１ｃとの間に設けられた第２層３１ｂとからなる。同様に、ドレイン電極３２は、貫通孔３２ｈの内壁及び溝３２ｔを覆うバリア層と、貫通孔３２ｈを埋める導電層３２ｃとを有している。バリア層は、半導体層３０ａの端部である第２領域３０ｄ₂に接する第１層３２ａと、第１層３２ａと導電層３２ｃとの間に設けられた第２層３２ｂとからなる。本実施形態において、バリア層のうち第１層３１ａ，３２ａは、チタン（Ｔｉ）を含み、バリア層のうち第２層３１ｂ，３２ｂは窒化チタン（ＴｉＮ）を含んで構成されている。導電層３１ｃ，３２ｃはタングステン（Ｗ）を含んで構成されている。タングステン（Ｗ）よりもシリコンと反応し難い導電部材として、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）が選ばれている。

半導体層３０ａのソース領域３０ｓと接するソース電極３１と、半導体層３０ａのドレイン領域３０ｄと接するドレイン電極３２とは、上述したように貫通孔３１ｈ，３２ｈを埋めるように設けられていることから、プラグ構造となっている。半導体層３０ａがポリシリコンからなることから、タングステンを含むプラグを形成後に高温の熱処理が施されると、ポリシリコンとタングステンとが反応してタングステンシリサイドが形成され、タングステンを含むプラグの導電性が低下するおそれがある。これに対して、本実施形態では、半導体層３０ａのソース領域３０ｓと導電層３１ｃとの間及びドレイン領域３０ｄと導電層３２ｃとの間に、バリア層が設けられているため、タングステンを含むプラグである導電層３１ｃ，３２ｃがシリサイド化し難い構造となっている。なお、バリア層のうち窒化チタンを含む第２層３１ｂ，３２ｂは、タングステンのシリサイド化を阻むだけでなく、チタンを含む第１層３１ａ，３２ａとタングステンを含む導電層３１ｃ，３２ｃとの密着性を向上させる機能を有している。このような第２層３１ｂ，３２ｂを構成する導電部材としては、窒化チタンだけでなく、窒化タングステンを用いてもよい。

図９に示すように、第１走査線３と第２走査線４とは、コンタクトホール３３，３４によって電気的に接続されている。コンタクトホール３３，３４は、第１層間絶縁層１１ａ及びゲート絶縁層１１ｂを貫通し、Ｘ方向に半導体層３０ａを挟んで設けられた２つの貫通孔を、ゲート絶縁層１１ｂを覆う第２走査線４で被覆して形成される。第２走査線４は、遮光性を有する例えば導電性のポリシリコンからなる。第２走査線４のうちゲート絶縁層１１ｂを挟んで半導体層３０ａのチャネル領域３０ｃと対向する狭小部４ｃがＴＦＴ３０のゲート電極３０ｇとして機能する。

１−６．ソースドレイン電極の形成方法
次に、ソースドレイン電極としてのソース電極３１及びドレイン電極３２の形成方法について、図１０〜図１５を参照して説明する。図１０〜図１５は、ソースドレイン電極の形成方法を示す概略断面図である。詳しくは、図１０〜図１５は、図８に対応した概略断面図である。

本実施形態におけるソース電極３１及びドレイン電極３２の形成方法は、図１０に示すように、まず、ゲート電極３０ｇとゲート絶縁層１１ｂとを覆うように第２層間絶縁層１１ｃを形成する。第２層間絶縁層１１ｃの形成方法としては、例えば、テトラエトキシシラン（ＴＥＯＳ）を含む反応ガスを用いたプラズマＣＶＤ法が挙げられる。第２層間絶縁層１１ｃには表面の凹凸を緩和するために平坦化処理が施される。平坦化処理後の第２層間絶縁層１１ｃの平均膜厚は例えば３００ｎｍ（ナノメートル）程度である。

次に、図１１に示すように、平面視でソース領域３０ｓの第２領域３０ｓ₂と重なる領域に、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通する貫通孔３１ｈと、貫通孔３１ｈに連通し第２領域３０ｓ₂に沿って第１層間絶縁層１１ａの一部を穿つ溝３１ｔとを形成する。同様にして、平面視でドレイン領域３０ｄの第２領域３０ｄ₂と重なる領域に、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通する貫通孔３２ｈと、貫通孔３２ｈに連通し第２領域３０ｄ₂に沿って第１層間絶縁層１１ａの一部を穿つ溝３２ｔとを形成する。このような貫通孔３１ｈ，３２ｈ及び溝３１ｔ，３２ｔの形成方法としては、四フッ化炭素（ＣＦ₄）などの含フッ素系反応ガスを用いるドライエッチングが挙げられる。

本実施形態において、第１層間絶縁層１１ａ、ゲート絶縁層１１ｂ、第２層間絶縁層１１ｃは、いずれも酸化シリコンを含んで構成され、半導体層３０ａはポリシリコンからなるため、上述したドライエッチングでは、半導体層３０ａはエッチングされず、貫通孔３１ｈ，３２ｈ及び溝３１ｔ，３２ｔを形成することができる。また、ドライエッチングは、基材１０ｓ上において、第１層間絶縁層１１ａ、ゲート絶縁層１１ｂ、第２層間絶縁層１１ｃのそれぞれを厚み方向に選択的にエッチングすることから、ソース領域３０ｓの第２領域３０ｓ₂の外周に沿った溝３１ｔやドレイン領域３０ｄの第２領域３０ｄ₂の外周に沿った溝３２ｔを形成できる。なお、本実施形態における溝３１ｔ，３２ｔの外形は、図７に示したように四角形であるが、これに限定されるものではなく、ドライエッチング時に第２層間絶縁層１１ｃ上に形成されるエッチングレジストパターンによって規定することができる。例えば、溝３１ｔ，３２ｔの外形は、半導体層３０ａの両端部の外形に沿った凸状であってもよい。

次に、図１２に示すように、貫通孔３１ｈ，３２ｈの内壁及び溝３１ｔ，３２ｔ並びに第２層間絶縁層１１ｃを覆うように、例えば、スパッタ法によりチタンを成膜して第１導電層６１を形成する。第１導電層６１の膜厚は例えば４ｎｍ〜６０ｎｍである。続いて、第１導電層６１を覆うように、例えば、プラズマＣＶＤ法により窒化チタンを成膜して第２導電層６２を形成する。第２導電層６２の膜厚は例えば１０ｎｍ〜６０ｎｍである。さらに、図１３に示すように、第２導電層６２を覆うように、例えば、プラズマＣＶＤ法によりタングステンを成膜して第３導電層６３を形成する。第３導電層６３の膜厚は例えば１５０ｎｍ〜４００ｎｍである。

次に、図１４に示すように、第２層間絶縁層１１ｃの表面が露出するまで、第３導電層６３が形成された表面に平坦化処理を施す。これにより、チタンを含む第１層３１ａと、窒化チタンを含む第２層３１ｂと、タングステンを含む導電層３１ｃとにより構成されたプラグ状のソース電極３１ができあがる。同様に、チタンを含む第１層３２ａと、窒化チタンを含む第２層３２ｂと、タングステンを含む導電層３２ｃとにより構成されたプラグ状のドレイン電極３２ができあがる。

そして、ソース電極３１及びドレイン電極３２が形成された第２層間絶縁層１１ｃを覆うように、例えばスパッタ法によりアルミニウムやその合金を成膜して、パターニングすることにより、図１５に示すように、ソース電極３１に電気的に接続された第１中継層５ａと、ドレイン電極３２に電気的に接続された第２中継層５ｂとを形成する。

上記第１実施形態の液晶装置１００によれば、以下の効果が得られる。
（１）液晶パネル１１０の対向基板２０側から画素Ｐに入射した光が、液晶層５０を透過し、素子基板１０に設けられた配線や電極などによって反射して、ＴＦＴ３０の半導体層３０ａに向って入射しても、半導体層３０ａの上方に配置されたデータ線６や、半導体層３０ａに沿って両側に配置され、第１走査線３と第２走査線４とを電気的に接続させるコンタクトホール３３，３４により遮光される。素子基板１０を透過して射出された光が、射出側に配置された偏光素子などの構造物で反射して再び素子基板１０の半導体層３０ａに向って入射しても、第１走査線３によって遮光される。また、半導体層３０ａのソース領域３０ｓの端部である第２領域３０ｓ₂を覆うようにソース電極３１が設けられ、半導体層３０ａのドレイン領域３０ｄの端部である第２領域３０ｄ₂を覆うようにドレイン電極３２が設けられている。第２領域３０ｓ₂，３０ｄ₂の線幅Ｌ２は、チャネル領域３０ｃ側の第１領域３０ｓ₁，３０ｄ₁の線幅Ｌ１よりも狭い。したがって、半導体層３０ａの両端部に入射する光の入射範囲が限定されることから、半導体層３０ａの両端部に入射する光をソース電極３１及びドレイン電極３２で確実に遮光することができる。すなわち、ＴＦＴ３０の半導体層３０ａに対して直接あるいは間接的に入射する光を遮光可能な遮光構造となっていることから、ＴＦＴ３０に入射した光による光リーク電流の発生を低減することができる。

（２）ソース電極３１は、第２層間絶縁層１１ｃ、ゲート絶縁層１１ｂを貫通して第２領域３０ｓ₂に至る貫通孔３１ｈと、第２領域３０ｓ₂に沿うと共に第１層間絶縁層１１ａの一部を穿つ溝３１ｔとを埋めて形成されている。ドレイン電極３２は、第２層間絶縁層１１ｃ、ゲート絶縁層１１ｂを貫通して第２領域３０ｄ₂に至る貫通孔３２ｈと、第２領域３０ｄ₂に沿うと共に第１層間絶縁層１１ａの一部を穿つ溝３２ｔとを埋めて形成されている。つまり、ソース電極３１及びドレイン電極３２は、第２領域３０ｓ₂，３０ｄ₂の上面と側面とに接して設けられていることから、上面だけに接して設けられている場合に比べて、透光性の第１層間絶縁層１１ａ及びゲート絶縁層１１ｂを透過して第２領域３０ｓ₂，３０ｄ₂に対して入射する光を確実に遮光できる。

（３）半導体層３０ａはポリシリコンからなり、ソース電極３１は、チタンを含む第１層３１ａと窒化チタンを含む第２層３１ｂとからなるバリア層と、タングステンを含む導電層３１ｃとによりプラグ状に構成されている。したがって、ソース電極３１が形成された後に高温の熱処理が施されても、導電層３１ｃがタングステンシリサイドとなって導電性が低下することを防ぐことができる。また、第１層３１ａと導電層３１ｃとの間に窒化チタンを含む第２層３１ｂが設けられていることから、チタンを含む第１層３１ａとタングステンを含む導電層３１ｃとの密着性を向上させることができる。なお、ドレイン電極３２の構成はソース電極３１の構成とは同じであり、チタンを含む第１層３２ａと窒化チタンを含む第２層３２ｂとからなるバリア層と、タングステンを含む導電層３２ｃとによりプラグ状に構成されている。つまり、半導体層３０ａのソース領域３０ｓとソース電極３１との電気的な接続及びドレイン領域３０ｄとドレイン電極３２との電気的な接続において高い信頼性を実現できる。

上記第１実施形態では、半導体層３０ａの端部である、ソース領域３０ｓの第２領域３０ｓ₂、及びドレイン領域３０ｄの第２領域３０ｄ₂の平面形状を凸状であるとしたが、これに限定されるものではない。図１６は、変形例の半導体層とソースドレイン電極との配置を示す概略平面図である。図１６に示すように、第２領域３０ｓ₂，３０ｄ₂は、第１領域３０ｓ₁，３０ｄ₁から第２領域３０ｓ₂，３０ｄ₂の端部に行くほど連続的に線幅Ｌ２が狭くなる構成としてもよい。これによれば、破線で示した第２領域３０ｓ₂，３０ｄ₂の周長が凸状である場合に比べて短くなり、第２領域３０ｓ₂，３０ｄ₂に入射する光の入射経路が限定されることから、ソース電極３１及びドレイン電極３２によってより確実に遮光することができる。言い換えれば、半導体層３０ａの両端部に入射した光によるＴＦＴ３０の光リーク電流の発生をより低減することができる。

上記第１実施形態では、ソース電極３１及びドレイン電極３２をプラグ構造とすべく、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂ並びに第１層間絶縁層１１ａの一部をドライエッチングして貫通孔３１ｈ，３２ｈ及び溝３１ｔ，３２ｔを形成したが、溝３１ｔ，３２ｔの形成方法はドライエッチングに限定されない。図１７は変形例のソース電極及びドレイン電極の構造を示す概略断面図、図１８〜図２０は変形例のソース電極及びドレイン電極の形成方法を示す概略断面図である。なお、図１７〜図２０は、図６に示したように、半導体層３０ａをＹ方向に横断するＡ−Ａ’線に沿った概略断面図を示すものである。

図１７に示すように、変形例の素子基板１０Ｂでは、ソース電極３１は、第２層間絶縁層１１ｃとゲート絶縁層１１ｂとを貫通してソース領域３０ｓの第２領域３０ｓ₂に至る貫通孔３１ｈと、第２領域３０ｓ₂に沿うと共に第２領域３０ｓ₂の下面に廻り込むように第１層間絶縁層１１ａに形成された溝３１ｄとを埋めてプラグ状に形成されている。同様に、ドレイン電極３２は、第２層間絶縁層１１ｃとゲート絶縁層１１ｂとを貫通してドレイン領域３０ｄの第２領域３０ｄ₂に至る貫通孔３２ｈと、第２領域３０ｄ₂に沿うと共に第２領域３０ｄ₂の下面に廻り込むように第１層間絶縁層１１ａに形成された溝３２ｄとを埋めてプラグ状に形成されている。

このような変形例のソース電極３１及びドレイン電極３２の形成方法は、図１８に示すように、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通して、ソース領域３０ｓの第２領域３０ｓ₂の上面に至ると共に、第２領域３０ｓ₂の側面に沿って第１層間絶縁層１１ａに至る貫通孔３１ｈをドライエッチングにより形成する。同時に、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通して、ドレイン領域３０ｄの第２領域３０ｄ₂の上面に至ると共に、第２領域３０ｄ₂の側面に沿って第１層間絶縁層１１ａに至る貫通孔３２ｈをドライエッチングにより形成する。

次に、図１９に示すように、貫通孔３１ｈ，３２ｈの底部に露出した第１層間絶縁層１１ａに対して、フッ酸の水溶液を用いたウェットエッチングを施すことにより、貫通孔３１ｈ，３２ｈに連通する溝３１ｄ，３２ｄを形成する。このようなウェットエッチングでは、ポリシリコンにより構成される半導体層３０ａはエッチングされず、酸化シリコンにより構成される第１層間絶縁層１１ａは等方エッチングされる。したがって、溝３１ｄ，３２ｄは、第２領域３０ｓ₂，３０ｄ₂の下面に廻り込むように形成される。

次に、図２０に示すように、貫通孔３１ｈ，３２ｈの内壁及び溝３１ｄ，３２ｄ並びに第２層間絶縁層１１ｃを覆うように、例えば、スパッタ法によりチタンを成膜して第１導電層６１を形成する。続いて、第１導電層６１を覆うように、例えば、プラズマＣＶＤ法により窒化チタンを成膜して第２導電層６２を形成する。さらに、第２導電層６２を覆うように、例えば、プラズマＣＶＤ法によりタングステンを成膜して第３導電層６３を形成する。そして、先に図１４を用いて説明したように、第２層間絶縁層１１ｃの表面が露出するまで、第３導電層６３が形成された表面に平坦化処理を施す。これにより、チタンを含む第１層３１ａと、窒化チタンを含む第２層３１ｂと、タングステンを含む導電層３１ｃとにより構成されたプラグ状のソース電極３１ができあがる。同様に、チタンを含む第１層３２ａと、窒化チタンを含む第２層３２ｂと、タングステンを含む導電層３２ｃとにより構成されたプラグ状のドレイン電極３２ができあがる。さらに、図１５を用いて説明したように、ソース電極３１及びドレイン電極３２が形成された第２層間絶縁層１１ｃを覆うように、例えばスパッタ法によりアルミニウムやその合金を成膜して、パターニングすることにより、ソース電極３１に電気的に接続された第１中継層５ａと、ドレイン電極３２に電気的に接続された第２中継層５ｂとを形成する。

このような変形例のソース電極３１及びドレイン電極３２の形成方法によれば、ソース電極３１及びドレイン電極３２は、第２領域３０ｓ₂，３０ｄ₂の下面に廻り込むように第１層間絶縁層１１ａに形成された溝３１ｄ，３２ｄを埋めてプラグ状に形成される。したがって、第２領域３０ｓ₂，３０ｄ₂の下面側から入射する光をソース電極３１及びドレイン電極３２によって遮光することができるため、第２領域３０ｓ₂，３０ｄ₂に対するソース電極３１及びドレイン電極３２の遮光性がさらに向上する。

２．第２実施形態
２−１．電気光学装置と薄膜トランジスターの遮光構造
次に、第２実施形態の電気光学装置について、上記第１実施形態と同様にアクティブ駆動型の液晶装置を例に挙げて説明する。第２実施形態の電気光学装置としての液晶装置は、上記第１実施形態の液晶装置１００に対して、溝３１ｔ，３２ｔの形態と、第１走査線３の配置とを異ならせたものである。したがって、上記第１実施形態と同じ構成には同じ符号を付して詳細な説明は省略する。図２１は、第２実施形態の液晶装置の素子基板における薄膜トランジスター及び信号配線の配置を示す概略平面図、図２２は図２１のＣ−Ｃ’線に沿った薄膜トランジスターの遮光構造を示す概略断面図である。なお、Ｃ−Ｃ’線は、Ｙ方向に延在する半導体層３０ａをＹ方向に横断する線分である。

図２１に示すように、本実施形態の液晶装置の素子基板２１０において、第１走査線３は、＋Ｘ方向に配列する複数の画素Ｐに跨って、同じく＋Ｘ方向に延在する本線部３ａと、本線部３ａに対してＹ方向の＋側及び−側に幅が拡張された拡張部３ｂとを有している。また、第１走査線３は、拡張部３ｂから＋Ｙ方向に突出する突出部３ｅと、拡張部３ｂから−Ｙ方向に突出する突出部３ｆとを有している。拡張部３ｂは、図５に示した非開口領域の交差部に対応して形成されている。

ＴＦＴ３０の半導体層３０ａは、平面視で第１走査線３の拡張部３ｂ及び２つの突出部３ｅ，３ｆに重なるように＋Ｙ方向に沿って配置されている。また、平面視で第１走査線３の突出部３ｅはソース電極３１と重ならないように配置されている。同様に平面視で第１走査線３の突出部３ｆはドレイン電極３２と重ならないように配置されている。

半導体層３０ａは、平面視で、チャネル領域３０ｃが第１走査線３の拡張部３ｂ（言い換えれば、非開口領域の交差部）のほぼ中心に位置するように配置されている。このような第１走査線３及び半導体層３０ａに対して、平面視で重なるように第２走査線４が配置されている。具体的には、第２走査線４は、平面視において、第１走査線３の本線部３ａと重なるように＋Ｘ方向に延在する本線部４ａと、半導体層３０ａに沿って両側に配置され、本線部４ａよりも幅が拡張された２つの拡張部４ｂと、２つの拡張部４ｂの間に配置され、半導体層３０ａのチャネル領域３０ｃと重なるように本線部４ａよりも幅が狭められた狭小部４ｃとを有している。

第１走査線３の拡張部３ｂには、第１走査線３と第２走査線４とを電気的に接続させるために２つのコンタクトホール３３，３４が設けられている。コンタクトホール３３，３４は、平面視で半導体層３０ａを挟んで両側に設けられている。第２走査線４のうち平面視で半導体層３０ａのチャネル領域３０ｃと重なる狭小部４ｃは、ＴＦＴ３０におけるゲートとして機能するゲート電極３０ｇの一部である。なお、２つのコンタクトホール３３，３４のうちいずれか一方のコンタクトホールのみを設けて第１走査線３と第２走査線４とを電気的に接続させてもよい。また、第２走査線４は、走査信号を供給する電気的な配線系統を強化するために設けられたものであるが、これに限定されず、平面視で、コンタクトホール３３，３４とチャネル領域３０ｃとに重なるように、画素Ｐごとにゲート電極３０ｇを配置する構成としてもよい。第１走査線３及び第２走査線４並びにコンタクトホール３３，３４は、遮光性の導電部材を用いて形成されている。

図２２に示すように、素子基板２１０の基材１０ｓ上には、第１走査線３が設けられている。第１走査線３は、第１層間絶縁層１１ａを挟んで、半導体層３０ａのうち、ソース領域３０ｓの第１領域３０ｓ₁、ＬＤＤ領域３０ｅ、チャネル領域３０ｃ、ＬＤＤ領域３０ｆ、ドレイン領域３０ｄの第１領域３０ｄ₁、と対向するように配置されている。言い換えれば、第１走査線３は、第１層間絶縁層１１ａを挟んで、半導体層３０ａのうち、ソース領域３０ｓの第２領域３０ｓ₂、及びドレイン領域３０ｄの第２領域３０ｄ₂に対向しないように配置されている。なお、平面視における第２領域３０ｓ₂，３０ｄ₂の線幅は、第１領域３０ｓ₁，３０ｄ₁の線幅よりも狭い。

半導体層３０ａのチャネル領域３０ｃに対してゲート絶縁層１１ｂを挟んで対向する位置にゲート電極３０ｇが設けられている。そして、ゲート電極３０ｇとゲート絶縁層１１ｂとを覆うように第２層間絶縁層１１ｃが設けられている。

第２層間絶縁層１１ｃとゲート絶縁層１１ｂとを貫通してソース領域３０ｓの第２領域３０ｓ₂の上面に至る貫通孔３１ｈと、第２領域３０ｓ₂に沿ってゲート絶縁層１１ｂ及び第１層間絶縁層１１ａを貫通し、基材１０ｓの第１層間絶縁層１１ａ側の面を穿って設けられた溝３１ｖとを埋めるようにソース電極３１が設けられている。同様に、第２層間絶縁層１１ｃとゲート絶縁層１１ｂとを貫通してドレイン領域３０ｄの第２領域３０ｄ₂の上面に至る貫通孔３２ｈと、第２領域３０ｄ₂に沿ってゲート絶縁層１１ｂ及び第１層間絶縁層１１ａを貫通し、基材１０ｓの第１層間絶縁層１１ａ側の面を穿って設けられた溝３２ｖとを埋めるようにドレイン電極３２が設けられている。このような貫通孔３１ｈ，３２ｈ及び溝３１ｖ，３２ｖは、第２層間絶縁層１１ｃ、ゲート絶縁層１１ｂ、第１層間絶縁層１１ａ、基材１０ｓを一括してドライエッチングすることにより形成されている。

ソース電極３１は、貫通孔３１ｈの内壁及び溝３１ｖを覆うバリア層と、貫通孔３１ｈを埋める導電層３１ｃとを有している。バリア層は、半導体層３０ａの端部である第２領域３０ｓ₂に接する第１層３１ａと、第１層３１ａと導電層３１ｃとの間に設けられた第２層３１ｂとからなる。同様に、ドレイン電極３２は、貫通孔３２ｈの内壁及び溝３２ｖを覆うバリア層と、貫通孔３２ｈを埋める導電層３２ｃとを有している。バリア層は、半導体層３０ａの端部である第２領域３０ｄ₂に接する第１層３２ａと、第１層３２ａと導電層３２ｃとの間に設けられた第２層３２ｂとからなる。バリア層のうち第１層３１ａ，３２ａは、チタン（Ｔｉ）を含み、バリア層のうち第２層３１ｂ，３２ｂは窒化チタン（ＴｉＮ）を含んで構成されている。導電層３１ｃ，３２ｃはタングステン（Ｗ）を含んで構成されている。チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）は、タングステン（Ｗ）よりもシリサイド化し難い導電部材である。

半導体層３０ａのソース領域３０ｓと接するソース電極３１と、半導体層３０ａのドレイン領域３０ｄと接するドレイン電極３２とは、上述したように貫通孔３１ｈ，３２ｈを埋めるように設けられていることから、プラグ構造となっている。

第２層間絶縁層１１ｃ上には、ソース電極３１と接する第１中継層５ａと、ドレイン電極３２と接する第２中継層５ｂとが設けられている。

第１中継層５ａ及び第２中継層５ｂ、第２層間絶縁層１１ｃを覆うように第３層間絶縁層１１ｄが設けられている。

第３層間絶縁層１１ｄ上には、データ線６と、第３中継層６ｂとが設けられている。データ線６は、第３層間絶縁層１１ｄを貫通するコンタクトホール３５によって第１中継層５ａと電気的に接続されている。第３中継層６ｂは、第３層間絶縁層１１ｄを貫通するコンタクトホール３６によって第２中継層５ｂに電気的に接続されている。

素子基板２１０において、データ線６よりも上層における配線層の構成は、上記第１実施形態の液晶装置１００における素子基板１０の配線層の構成と同じである。

上記第２実施形態の液晶装置におけるＴＦＴ３０の遮光構造によれば、上記第１実施形態の効果（１）及び（３）に加えて、以下の効果が得られる。

（４）ソース電極３１は、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通して第２領域３０ｓ₂に至る貫通孔３１ｈと、第２領域３０ｓ₂に沿ってゲート絶縁層１１ｂ及び第１層間絶縁層１１ａを貫通し、基材１０ｓの第１層間絶縁層１１ａ側の面を穿つ溝３１ｖとを埋めて形成されている。ドレイン電極３２は、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通して第２領域３０ｄ₂に至る貫通孔３２ｈと、第２領域３０ｄ₂に沿ってゲート絶縁層１１ｂ及び第１層間絶縁層１１ａを貫通し、基材１０ｓの第１層間絶縁層１１ａ側の面を穿つ溝３２ｖとを埋めて形成されている。つまり、ソース電極３１及びドレイン電極３２は、第２領域３０ｓ₂，３０ｄ₂の上面と側面とに接して設けられているだけでなく、透光性の第１層間絶縁層１１ａを貫通して設けられている。したがって、第１層間絶縁層１１ａを透過して第２領域３０ｓ₂，３０ｄ₂に対して入射する光をより確実に遮光できる。

（５）第１走査線３は、第１層間絶縁層１１ａを挟んで半導体層３０ａの下層に設けられ、且つ平面視でソース電極３１及びドレイン電極３２と重ならないように配置されている。したがって、ソース電極３１及びドレイン電極３２を形成する際に、第１走査線３が邪魔にならない。言い換えれば、上記第１実施形態では、第２層間絶縁層１１ｃ、ゲート絶縁層１１ｂ、第１層間絶縁層１１ａの一部をドライエッチングして、貫通孔３１ｈ，３２ｈ及び溝３１ｔ，３２ｔを形成する際に、溝３１ｔ，３２ｔが第１走査線３に至らないように、ドライエッチングにおける溝３１ｔ，３２ｔの深さを規定するエッチング時間を精度よく管理する必要がある。これに対して、本実施形態では、第１走査線３は、平面視で溝３１ｖ，３２ｖと重ならないように配置されているので、エッチング時間を厳密に管理しなくても、上記第１実施形態の溝３１ｔ，３２ｔよりも深さが深く、基材１０ｓの第１層間絶縁層１１ａ側の面を穿つ溝３１ｖ，３２ｖを容易に形成することができる。

３．第３実施形態
３−１．電子機器
次に、本実施形態の電子機器として、投射型表示装置を例に挙げて説明する。図２３は第３実施形態の電子機器としての投射型表示装置の構成を示す概略図である。

図２３に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸１１００ａに沿って配置された、偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、を備えている。また、リレーレンズ１２０３，１２０４，１２０５を通過するシステム光軸１１００ａに沿って配置された、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯などの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上述した第１実施形態の液晶装置１００が適用されたものである。液晶パネル１１０の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、上記液晶装置１００が用いられているので、画素Ｐに強い色光が入射したとしてもＴＦＴ３０における光リーク電流の発生が低減されているため、明るい表示が可能であると共に、安定した表示状態を実現可能な投射型表示装置１０００を提供することができる。液晶ライトバルブ１２１０，１２２０，１２３０として、上記第２実施形態の液晶装置を用いても同様な効果が得られる。

なお、本実施形態の投射型表示装置１０００では、超高圧水銀灯などの白色光源を用いたが、これに限定されるものではない。例えば、赤色光（Ｒ）、緑色光（Ｇ）、青色光（Ｂ）のそれぞれに対応した例えばレーザー光源やＬＥＤなどの固体光源を用いてもよい。

本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。

（変形例１）上記実施形態における薄膜トランジスターの遮光構造を適用可能な電気光学装置は、透過型の液晶装置に限定されない。例えば、画素に有機ＥＬ素子などの発光素子を備えた表示装置において、発光素子からの光による薄膜トランジスターの光リーク電流の発生を抑制する遮光構造としても適用することができる。

（変形例２）上記実施形態の液晶装置が適用される電子機器は、上記第３実施形態の投射型表示装置１０００に限定されない。例えば、液晶装置として画素に着色層を有するカラーフィルターを備える構成とすることで、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として好適に用いることができる。

以下に、上記実施形態から導き出される内容を記載する。

本願の電気光学装置は、チャネル領域と、ソースドレイン領域とを含む半導体層を有するトランジスターと、ソースドレイン領域に電気的に接続された遮光性を有するソースドレイン電極と、を備え、ソースドレイン領域は、チャネル領域側の第１領域と、チャネル領域側とは反対側に第１領域よりも線幅が狭い第２領域とを有し、ソースドレイン電極は、ソースドレイン領域の第２領域を覆うように設けられていることを特徴とする。

本願の構成によれば、半導体層のソースドレイン領域にソースドレイン電極が接続されてトランジスターのソースまたはドレインとして機能する。ソースドレイン電極は、ソースドレイン領域のチャネル領域側の第１領域よりも線幅が狭い第２領域を覆うように設けられている。したがって、ソースドレイン領域の端部となる第２領域に入射する光を遮光性のソースドレイン電極によって遮光することができる。また、第２領域は第１領域に比べて線幅が狭く、ソースドレイン領域の端部に入射する光の入射範囲が限定されることから、ソースドレイン領域の端部に入射する光をソースドレイン電極によって確実に遮光することができる。すなわち、半導体層のソースドレイン領域の端部である第２領域に入射した光によるトランジスターの光リーク電流の発生を低減可能な電気光学装置を提供することができる。

上記に記載の電気光学装置において、第２領域は、第１領域から第２領域の端部に行くほど連続的に線幅が狭くなっており、ソースドレイン電極は、第２領域の上面及び側面と接していることが好ましい。
この構成によれば、ソースドレイン領域の端部となる第２領域に入射する光の入射範囲がより限定されるので、ソースドレイン領域の端部に対するソースドレイン電極の遮光性が向上する。

上記に記載の電気光学装置において、基板と、基板と半導体層との間に層間絶縁層とを有し、層間絶縁層には、平面視でソースドレイン領域の第２領域に沿って溝が設けられ、ソースドレイン電極の一部は溝の内側に設けられていることが好ましい。
この構成によれば、層間絶縁層を伝播して半導体層のソースドレイン領域の第２領域に入射する光を溝の内側に設けられたソースドレイン電極の一部によって遮光することができる。つまり、ソースドレイン領域の端部に対するソースドレイン電極の遮光性がより向上する。

上記に記載の電気光学装置において、溝は、層間絶縁層を貫通し、基板の層間絶縁層側に設けられていることが好ましい。
この構成によれば、基板や層間絶縁層を伝播して半導体層のソースドレイン領域の第２領域に入射する光を溝の内側に設けられたソースドレイン電極の一部によって遮光することができる。つまり、ソースドレイン領域の端部に対するソースドレイン電極の遮光性がさらに向上する。

上記に記載の電気光学装置において、半導体層は、チャネル領域とソースドレイン領域との間に設けられた低濃度不純物領域を有し、ソースドレイン電極は、低濃度不純物領域から離間して設けられていることが好ましい。
この構成によれば、ソースドレイン電極に与えられる電位が半導体層の低濃度不純物領域に影響を及ぼし難いので、ソースドレイン電極による遮光性を確保しつつ、安定した動作状態が得られるトランジスターを備えた電気光学装置を提供することができる。

上記に記載の電気光学装置において、半導体層は、ポリシリコンからなり、ソースドレイン電極は、ソースドレイン領域の第２領域と接するバリア層と、バリア層に接する導電層とを含み、バリア層は、導電層よりもシリコンと反応し難い導電部材を含むことが好ましい。
この構成によれば、ポリシリコンからなるソースドレイン領域とソースドレイン電極を構成する導電層との間にバリア層が設けられているので、ポリシリコンと導電層とが反応してソースドレイン電極の電気的な性質が劣化することを防止できる。つまり、ソースドレイン領域とソースドレイン電極との電気的な接続を安定化させることができる。

上記に記載の電気光学装置において、バリア層はチタンを含む第１層と窒化チタンを含む第２層とを有し、導電層はタングステンを含み、バリア層の第１層がソースドレイン領域の第２領域と接し、バリア層の第１層と導電層との間にバリア層の第２層が設けられていることが好ましい。
この構成によれば、バリア層のチタンを含む第１層とタングステンを含む導電層との間に、窒化チタンを含む第２層が設けられている。チタンは窒化チタンよりも導電性に優れ、窒化チタンはチタンよりもシリサイド化し難いことから、半導体層を構成するポリシリコンにより導電層に含まれるタングステンがシリサイド化することを確実に防止することができる。つまり、ソースドレイン領域とソースドレイン電極との電気的な接続をより安定化させることができる。

本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
本願の構成によれば、半導体層のソースドレイン領域の端部である第２領域に入射した光によるトランジスターの光リーク電流の発生を確実に低減可能な電気光学装置を備えていることから、電気光学装置に強い光が入射しても安定した動作状態を実現可能な電子機器を提供することができる。

１０…素子基板、１０ｓ…基板としての基材、１１ａ…層間絶縁層としての第１層間絶縁層、３０…薄膜トランジスター（ＴＦＴ）、３０ａ…半導体層、３０ｃ…チャネル領域、３０ｄ…ソースドレイン領域としてのドレイン領域、３０ｄ₁…ドレイン領域の第１領域、３０ｄ₂…ドレイン領域の第２領域、３０ｅ，３０ｆ…低濃度不純物領域（ＬＤＤ領域）、３０ｇ…ゲート電極、３０ｓ…ソースドレイン領域としてのソース領域、３０ｓ₁…ソース領域の第１領域、３０ｓ₂…ソース領域の第２領域、３１…ソースドレイン電極としてのソース電極、３１ａ…バリア層の第１層、３１ｂ…バリア層の第２層、３１ｃ…導電層、３１ｄ，３１ｔ，３１ｖ…溝、３２…ソースドレイン電極としてのドレイン電極、３２ａ…バリア層の第１層、３２ｂ…バリア層の第２層、３２ｃ…導電層、３２ｄ，３２ｔ，３２ｖ…溝、１００…電気光学装置としての液晶装置、１０００…電子機器としての投射型表示装置。

Claims (8)

1. チャネル領域と、ソースドレイン領域とを含む半導体層を有するトランジスターと、
   前記ソースドレイン領域に電気的に接続された遮光性を有するソースドレイン電極と、を備え、
   前記ソースドレイン領域は、前記チャネル領域側の第１領域と、前記チャネル領域側とは反対側に前記第１領域よりも線幅が狭い第２領域とを有し、
   前記ソースドレイン電極は、前記ソースドレイン領域の前記第２領域を覆うように設けられている、電気光学装置。
2. 前記第２領域は、前記第１領域から前記第２領域の端部に行くほど連続的に線幅が狭くなっており、
   前記ソースドレイン電極は、前記第２領域の上面及び側面と接している、請求項１に記載の電気光学装置。
3. 基板と、前記基板と前記半導体層との間に層間絶縁層とを有し、
   前記層間絶縁層には、平面視で前記ソースドレイン領域の前記第２領域に沿って溝が設けられ、前記ソースドレイン電極の一部は前記溝の内側に設けられている、請求項１または２に記載の電気光学装置。
4. 前記溝は、前記層間絶縁層を貫通し、前記基板の前記層間絶縁層側に設けられている、請求項３に記載の電気光学装置。
5. 前記半導体層は、前記チャネル領域と前記ソースドレイン領域との間に設けられた低濃度不純物領域を有し、
   前記ソースドレイン電極は、前記低濃度不純物領域から離間して設けられている、請求項１乃至４のいずれか一項に記載の電気光学装置。
6. 前記半導体層は、ポリシリコンからなり、
   前記ソースドレイン電極は、前記ソースドレイン領域の前記第２領域と接するバリア層と、前記バリア層に接する導電層とを含み、前記バリア層は、前記導電層よりもシリコンと反応し難い導電部材を含む、請求項１乃至５のいずれか一項に記載の電気光学装置。
7. 前記バリア層はチタンを含む第１層と窒化チタンを含む第２層とを有し、
   前記導電層はタングステンを含み、
   前記バリア層の前記第１層が前記ソースドレイン領域の前記第２領域と接し、
   前記バリア層の前記第１層と前記導電層との間に前記バリア層の前記第２層が設けられている、請求項６に記載の電気光学装置。
8. 請求項１乃至７のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。

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