JP2019040152A - 電気光学装置、電子機器 - Google Patents
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Abstract
【課題】画素の大きさが小さくなっても所望の電気容量を有する蓄積容量を備えた電気光学装置及び電子機器を提供すること。【解決手段】電気光学装置としての液晶装置100は、素子基板10上に画素ごとに設けられた、トランジスターとしてのTFT30と、互いに電気的に並列接続された少なくとも3つの蓄積容量16a,16b,16cと、を備え、素子基板10上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的にTFT30のドレインに接続される少なくとも5つの容量電極16d,16f,16h,16k,16mを有し、TFT30のドレインと第2容量電極16fとの接続を図るドレインコンタクト部としてのコンタクトホール36と、第2容量電極16fと第4容量電極16kとの接続を図る容量電極コンタクト部としてのコンタクトホール37とが平面視で重なって接続されている。【選択図】図8
Description
本発明は、電気光学装置、電気光学装置を備えた電子機器に関する。
電気光学装置として、例えば、アクティブ駆動型の液晶装置は、複数の画素ごとに、画素電極と、画素電極の電位を制御可能なトランジスターと、画素電極の電位を保持するため画素電極に接続された蓄積容量とを有している。蓄積容量は、誘電体膜を挟んで配置された一対の容量電極を有している。蓄積容量の容量値は、一対の容量電極の面積に比例する。高精細な表示品位を実現するために画素の大きさを小さくすると、画素ごとに設けられる蓄積容量の一対の容量電極の面積も小さくなって、画素を安定的に駆動可能な容量値を確保することが難しくなる。画素の駆動が不安定になると、例えば画素の輝度むらなどの表示不具合が生ずる。
このような蓄積容量に係る問題を改善するため、例えば、特許文献1には、基板上において、トランジスターの半導体層とデータ線との間に、電気的に並列に接続された3つの蓄積容量が構築された電気光学装置が開示されている。3つの蓄積容量は少なくとも5つの容量電極を有し、基板上において、少なくとも5つの容量電極のうち奇数番目に積層された少なくとも2つの容量電極が共通コンタクトホールを介して容量線と電気的に接続されている例が示されている。このような構成によれば、容量電極の面積が小さくなっても、3つの蓄積容量を重畳して配置することで、画素容量の容量値を確保して優れた表示品質を実現することが可能であるとしている。
上記特許文献1によれば、基板上に配置された5つの容量電極のうち、偶数番目に積層された第2容量電極と第4容量電極とを、トランジスターのドレインに接続するために、2つのコンタクトホールを設ける例(上記特許文献1の図8参照)が示されている。2つのコンタクトホールの一方の内側には第2容量電極が敷設され、第2容量電極に誘電体膜を介して第3容量電極が対向配置されて第2蓄積容量の一部として機能している。また、該2つのコンタクトホールの他方の内側には第4容量電極が敷設され、第4容量電極に誘電体膜を介して第5容量電極が対向配置されて第3蓄積容量の一部として機能している。
また、偶数番目に積層された第2容量電極と第4容量電極とを、トランジスターのドレインに接続するために、1つのコンタクトホールを設ける例(上記特許文献1の図34参照)が示されている。この場合、コンタクトホールの内壁に第2容量電極の一部が露出するように形成されて、コンタクトホール内に敷設された第4容量電極と電気的に接続されている。また、コンタクトホールの内側には、第4容量電極に誘電体膜を介して第5容量電極が対向配置されて第4蓄積容量の一部として機能している。
すなわち、上記特許文献1に示された、トランジスターのドレインと偶数番目の容量電極との電気的な接続を図るコンタクトホールはいずれもその内部が蓄積容量の一部として機能するように構成されている。したがって、電気容量を確保する点では優れているものの、トランジスターの半導体層の配置においては、これらのコンタクトホールとの接続を図るべく、半導体層のドレイン領域の大きさが規定されている。言い換えれば、半導体層の配置に制約が生じ、画素の大きさによっては上記特許文献1に示されたような半導体層及び半導体層に係るコンタクトホールの配置が困難となる場合がある。
また、トランジスターのドレインとの接続を図るコンタクトホール内に誘電体膜を均一に成膜することは難しく、コンタクトホール内において誘電体膜に欠損が生ずると一対の容量電極が電気的に短絡して蓄積容量の機能を果たさなくなるという課題がある。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
[適用例]本適用例に係る電気光学装置は、基板と、前記基板上に画素ごとに設けられたトランジスターと、前記基板上に重畳され、互いに電気的に並列接続された少なくとも3つの蓄積容量と、を備え、前記少なくとも3つの蓄積容量は、前記基板上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的に前記トランジスターのドレインに接続される少なくとも5つの容量電極を有し、前記トランジスターのドレインと第2容量電極との接続を図るドレインコンタクト部と、前記第2容量電極と第4容量電極との接続を図る容量電極コンタクト部とが平面視で重なって接続されている。
本適用例によれば、平面視でドレインコンタクト部に重なるように容量電極コンタクト部を設けることによって、これらのコンタクト部が設けられる範囲を小さくすることができる。つまり、ドレインコンタクト部に対応するトランジスターの半導体層の配置における自由度が向上する。ゆえに、画素が高精細となってもトランジスターと、少なくとも3つの蓄積容量とを基板上に配置し、画素における蓄積容量の電気容量を確保して、安定した駆動状態を実現可能な電気光学装置を提供できる。
上記適用例に記載の電気光学装置において、前記第2容量電極は、前記ドレインコンタクト部において前記トランジスターのドレインに連通するコンタクトホールを埋める第1導電層と、前記第1導電層に積層された第2導電層とを含み、前記容量電極コンタクト部では、前記第2導電層と前記第4容量電極とが接続されていることが好ましい。
この構成によれば、トランジスターのドレインに連通するコンタクトホールは、第1導電層で埋められ、第1導電層に第2導電層が積層されて第4容量電極と電気的に接続されている。したがって、第2容量電極の上層に形成される第3容量電極のパターニングにおいて、例えば第2導電層の一部が欠損したとしても、トランジスターのドレインと第2容量電極の電気的な接続を確保しつつ、第2容量電極と第4容量電極との電気的な接続を安定して確保することができる。
また、ドレインコンタクト部を構成するコンタクトホール内には、第2容量電極のみが存在し、当該コンタクトホール内に誘電体膜を介して一対の容量電極を配置して蓄積容量として機能させない。よって、当該コンタクトホール内に蓄積容量を構築する場合に比べて、基板上に少なくとも3つの蓄積容量を歩留りよく構築可能である。
この構成によれば、トランジスターのドレインに連通するコンタクトホールは、第1導電層で埋められ、第1導電層に第2導電層が積層されて第4容量電極と電気的に接続されている。したがって、第2容量電極の上層に形成される第3容量電極のパターニングにおいて、例えば第2導電層の一部が欠損したとしても、トランジスターのドレインと第2容量電極の電気的な接続を確保しつつ、第2容量電極と第4容量電極との電気的な接続を安定して確保することができる。
また、ドレインコンタクト部を構成するコンタクトホール内には、第2容量電極のみが存在し、当該コンタクトホール内に誘電体膜を介して一対の容量電極を配置して蓄積容量として機能させない。よって、当該コンタクトホール内に蓄積容量を構築する場合に比べて、基板上に少なくとも3つの蓄積容量を歩留りよく構築可能である。
上記適用例に記載の電気光学装置において、前記少なくとも3つの蓄積容量は、第1誘電体膜を介して対向配置された第1容量電極及び前記第2容量電極からなる第1蓄積容量と、第2誘電体膜を介して対向配置された前記第2容量電極及び第3容量電極からなる第2蓄積容量と、第3誘電体膜を介して対向配置された前記第4容量電極及び第5容量電極からなる第3蓄積容量とを含む。
この構成によれば、第1蓄積容量と第2蓄積容量との間に絶縁膜を配置せずとも、第1蓄積容量と第2蓄積容量とを重畳することができる。
この構成によれば、第1蓄積容量と第2蓄積容量との間に絶縁膜を配置せずとも、第1蓄積容量と第2蓄積容量とを重畳することができる。
上記適用例に記載の電気光学装置において、前記少なくとも3つの蓄積容量は、第1誘電体膜を介して対向配置された第1容量電極及び前記第2容量電極からなる第1蓄積容量と、第2誘電体膜を介して対向配置された第3容量電極及び前記第4容量電極からなる第2蓄積容量と、第3誘電体膜を介して対向配置された前記第4容量電極及び第5容量電極からなる第3蓄積容量とを含むとしてもよい。
この構成によれば、第2蓄積容量と第3蓄積容量との間に絶縁膜を配置せずとも、第2蓄積容量と第3蓄積容量とを重畳することができる。
つまり、これらの構成によれば、基板上における絶縁膜の配置を簡略化して、3つの蓄積容量を積層して配置することができる。
この構成によれば、第2蓄積容量と第3蓄積容量との間に絶縁膜を配置せずとも、第2蓄積容量と第3蓄積容量とを重畳することができる。
つまり、これらの構成によれば、基板上における絶縁膜の配置を簡略化して、3つの蓄積容量を積層して配置することができる。
[適用例]本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、画素の蓄積容量において所望の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置を備えた電子機器を提供することができる。
本適用例によれば、画素の蓄積容量において所望の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置を備えた電子機器を提供することができる。
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
本実施形態では、電気光学装置として画素ごとに薄膜トランジスター(Thin Film Transistor;以降TFTと称す)を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
(第1実施形態)
<電気光学装置>
まず、本実施形態の電気光学装置としての液晶装置の構成について、図1〜図3を参照して説明する。図1は第1実施形態の液晶装置の構成を示す概略平面図、図2は図1に示す第1実施形態の液晶装置のH−H’線に沿った概略断面図である。図3は第1実施形態の液晶装置の電気的な構成を示す等価回路図である。
<電気光学装置>
まず、本実施形態の電気光学装置としての液晶装置の構成について、図1〜図3を参照して説明する。図1は第1実施形態の液晶装置の構成を示す概略平面図、図2は図1に示す第1実施形態の液晶装置のH−H’線に沿った概略断面図である。図3は第1実施形態の液晶装置の電気的な構成を示す等価回路図である。
図1及び図2に示すように、本実施形態の液晶装置100は、互いに対向配置された素子基板10及び対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10の基材10s及び対向基板20の基材20sは、透光性を有する例えば石英基板やガラス基板などが用いられている。なお、本明細書における透光性とは、可視光領域の波長の光を少なくとも85%以上透過可能な性質を言う。
素子基板10は、対向基板20よりも一回り大きい。素子基板10と対向基板20とは、対向基板20の外縁部に沿って額縁状に配置されたシール材40を介して貼り合わされ、その隙間に正または負の誘電異方性を有する液晶が封入されて、液晶層50が構成されている。シール材40は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材40には、一対の基板の間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
シール材40の内側には、複数の画素Pがマトリックス状に配列した表示領域Eが設けられている。また、対向基板20には、シール材40と表示領域Eとの間に表示領域Eを取り囲む見切り部21が設けられている。見切り部21は、例えば遮光性の金属あるいは該金属の合金や酸化物などで構成されている。なお、表示領域Eは、表示に寄与する複数の画素Pに加えて、複数の画素Pを囲むように配置されたダミー画素を含むとしてもよい。
素子基板10には、複数の外部接続端子104が配列した端子部が設けられている。素子基板10の上記端子部に沿った第1の辺部とシール材40との間にデータ線駆動回路101が設けられている。また、第1の辺部に対向する第2の辺部に沿ったシール材40と表示領域Eとの間に検査回路103が設けられている。さらに、第1の辺部と直交し互いに対向する第3の辺部及び第4の辺部に沿ったシール材40と表示領域Eとの間に走査線駆動回路102が設けられている。第2の辺部のシール材40と検査回路103との間には、2つの走査線駆動回路102を繋ぐ複数の配線105が設けられている。
これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、第1の辺部に沿って配置された複数の外部接続端子104に接続されている。以降、第1の辺部に沿った方向をX方向とし、第3の辺部及び第4の辺部に沿った方向をY方向として説明する。また、本明細書では、X方向およびY方向と直交し、対向基板20の法線方向から見ることを「平面視」あるいは「平面的」という。
図2に示すように、素子基板10は、基材10s、並びに基材10sの液晶層50側の面に形成されたTFT30や画素電極15、及び画素電極15を覆う配向膜18などを有している。TFT30や画素電極15は、画素Pの構成要素である。画素Pの詳細は後述する。なお、本実施形態における素子基板10の基材10sが本発明における基板の一例である。
対向基板20は、基材20s、並びに基材20sの液晶層50側の面に順に積層された見切り部21、平坦化層22、対向電極23、及び配向膜24などを有している。
見切り部21は、図1に示すように表示領域Eを取り囲むと共に、平面的に走査線駆動回路102、検査回路103と重なる位置に設けられている。これにより対向基板20側からこれらの駆動回路を含む周辺回路に入射する光を遮り、周辺回路が光によって誤動作することを防止する役割を有している。また、不必要な迷光が表示領域Eに入射しないように遮光して、表示領域Eの表示における高いコントラストを確保している。
平坦化層22は、例えばシリコン酸化物などの無機材料からなり、透光性を有して見切り部21を覆うように設けられている。このような平坦化層22は、例えばプラズマCVD法などを用いて形成された酸化シリコン膜であり、平坦化層22上に形成される対向電極23の表面凹凸を緩和可能な程度の膜厚を有している。
対向電極23は、例えばITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜からなり、平坦化層22を覆うと共に、図1に示すように対向基板20の四隅に設けられた上下導通部106により素子基板10側の配線に電気的に接続されている。
画素電極15を覆う配向膜18及び対向電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて設定されており、シリコン酸化物などの無機材料の斜め蒸着膜(無機配向膜)が採用されている。配向膜18,24は、無機配向膜の他にポリイミドなどの有機配向膜を採用してもよい。
このような液晶装置100は透過型であって、画素Pが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
次に、図3を参照して、液晶装置100の電気的な構成について説明する。液晶装置100は、少なくとも表示領域Eにおいて互いに絶縁されて直交する信号線としての複数の走査線3及び複数のデータ線6aと、固定電位が印加される容量線7とを有する。なお、図3では、データ線6aに沿って並行するように容量線7を示したが、必ずしもこれに限定されるものではない。
走査線3とデータ線6aとで区分された領域には、画素電極15と、TFT30と、画素容量16とが設けられ、これらが画素Pの画素回路を構成している。画素容量16は、TFT30及び画素電極15と、容量線7との間で電気的に並列接続された3つの蓄積容量16a,16b,16cを含むものである。
走査線3はTFT30のゲートに電気的に接続され、データ線6aはTFT30のソースに電気的に接続され、画素電極15はTFT30のドレインに電気的に接続されている。
データ線6aは、データ線駆動回路101(図1参照)に接続されている。画像信号D1,D2,…,Dnは、データ線駆動回路101からデータ線6aを経由して各画素Pに供給される。走査線3は、走査線駆動回路102(図1参照)に接続されている。走査信号SC1,SC2,…,SCmは、走査線駆動回路102から走査線3を経由して各画素Pに供給される。
データ線駆動回路101から供給される画像信号D1〜Dnは、この順に線順次でデータ線6aに供給してもよく、互いに隣り合う複数のデータ線6a同士に対してグループごとに供給してもよい。走査線駆動回路102は、走査線3に対して、走査信号SC1〜SCmを所定のタイミングでパルス的に線順次で供給する。
液晶装置100は、スイッチング素子であるTFT30が走査信号SC1〜SCmの入力により一定期間だけオン状態とされることで、データ線6aから供給される画像信号D1〜Dnが所定のタイミングで画素電極15に書き込まれる構成となっている。そして、画素電極15を介して液晶層50に書き込まれた所定レベルの画像信号D1〜Dnは、画素電極15と対向電極23との間で一定期間保持される。
保持された画像信号D1〜Dnがリークするのを防止するため、画素電極15と対向電極23との間に形成される液晶容量と並列に画素容量16が接続されている。具体的には、画素容量16は、TFT30のドレインと容量線7との間に設けられている。
なお、図1に示した検査回路103には、データ線6aが接続されており、液晶装置100の製造過程において、上記画像信号を検出することで液晶装置100の動作欠陥などを確認できる構成となっているが、図3の等価回路では省略している。
また、検査回路103は、上記画像信号をサンプリングしてデータ線6aに供給するサンプリング回路、データ線6aに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
次に、液晶装置100における画素Pの構成について、図4を参照して説明する。図4は第1実施形態の液晶装置における画素の配置を示す概略平面図である。
図4に示すように、液晶装置100における画素Pは、例えば平面視で略四角形(略正方形)の開口領域(開口部とも言う)を有する。開口領域は、X方向とY方向とに延在し格子状に設けられた遮光性の非開口領域(非開口部とも言う)により囲まれている。
図4に示すように、液晶装置100における画素Pは、例えば平面視で略四角形(略正方形)の開口領域(開口部とも言う)を有する。開口領域は、X方向とY方向とに延在し格子状に設けられた遮光性の非開口領域(非開口部とも言う)により囲まれている。
X方向に延在する非開口領域には、図3に示した走査線3が設けられている。走査線3は遮光性の導電部材が用いられており、走査線3によって非開口領域の一部が構成されている。
同じく、Y方向に延在する非開口領域には、図3に示したデータ線6aや容量線7が設けられている。データ線6aや容量線7も遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。
非開口領域の交差部付近には、図3に示したTFT30や画素容量16が設けられている。詳しい画素Pの構造については後述するが、交差部付近にTFT30や画素容量16を設ける関係上、交差部付近の非開口領域の幅は、他の部分に比べて広くなっている。遮光性を有する非開口領域の交差部付近にTFT30や画素容量16を設けることにより、開口領域における開口率を確保している。
画素Pごとに画素電極15が設けられている。画素電極15は平面視で略正方形であり、画素電極15の外縁が非開口領域と重なるようにして開口領域に設けられている。
本実施形態の液晶装置100は、透過型であって、対向基板20側から光が入射することを前提として構成されている。素子基板10には、前述したように、画素PごとにTFT30、画素電極15、画素容量16が設けられている。また、画素容量16は3つの蓄積容量16a,16b,16cを含んで構成され、且つこれら3つの蓄積容量16a,16b,16cは、非開口領域に配置されている。言い換えれば、3つの蓄積容量16a,16b,16cもまた非開口領域の一部を構成している。
<素子基板の構造>
次に、素子基板10における各構成について、図5〜図9を参照して説明する。図5は第1実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図6は第1実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図7は第1実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図8は図5のA−A’線に沿った第1実施形態の液晶装置の素子基板の構造を示す概略断面図、図9は図5のB−B’線に沿った第1実施形態の液晶装置の素子基板の構造を示す概略断面図である。なお、素子基板10は、基材10s上において各構成が形成される複数の配線層を有しており、図5〜図7は、各配線層における構成の平面的な配置を示すものである。また、以降に説明する各配線層の構成の膜厚の値は、好ましい平均的な値を示すものである。
次に、素子基板10における各構成について、図5〜図9を参照して説明する。図5は第1実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図6は第1実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図7は第1実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図8は図5のA−A’線に沿った第1実施形態の液晶装置の素子基板の構造を示す概略断面図、図9は図5のB−B’線に沿った第1実施形態の液晶装置の素子基板の構造を示す概略断面図である。なお、素子基板10は、基材10s上において各構成が形成される複数の配線層を有しており、図5〜図7は、各配線層における構成の平面的な配置を示すものである。また、以降に説明する各配線層の構成の膜厚の値は、好ましい平均的な値を示すものである。
図5は、X方向に隣り合う画素Pを取り上げて、対応するTFT30や走査線3の配置を示したものである。図5に示すように、走査線3は、X方向に隣り合う画素Pに跨ってX方向に延在する第1走査線31(図5では破線で図示)と、平面視で第1走査線31に重なり合うように配置され、同じくX方向に延在する第2走査線32(図5では実線で図示)とを含んで構成されている。
第1走査線31は、X方向に延在する本線部31aと、本線部31aの拡張部からY方向に突出した2つの突出部31b,31cを有している。このような第1走査線31を画素Pの配置ピッチに基づいて、Y方向に所定の間隔を置いて配置することで、図4に示した格子状の非開口領域が構成されている。画素Pごとに設けられるTFT30の半導体層30aは、本実施形態では、画素Pの左下の角の第1走査線31における突出部31b,31cと重なる位置に配置され、Y方向に延在している。
Y方向に細長い半導体層30aは、第1ソース・ドレイン領域と、チャネル領域30cと、第2ソース・ドレイン領域と、を有している。第1ソース・ドレイン領域は、突出部31bと重なっている。第2ソース・ドレイン領域は、突出部31cと重なっている。チャネル領域30cは、第1ソース・ドレイン領域と第2ソース・ドレイン領域との間にある。第1ソース・ドレイン領域は、前述した図3の等価回路においてデータ線6aにコンタクトホール35を介して電気的に接続されることから、以降、ソース領域30sと呼ぶ。第2ソース・ドレイン領域は、同じく図3の等価回路において画素電極15や画素容量16にコンタクトホール36を介して電気的に接続されることから、以降、ドレイン領域30dと呼ぶ。
本実施形態における半導体層30aのドレイン領域30dに接続するコンタクトホール36は、本発明のドレインコンタクト部の一例である。詳しくは後述するが、コンタクトホール36は、画素容量16を構成する5つの容量電極のうち、第2容量電極及び第4容量電極に接続されている。
第2走査線32は、X方向に延在する本線部32aと、X方向に間隔を置いて設けられた2つの拡張部32b,32cと、2つの拡張部32b,32cを繋ぐように配置されると共にY方向に突出した突出部32gと、を有している。また、突出部32gは、半導体層30aのチャネル領域30cと重なるように配置されている。2つの拡張部32b,32cには、第1走査線31と、第2走査線32とを電気的に接続させるためのコンタクトホール33,34が設けられている。つまり、コンタクトホール33,34によって電気的に接続された第1走査線31と第2走査線32とにより走査線3が構成されている。走査線3のうち、半導体層30aのチャネル領域30cと重なるように配置された突出部32gがTFT30におけるゲート電極として機能するものである。
この後に素子基板10における各構成の構造を説明するため、図5〜図7では、コンタクトホール35から半導体層30aに沿ってコンタクトホール36に至る線分をA−A’線として示す。また、コンタクトホール33、半導体層30a、コンタクトホール34を横断し、後述するコンタクトホール81を通過して画素電極15に至る線分をB−B’線として示す。なお、B−B’線は、説明の都合上、始点の位置が、図5〜図7において異なっている場合がある。
図6に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。X方向に隣り合うデータ線6aの間に、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cは、図5に示した、走査線3の本線部31a,32aと重なる位置に配置されている。つまり、データ線6a、中継層6b,6cは、図4に示した非開口領域を構成するように同一の配線層に設けられている。中継層6b,6cには、後述する画素容量16の容量電極との接続を図るためのコンタクトホール61,62,63が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cに2つのコンタクトホール61,62が設けられている。コンタクトホール61は、第1容量電極に接続される。コンタクトホール61に対してコンタクトホール62の方がX方向に長く、コンタクトホール62は、第3容量電極と第4容量電極とに接続される共通コンタクトホールとして機能している。詳しくは後述する。
図7に示すように、容量線7は、Y方向に延在する本線部7aと、本線部7aから図面上でX方向の左側に突出した突出部7bと、を有している。容量線7は、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。容量線7の本線部7aは、平面視で半導体層30aに重なるように設けられている。X方向に隣り合う容量線7の間に、X方向に延在する中継層7cが設けられている。容量線7の突出部7bと、中継層7cとは、図6に示した、中継層6b,6cと重なる位置に配置されている。突出部7bには中継層6cとの電気的な接続を図るためのコンタクトホール71が設けられ、中継層7cには、中継層6bとの電気的接続を図るためのコンタクトホール72が設けられている。また、中継層7cには、画素電極15との電気的な接続を図るためのコンタクトホール81が配置される。コンタクトホール81は、中継層7cのX方向における中間位置で開口領域側にやや突出した部分に設けられている。つまり、容量線7、中継層7cは、図4に示した非開口領域を構成するように同一の配線層に設けられている。
次に、図8、図9を参照して素子基板10のA−A’線及びB−B’線に沿った断面構造を説明する。
図8に示すように、基材10s上には、まず、第1走査線31が形成される。第1走査線31は、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第1走査線31は、基材10s側から入射する戻り光を遮光すると共に、対向基板20側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第1走査線31はW−Si(タングステンシリサイド)を用いて形成されている。第1走査線31の膜厚は例えば200nm〜500nmである。
図8に示すように、基材10s上には、まず、第1走査線31が形成される。第1走査線31は、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第1走査線31は、基材10s側から入射する戻り光を遮光すると共に、対向基板20側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第1走査線31はW−Si(タングステンシリサイド)を用いて形成されている。第1走査線31の膜厚は例えば200nm〜500nmである。
次に、第1走査線31を覆う第1層間絶縁膜11aが形成される。第1層間絶縁膜11aは、この後に第1層間絶縁膜11a上に半導体層30aが形成されることから、意図的に不純物が導入されていない、例えば酸化シリコン膜(None−doped Silicate Glass;NSG膜)や窒化シリコン膜を用いて形成される。第1層間絶縁膜11aの形成方法としては、モノシラン(SiH4)、2塩化シラン(SiCl2H2)、TEOS(テトラエトキシシラン)、アンモニアなどの処理ガスを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第1層間絶縁膜11aの膜厚は例えば200nm〜500nmである。
続いて、第1層間絶縁膜11a上に半導体層30aが形成される。半導体層30aは例えば減圧CVD法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、不純物イオンが選択的に注入されて、ソース領域30s、低濃度領域、チャネル領域30c、低濃度領域、ドレイン領域30dを含むLDD(Lightly Doped Drain)構造が構築されている。半導体層30aの膜厚は例えば30nm〜70nmである。
次に、半導体層30aを覆うゲート絶縁膜11bが形成される。ゲート絶縁膜11bは例えばシリコンの半導体膜を熱酸化して得られた第1酸化シリコン膜と、減圧CVD法を用い700℃から900℃の高温条件で形成された第2酸化シリコン膜との二層構造となっている。ゲート絶縁膜11bの膜厚は例えばおよそ50nm〜100nmである。
ゲート絶縁膜11b上に第2走査線32が形成される。第2走査線32は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第2走査線32は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧CVD法で燐(P)がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が1×1019個/cm3以上の濃度で含まれるように形成したものである。第2走査線32は、前述したように、半導体層30aのチャネル領域30cと平面視で重なるようにパターニングされる。本実施形態において、以降、導電性のポリシリコン膜は、上述したように、燐原子をドープすることで導電性が付与されたものを指すこととする。なお、ドープされる原子は燐(P)に限定されない。
次に、第2走査線32を覆う第2層間絶縁膜11cが形成される。第2層間絶縁膜11cは、前述したNSG膜、あるいは燐(P)を含むPSG(Phospho Silicate Glass)膜、硼素を含むBSG(Boro Silicate Glass)膜、硼素(B)と燐(P)とが含まれるBPSG(Boro−phospho Silicate Glass)膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、2塩化シラン、TEOS、TEB(テトラエチルポートレート)、TMOP(テトラメチルオキシフォスレート)などを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第2層間絶縁膜11cの膜厚は例えば200nm〜500nmである。
第2層間絶縁膜11c上に、3つの蓄積容量16a,16b,16cが積層して形成されて画素容量16が構成される。3つの蓄積容量16a,16b,16cは、5つの容量電極16d,16f,16h,16k,16mを含んで構成されている。第2層間絶縁膜11c上において、最初に設けられた蓄積容量16aは、誘電体膜16eを挟んで対向配置された容量電極16dと容量電極16fとにより構成されている。2番目に設けられた蓄積容量16bは、容量電極16fに対して誘電体膜16gを挟んで容量電極16hを積層することにより構成されている。また、3番目に設けられた蓄積容量16cは、容量電極16kに対して誘電体膜16nを挟んで容量電極16mを積層することにより構成されている。第2層間絶縁膜11c上において、3番目に積層された容量電極16hと4番目に積層された容量電極16kとの間には、第3層間絶縁膜11eが形成されている。そして、3つの蓄積容量16a,16b,16c、すなわち画素容量16を覆う第4層間絶縁膜12が形成される。第3層間絶縁膜11e及び第4層間絶縁膜12は、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。
5つの容量電極16d,16f,16h,16k,16mのそれぞれは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、導電性のポリシリコン膜を用い、膜厚が例えば200nm〜500nmとなるように各容量電極を形成した。
以降、本実施形態では、3つの蓄積容量16a,16b,16cについて、基材10s上に積層される順に、第1蓄積容量16a、第2蓄積容量16b、第3蓄積容量16cと呼ぶこともある。同様に、5つの容量電極16d,16f,16h,16k,16mについても、第1容量電極16d、第2容量電極16f、第3容量電極16h、第4容量電極16k、第5容量電極16mと呼ぶこともある。また、一対の容量電極の間に形成される誘電体膜についても、基材10s上に積層される順に、第1誘電体膜16e、第2誘電体膜16g、第3誘電体膜16nと呼ぶ。
これらの誘電体膜は、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層することにより形成してもよい。これらの誘電体膜の形成方法としては、常圧CVD法、減圧CVD法、プラズマCVD法、蒸着法、スパッタ法などを挙げることができる。本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmとなるように各誘電体膜を形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。
本実施形態において、第2容量電極16fは、ゲート絶縁膜11b及び第2層間絶縁膜11cを貫通するコンタクトホール36を埋めるように形成され、半導体層30aのドレイン領域30dに接続されている。詳しくは、第2容量電極16fは、コンタクトホール36を埋める第1導電層16f1と、第1導電層16f1に積層された第2導電層16f2とからなる。
また、第2容量電極16fに対して第2誘電体膜16gを介して積層された第3容量電極16hには、コンタクトホール36と平面視で重なる位置に開口17が形成される。第3容量電極16hを覆う第3層間絶縁膜11eの上記開口17と平面視で重なる部分に、第2導電層16f2に至る貫通孔が形成される。この貫通孔の内部を被覆するように導電膜と誘電体膜と導電膜とが順次成膜されてパターニングされる。これにより、第3誘電体膜16nを介して第4容量電極16kと第5容量電極16mとが対向配置されてなる第3蓄積容量16c及びコンタクトホール37が形成される。コンタクトホール37は、第3蓄積容量16cの一部であって、コンタクトホール37により、偶数番目の第2容量電極16fと第4容量電極16kとが電気的に接続される。本実施形態のコンタクトホール37は、本発明の容量電極コンタクト部の一例である。
図8に示すように、第3蓄積容量16cを覆うように第4層間絶縁膜12が形成される。そして、第4層間絶縁膜12、第3層間絶縁膜11e、第2層間絶縁膜11c、ゲート絶縁膜11bを貫通して半導体層30aのソース領域30sに至る貫通孔が形成される。第4層間絶縁膜12を覆うと共に当該貫通孔の内部を被覆するように導電膜が成膜され、この導電膜をパターニングすることにより、データ線6aとコンタクトホール35とが形成される。つまり、データ線6aはコンタクトホール35を介して半導体層30aのソース領域30sに接続される。
一方で、図9に示すように、第4層間絶縁膜12には、5つの容量電極16d,16f,16h,16k,16mのうち、奇数番目に積層された、第1容量電極16dと、第3容量電極16h及び第5容量電極16mとに至る2つの貫通孔が形成される。この2つの貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層6cとコンタクトホール61,62とが形成される。また、第4層間絶縁膜12には、第4容量電極16kに至る貫通孔が形成され、この貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層6bとコンタクトホール63とが形成される。
なお、コンタクトホール61が接続される第1容量電極16dの端部を部分的に覆う部分絶縁膜11dが形成される。部分絶縁膜11dは、第1容量電極16d上に積層される第1誘電体膜16e、第2容量電極16f、第2誘電体膜16g、第3容量電極16hのパターニングにおいて、第1容量電極16dの上記端部がエッチングされるなどの不具合を防止するために設けられている。同様に、コンタクトホール63が接続される第4容量電極16kの端部を部分的に覆う部分絶縁膜11fが形成される。部分絶縁膜11fは、第4容量電極16k上に積層される第3誘電体膜16n、第5容量電極16mのパターニングにおいて、第4容量電極16kの上記端部がエッチングされるなどの不具合を防止するために設けられている。
上述したように、第4容量電極16kはコンタクトホール37を介して第2容量電極16fと接続されている。つまり、第4容量電極16kは、容量電極コンタクト部であるコンタクトホール37と、第2容量電極16fと、ドレインコンタクト部であるコンタクトホール36とを介して、半導体層30aのドレイン領域30dに接続されている。
そして、第3蓄積容量16cを覆う第4層間絶縁膜12上に、データ線6a、中継層6b,6cが形成される。データ線6a、中継層6b,6cは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。中継層6cは、コンタクトホール61,62に繋がっている。第3容量電極16hと第5容量電極16mとは、共通コンタクトホールであるコンタクトホール62によって電気的に接続される。コンタクトホール61は、第1容量電極16dと電気的に接続されている。したがって、第1容量電極16dは、奇数番目の第3容量電極16h及び第5容量電極16mと電気的に接続される。
図8及び図9に示すように、データ線6a、中継層6b,6cを覆う第5層間絶縁膜13が形成される。第5層間絶縁膜13もまた、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第5層間絶縁膜13の表面は、下層の配線層の影響を受けて凹凸が生ずることから、この後に形成される画素電極15に当該凹凸の影響が及ばないように、例えばCMP処理などの平坦化処理が施される。
平坦化処理が施された第5層間絶縁膜13には、中継層6c,6bに至る2つの貫通孔が形成される。第5層間絶縁膜13を覆うと共に当該2つの貫通孔の内部を被覆する導電膜が成膜されパターニングされて、容量線7を成す本線部7a及び突出部7bとコンタクトホール71とが形成される。同様に、中継層7cとコンタクトホール72とが形成される。つまり、第5層間絶縁膜13上に容量線7と中継層7cとが形成され、容量線7はコンタクトホール71を介して中継層6cに接続される。中継層7cはコンタクトホール72を介して中継層6bに接続される。つまり、基材10の第2層間絶縁膜11c上において、奇数番目に積層された第1容量電極16d、第3容量電極16h、第5容量電極16mは、コンタクトホール61,62を介して中継層6cに接続され、さらにコンタクトホール71を介して固定電位が与えられる容量線7に接続される。
容量線7、中継層7cを覆う第6層間絶縁膜14が形成される。第6層間絶縁膜14もまた、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。第6層間絶縁膜14には、中継層7cに至る貫通孔が形成される。第6層間絶縁膜14を覆うと共に、当該貫通孔の内部を被覆するように、例えば、ITO膜などの透明導電膜が成膜され、パターニングされて、画素電極15とコンタクトホール81とが形成される。画素電極15は、コンタクトホール81を介して中継層7cに接続される。
次に、5つの容量電極16d,16f,16h,16k,16mの平面的な配置について、図10〜図13を参照して説明する。図10は第1実施形態の第1容量電極の配置を示す概略平面図、図11は第1実施形態の第2容量電極及び第3容量電極の配置を示す概略平面図、図12は第1実施形態の第4容量電極の配置を示す概略平面図、図13は第1実施形態の第5容量電極の配置を示す概略平面図である。なお、図10〜図13は1つの画素Pにおける第1〜第5容量電極の平面的な配置を示すものである。
図10に示すように、第1容量電極16dは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように略十字状に形成される。第1容量電極16dは、上記交差部と重なって幅広に形成された第1の部分16daを有している。また、第1の部分16daからX方向の右側に延びる第2の部分16dbと、第1の部分16daからY方向の下側に延びる第3の部分16dcと、第1の部分16daからX方向の左側に延びる第4の部分16ddと、第1の部分16daからY方向の上側に延びる第5の部分16deと、を有している。第1の部分16daと、第3の部分16dcと、第5の部分16deは、半導体層30aのチャネル領域30cと、チャネル領域30cを挟むソース領域30s及びドレイン領域30dとに平面視で重なるように形成される。X方向に延在する第1容量電極16dの第4の部分16ddの端部(図10では左側の端部)を覆うように部分絶縁膜11dが島状に形成される。部分絶縁膜11dで覆われた部分に、後にコンタクトホール61が形成される。なお、第1容量電極16dのY方向に延びる第3の部分16dcは、ドレイン側のコンタクトホール36と重ならないように配置される。同じく、第1容量電極16dのY方向に延びる第5の部分16deは、ソース側のコンタクトホール35と重ならないように配置される。
図11に示すように、第2容量電極16f及び第3容量電極16hは、第1容量電極16dと同様に、平面視で半導体層30aと重なるように略十字状に形成される。第2容量電極16f及び第3容量電極16hのうち非開口領域の上記交差部と重なる部分からY方向の下側に延びる部分は、平面視で半導体層30aのドレイン領域30dと重なるように形成される。第2容量電極16fは、半導体層30aのドレイン領域30sとの接続を図るコンタクトホール36を埋める第1導電層16f1と、第1導電層16f1に接するように積層された第2導電層16f2とからなる。第3容量電極16hにおいて、平面視でコンタクトホール36と重なる部分には、四角形の開口17が形成される。
第2容量電極16f及び第3容量電極16hのうち非開口領域の上記交差部と重なる部分からX方向の左側に延びる部分16hdは、部分絶縁膜11dに一部が掛かるものの、第1容量電極16dと接続するコンタクトホール61に掛からないように形成される。
第1容量電極16dと第2容量電極16fとの間に形成される第1誘電体膜16eは、平面視で第2容量電極16fと重なるように形成される。第2容量電極16fと第3容量電極16hとの間に形成される第2誘電体膜16gは、第3容量電極16hと重なるように形成される。つまり、第2誘電体膜16gのコンタクトホール36と重なる部分にも開口17が形成される。よって、第1誘電体膜16e、第2容量電極16f、第2誘電体膜16g、第3容量電極16hの外形は同じである。本実施形態では、第1容量電極16dをパターニングして一部を部分絶縁膜11dで覆った後に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順に積層して、得られた積層膜を一括パターニングすることで第1誘電体膜16e、第2容量電極16f、第2誘電体膜16g、第3容量電極16hを形成した。さらに、第2誘電体膜16g及び第3容量電極16hに例えばドライエッチングを施して開口17を形成した。
後に、第3容量電極16hのX方向の左側に延びる部分16hdには、第5容量電極16mとの接続を図るコンタクトホール62が形成される。
図12に示すように、第4容量電極16kもまた、平面視で半導体層30aと重なるように略十字状に形成される。第4容量電極16kは、非開口領域の上記交差部と重なる第1の部分16kaと、第1の部分16kaからX方向の右側に延びる第2の部分16kbと、を有している。また、第1の部分16kaからY方向の下側に延びる第3の部分16kcと、第1の部分16kaからX方向の左側に延びる第4の部分16kdとを有している。第2の部分16kbの端部には、部分絶縁膜11fが形成される。後に、部分絶縁膜11fで覆われた第4容量電極16kの第2の部分16kbに中継層6bとの接続を図るコンタクトホール63が形成される。
第4容量電極16kのY方向の下側に延びる第3の部分16kcは、ドレイン側のコンタクトホール36と重なるように形成され、コンタクトホール36に接続するコンタクトホール37を構成する。
第4容量電極16kの第1の部分16kaからX方向の左側に延びる第4の部分16kdは、平面視でコンタクトホール62に一部が掛かるように形成されるが、コンタクトホール62と第4の部分16kdとの間に第3層間絶縁膜11eが配置されるので、電気的には繋がらない。
図13に示すように、第5容量電極16mは第3誘電体膜16nを介して第4容量電極16kと対向するように、平面視で略十字状に形成される。第5容量電極16mは、非開口領域の上記交差部と重なる第1の部分16maと、第1の部分16maからX方向の右側に延びる第2の部分16mbと、を有している。また、第1の部分16maからY方向の下側に延びる第3の部分16mcと、第1の部分16maからX方向の左側に延びる第4の部分16mdとを有している。X方向の右側に延びる第2の部分16mbは、部分絶縁膜11fに一部が掛かるものの、コンタクトホール63と重ならないように形成される。Y方向の下側に延びる第3の部分16mcはコンタクトホール37を被覆するように形成される。X方向の左側に延びる第4の部分16mdは、平面視でコンタクトホール62に一部が掛かるように形成され、後にコンタクトホール62を介して第3容量電極16hと接続される。
本実施形態では、第4容量電極16k上に、誘電体膜、容量電極膜を順に積層して得られた積層膜を一括パターニングすることにより、第3誘電体膜16nと、第5容量電極16mとを形成した。したがって、第3誘電体膜16n及び第5容量電極16mの平面視における外形は同一である。
このような素子基板10の構造によれば、画素容量16を構成する5つの容量電極のうち、第2容量電極16fは、ドレインコンタクト部であるコンタクトホール36を介して半導体層30aのドレイン領域30d(TFT30のドレイン)に接続されている。平面視でコンタクトホール36の直上に第2容量電極16fと第4容量電極16kとの電気的な接続を図る容量電極コンタクト部であるコンタクトホール37が設けられている。つまり、第2容量電極16fと第4容量電極16kとは、コンタクトホール37とコンタクトホール36とを介してTFT30のドレインに接続されている。
画素電極15は、コンタクトホール81と、中継層7cと、コンタクトホール72と、中継層6bと、コンタクトホール63とを介して第4容量電極16kに電気的に接続されている。すなわち、画素電極15は、第4容量電極16kと第2容量電極16fとを経由してTFT30のドレインに接続されている。
上記第1実施形態の液晶装置100によれば、以下の効果が得られる。
(1)平面視でドレインコンタクト部としてのコンタクトホール36に重なるように容量電極コンタクト部としてのコンタクトホール37を設けることによって、これらのコンタクト部が設けられる範囲を小さくすることができる。つまり、ドレインコンタクト部に対応するTFT30の半導体層30aの配置における自由度が向上して、画素Pが高精細となってもTFT30と、3つの蓄積容量16a,16b,16cとを基材10s上に配置して、画素Pにおける画素容量16の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置としての液晶装置100を提供できる。
(1)平面視でドレインコンタクト部としてのコンタクトホール36に重なるように容量電極コンタクト部としてのコンタクトホール37を設けることによって、これらのコンタクト部が設けられる範囲を小さくすることができる。つまり、ドレインコンタクト部に対応するTFT30の半導体層30aの配置における自由度が向上して、画素Pが高精細となってもTFT30と、3つの蓄積容量16a,16b,16cとを基材10s上に配置して、画素Pにおける画素容量16の電気容量を確保し、安定した駆動状態を実現可能な電気光学装置としての液晶装置100を提供できる。
(2)第2容量電極16fは、第1導電層16f1と、第1導電層16f1に積層された第2導電層16f2とにより構成されている。TFT30のドレインに至るコンタクトホール36は、第1導電層16f1で埋められ、第1導電層16f1に第2導電層16f2が積層されて第4容量電極16kと電気的に接続されている。したがって、第2容量電極16fの上層に形成される第3容量電極16hのパターニングにおいて、例えば第2導電層16f2の一部が欠損したとしても、TFT30のドレインと第2容量電極16fの電気的な接続を確保しつつ、第2容量電極16fと第4容量電極16kとの電気的な接続を安定して確保することができる。
また、ドレイン側のコンタクトホール36内には、第2容量電極16fのみが存在し、当該コンタクトホール36内に誘電体膜を介して一対の容量電極が配置されていない。よって、当該コンタクトホール36内に蓄積容量を構築する場合に比べて、基材10s上に少なくとも3つの蓄積容量16a,16b,16cを歩留りよく構築可能である。
また、ドレイン側のコンタクトホール36内には、第2容量電極16fのみが存在し、当該コンタクトホール36内に誘電体膜を介して一対の容量電極が配置されていない。よって、当該コンタクトホール36内に蓄積容量を構築する場合に比べて、基材10s上に少なくとも3つの蓄積容量16a,16b,16cを歩留りよく構築可能である。
(3)第1容量電極16dの上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順で積層して得られた積層膜を一括パターニングして、第1誘電体膜16e、第2容量電極16f、第2誘電体膜16g、第3容量電極16hが形成されている。したがって、第1蓄積容量16aと第2蓄積容量16bとの間に絶縁膜を設けずに、第1蓄積容量16aと第2蓄積容量16bとが重畳された状態となっているため、3つの蓄積容量16a,16b,16cを含む画素容量16の構成を簡略化できる。
(第2実施形態)
次に、第2実施形態の電気光学装置について、上記第1実施形態と同様に液晶装置を例に挙げ、図14〜図18を参照して説明する。図14は第2実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図15は第2実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図16は第2実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図17は図14のC−C’線に沿った第2実施形態の素子基板の構造を示す概略断面図、図18は図14のD−D’線に沿った第2実施形態の素子基板の構造を示す概略断面図である。第2実施形態の電気光学装置としての液晶装置は、上記第1実施形態の液晶装置100と基本的には同じ構成を有するものであって、素子基板における5つの容量電極16d,16f,16h,16k,16mの配置を異ならせたものである。したがって、上記第1実施形態の液晶装置100と同じ構成には同じ符号を付して詳細な説明は省略する。
次に、第2実施形態の電気光学装置について、上記第1実施形態と同様に液晶装置を例に挙げ、図14〜図18を参照して説明する。図14は第2実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図15は第2実施形態の液晶装置の素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図16は第2実施形態の液晶装置の素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図17は図14のC−C’線に沿った第2実施形態の素子基板の構造を示す概略断面図、図18は図14のD−D’線に沿った第2実施形態の素子基板の構造を示す概略断面図である。第2実施形態の電気光学装置としての液晶装置は、上記第1実施形態の液晶装置100と基本的には同じ構成を有するものであって、素子基板における5つの容量電極16d,16f,16h,16k,16mの配置を異ならせたものである。したがって、上記第1実施形態の液晶装置100と同じ構成には同じ符号を付して詳細な説明は省略する。
本実施形態の液晶装置200は、素子基板10Bと対向基板20との間に挟持された液晶層50を有する。素子基板10Bは、画素Pごとに設けられた、画素電極15と、画素電極15を駆動制御するトランジスターとしてのTFT30と、3つの蓄積容量16a,16b,16cを含む画素容量16とを有している。
図14に示すように、素子基板10BにおけるTFT30と、TFT30のゲートに接続される走査線3の構成は、上記第1実施形態の液晶装置100における素子基板10と同じである。すなわち、走査線3は、X方向に隣り合う画素Pに跨ってX方向に延在する第1走査線31(図14では破線で図示)と、平面視で第1走査線31に重なり合うように配置され、同じくX方向に延在する第2走査線32(図14では実線で図示)とを含んで構成されている。
第1走査線31は、X方向に延在する本線部31aと、本線部31aの拡張部からY方向に突出した2つの突出部31b,31cを有している。このような第1走査線31を画素Pの配置ピッチに基づいて、Y方向に所定の間隔を置いて配置することで、図4に示した格子状の非開口領域が構成されている。画素Pごとに設けられるTFT30の半導体層30aは、画素Pの左下の角の第1走査線31における突出部31b,31cと重なる位置に配置され、Y方向に延在している。
Y方向に細長い半導体層30aは、ソース領域30sと、チャネル領域30cと、ドレイン領域30dと、を有している。ソース領域30sは、第1走査線31の突出部31bと重なっている。ドレイン領域30dは、第1走査線31の突出部31cと重なっている。チャネル領域30cは、ソース領域30sとドレイン領域30dとの間にある。ソース領域30sはコンタクトホール35を介してデータ線6a(図3参照)に電気的に接続される。ドレイン領域30dは、コンタクトホール36を介して画素電極15や画素容量16に電気的に接続される(図3参照)。
第2走査線32は、X方向に延在する本線部32aと、X方向に間隔を置いて設けられた2つの拡張部32b,32cと、2つの拡張部32b,32cを繋ぐように配置されると共にY方向に突出した突出部32gと、を有している。2つの拡張部32b,32cには、第1走査線31と、第2走査線32とを電気的に接続させるためのコンタクトホール33,34が設けられている。つまり、コンタクトホール33,34によって電気的に接続された第1走査線31と第2走査線32とにより走査線3が構成されている。走査線3のうち、半導体層30aのチャネル領域30cと重なるように配置された突出部32gがTFT30におけるゲート電極として機能する。
本実施形態の素子基板10Bにおける各構成の構造を説明するため、図14〜図16では、コンタクトホール35から半導体層30aに沿ってコンタクトホール36に至る線分をC−C’線として示す。また、コンタクトホール33、半導体層30a、コンタクトホール34を横断し、後述するコンタクトホール81を通過して画素電極15に至る線分をD−D’線として示す。なお、D−D’線は、説明の都合上、始点の位置が、図14〜図16において異なっている場合がある。
図15に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。X方向に隣り合うデータ線6aの間に、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cは、図14に示した、走査線3の本線部31a,32aと重なる位置に配置されている。つまり、データ線6a、中継層6b,6cは、図4に示した非開口領域を構成するように同一の配線層に設けられている。中継層6b,6cには、後述する画素容量16の容量電極との接続を図るためのコンタクトホール64,65,66が設けられている。具体的には、中継層6bにコンタクトホール66が設けられ、中継層6cに2つのコンタクトホール64,65が設けられている。コンタクトホール65に対してコンタクトホール64の方がX方向に長く、コンタクトホール64は、第1容量電極16dと第3容量電極16hとに接続される共通コンタクトホールとして機能している。コンタクトホール65は、第5容量電極16mに接続されている。つまり、上記第1実施形態の素子基板10に対して、本実施形態の素子基板10Bは中継層6cにおけるコンタクトホール64,65の配置が異なっている。詳しくは後述する。
図16に示すように、容量線7は、Y方向に延在する本線部7aと、本線部7aから図面上でX方向の左側に突出した突出部7bと、を有している。容量線7は、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。容量線7の本線部7aは、平面視で半導体層30aに重なるように設けられている。X方向に隣り合う容量線7の間に、X方向に延在する中継層7cが設けられている。容量線7の突出部7bと、中継層7cとは、図15に示した、中継層6b,6cと重なる位置に配置されている。突出部7bには中継層6cとの電気的な接続を図るためのコンタクトホール71が設けられ、中継層7cには、中継層6bとの電気的接続を図るためのコンタクトホール72が設けられている。また、中継層7cには、画素電極15との電気的な接続を図るためのコンタクトホール81が配置される。つまり、容量線7、中継層7cは、図4に示した非開口領域を構成するように同一の配線層に設けられ、上記第1実施形態の構成と同じである。
次に、図17、図18を参照して素子基板10BのC−C’線及びD−D’線に沿った断面構造を説明する。ここでは、上記第1実施形態の素子基板10と構造的に異なる部分を重点的に説明する。
図17に示すように、素子基板10Bの基材10s上には、まず、第1走査線31が形成される。第1走査線31に用いられる導電性の材料は、上記第1実施形態にて説明したとおり、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどの中から選ばれ、本実施形態でも、第1走査線31は、遮光性を有するW−Si(タングステンシリサイド)を用いて形成されている。第1走査線31の膜厚は例えば200nm〜500nmである。
次に、第1走査線31を覆う第1層間絶縁膜11aがNSG膜や窒化シリコン膜を用いて形成される。第1層間絶縁膜11aの膜厚は例えば200nm〜500nmである。
続いて、第1層間絶縁膜11a上に半導体層30aが形成される。半導体層30aは例えばポリシリコン膜であって、不純物イオンが選択的に注入されて、ソース領域30s、低濃度領域、チャネル領域30c、低濃度領域、ドレイン領域30dを含むLDD(Lightly Doped Drain)構造が構築されている。半導体層30aの膜厚は例えば30nm〜70nmである。
次に、半導体層30aを覆うゲート絶縁膜11bが形成される。ゲート絶縁膜11bは上記第1実施形態で説明したように第1酸化シリコン膜と第2酸化シリコン膜とからなりの膜厚は例えばおよそ50nm〜100nmである。
ゲート絶縁膜11b上に第2走査線32が形成される。第2走査線32は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第2走査線32は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。第2走査線32は、前述したように、半導体層30aのチャネル領域30cと平面視で重なるようにパターニングされ、TFT30のゲート電極として機能する。
次に、第2走査線32を覆う第2層間絶縁膜11cが形成される。第2層間絶縁膜11cは、前述したNSG膜、あるいは燐(P)を含むPSG膜、硼素を含むBSG膜、硼素(B)と燐(P)とが含まれるBPSG膜などのシリコン系酸化膜を用いて形成される。第2層間絶縁膜11cの膜厚は例えば200nm〜500nmである。
第2層間絶縁膜11c上に、3つの蓄積容量16a,16b,16cが積層して形成されて画素容量16が構成される。3つの蓄積容量16a,16b,16cは、5つの容量電極16d,16f,16h,16k,16mを含んで構成されている。第2層間絶縁膜11c上において、第1蓄積容量16aは、第1誘電体膜16eを挟んで対向配置された第1容量電極16dと第2容量電極16fとにより構成されている。第2蓄積容量16bは、第2誘電体膜16gを挟んで対向配置された第3容量電極16hと第4容量電極16kとにより構成されている。第4容量電極16kに対して第3誘電体膜16nを挟んで第5容量電極16mを積層することにより第3蓄積容量16cが構成されている。第1蓄積容量16aと第2蓄積容量16bとの間、すなわち第2容量電極16fと第3容量電極16hとの間に、第3層間絶縁膜11eが形成されている。そして、3つの蓄積容量16a,16b,16c、すなわち画素容量16を覆う第4層間絶縁膜12が形成される。第3層間絶縁膜11e及び第4層間絶縁膜12は、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。
5つの容量電極16d,16f,16h,16k,16mのそれぞれは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができ、本実施形態においても、導電性のポリシリコン膜を用い、膜厚が例えば200nm〜500nmとなるように各容量電極が形成されている。
第1蓄積容量16aの第2容量電極16fは、ゲート絶縁膜11b及び第2層間絶縁膜11cを貫通するコンタクトホール36を埋める第1導電層16f1と、第1導電層16f1に積層された第2導電層16f2とからなる。
また、コンタクトホール36と平面視で重なる位置に第3層間絶縁膜11eを貫通する貫通孔が設けられ、この貫通孔を被覆するように第4容量電極16kを形成することによって、第2容量電極16fと第4容量電極16kとを接続するコンタクトホール37が形成される。そして、コンタクトホール37を含む第4容量電極16k上に、誘電体膜と導電膜とが順次成膜されてパターニングされ、第3誘電体膜16nを介して第4容量電極16kと第5容量電極16mとが対向配置されてなる第3蓄積容量16cが形成される。上記第1実施形態では、第2容量電極16fに積層された第2誘電体膜16gと第3容量電極16hとに開口17を形成してから、開口17を覆う第3層間絶縁膜11eに貫通孔を形成した。これに比べると、本実施形態の方が第2容量電極16fと第4容量電極16kとの電気的な接続を図るコンタクトホール37を容易に形成することができる。
図17に示すように、第3蓄積容量16cを覆うように第4層間絶縁膜12が形成される。そして、第4層間絶縁膜12、第3層間絶縁膜11e、第2層間絶縁膜11c、ゲート絶縁膜11bを貫通して半導体層30aのソース領域30sに至る貫通孔が形成される。第4層間絶縁膜12を覆うと共に当該貫通孔の内部を被覆するように導電膜が成膜され、この導電膜をパターニングすることにより、データ線6aとコンタクトホール35とが形成される。つまり、データ線6aはコンタクトホール35を介して半導体層30aのソース領域30sに接続される。
一方で、図18に示すように、第4層間絶縁膜12には、5つの容量電極16d,16f,16h,16k,16mのうち、奇数番目に積層された、第1容量電極16d及び第3容量電極16hと、第5容量電極16mとに至る2つの貫通孔が形成される。この2つの貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層6cとコンタクトホール64,65とが形成される。また、第4層間絶縁膜12及び第3層間絶縁膜11eには、第2容量電極16fに至る貫通孔が形成され、この貫通孔の内部もまた上述した導電膜で被覆されパターニングされて、中継層6bとコンタクトホール66とが形成される。
なお、コンタクトホール64が接続される第1容量電極16dの端部を部分的に覆う部分絶縁膜11dと、同じくコンタクトホール64が接続される第3容量電極16hの端部を部分的に覆う部分絶縁膜11fと、が形成される。部分絶縁膜11dは、第1容量電極16d上に積層される第1誘電体膜16e、第2容量電極16fのパターニングにおいて、第1容量電極16dの上記端部がエッチングされるなどの不具合を防止するために設けられている。部分絶縁膜11fは、第3容量電極16h上に積層される第2誘電体膜16g、第4容量電極16k、第3誘電体膜16n、第5容量電極16mのパターニングにおいて、第3容量電極16hの上記端部がエッチングされるなどの不具合を防止するために設けられている。
データ線6a、中継層6b,6cは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。第1容量電極16dと第3容量電極16hとは、共通コンタクトホールであるコンタクトホール64によって中継層6cに接続される。第5容量電極16mは、コンタクトホール65によって中継層6cに接続される。言い換えれば、第1容量電極16dと第3容量電極16hと第5容量電極16mとは、コンタクトホール64,65と中継層6cとによって電気的に接続される。
図17及び図18に示すように、データ線6a、中継層6b,6cを覆う第5層間絶縁膜13が形成される。第5層間絶縁膜13もまた、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第5層間絶縁膜13の表面には、例えばCMP処理などの平坦化処理が施される。
平坦化処理が施された第5層間絶縁膜13には、中継層6c,6bに至る2つの貫通孔が形成される。第5層間絶縁膜13を覆うと共に当該2つの貫通孔の内部を被覆する導電膜が成膜されパターニングされて、容量線7を成す本線部7a及び突出部7bとコンタクトホール71とが形成される。同様に、中継層7cとコンタクトホール72とが形成される。つまり、第5層間絶縁膜13上に容量線7と中継層7cとが形成され、容量線7はコンタクトホール71を介して中継層6cに接続される。中継層7cはコンタクトホール72を介して中継層6bに接続される。
容量線7、中継層7cを覆う第6層間絶縁膜14が形成される。第6層間絶縁膜14もまた、第2層間絶縁膜11cと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。第6層間絶縁膜14には、中継層7cに至る貫通孔が形成される。第6層間絶縁膜14を覆うと共に、当該貫通孔の内部を被覆するように、例えば、ITO膜などの透明導電膜が成膜され、パターニングされて、画素電極15とコンタクトホール81とが形成される。画素電極15は、コンタクトホール81を介して中継層7cに接続される。
次に、本実施形態における5つの容量電極16d,16f,16h,16k,16mの平面的な配置について、図19〜図22を参照して説明する。図19は第2実施形態における第1容量電極の配置を示す概略平面図、図20は第2実施形態における第2容量電極の配置を示す概略平面図、図21は第2実施形態における第3容量電極の配置を示す概略平面図、図22は第2実施形態における第4容量電極及び第5容量電極の配置を示す概略平面図である。なお、図19〜図22は1つの画素Pにおける第1〜第5容量電極の平面的な配置を示すものである。
図19に示すように、第1容量電極16dは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように略十字状に形成される。第1容量電極16dは、上記交差部と重なって幅広に形成された第1の部分16daを有している。また、第1の部分16daからX方向の右側に延びる第2の部分16dbと、第1の部分16daからY方向の下側に延びる第3の部分16dcと、第1の部分16daからX方向の左側に延びる第4の部分16ddと、第1の部分16daからY方向の上側に延びる第5の部分16deと、を有している。第1の部分16daと、第3の部分16dcと、第5の部分16deは、半導体層30aのチャネル領域30cと、チャネル領域30cを挟むソース領域30s及びドレイン領域30dとに平面視で重なるように形成される。X方向に延在する第1容量電極16dの第4の部分16ddの端部(図19では左側の端部)を覆うように部分絶縁膜11dが島状に形成される。部分絶縁膜11dで覆われた部分に、後にコンタクトホール64が形成される。なお、第1容量電極16dのY方向に延びる第3の部分16dcは、ドレイン側のコンタクトホール36と重ならないように配置される。同じく、第1容量電極16dのY方向に延びる第5の部分16deは、ソース側のコンタクトホール35と重ならないように配置される。つまり、本実施形態における第1容量電極16dの配置は、共通コンタクトホールであるコンタクトホール64に対応して配置される部分絶縁膜11dの形成範囲を除いて、上記第1実施形態とほぼ同じである。
図20に示すように、第2容量電極16fは、第1容量電極16dと同様に、平面視で半導体層30aと重なるように略十字状に形成される。ただし、第2容量電極16fのうち非開口領域の上記交差部と重なる部分からY方向の下側に延びる部分は、平面視で半導体層30aのドレイン領域30dと重なるように形成される。第2容量電極16fは、半導体層30aのドレイン領域30sとの接続を図るコンタクトホール36を埋める第1導電層16f1と、第1導電層16f1に接するように積層された第2導電層16f2とからなる。
第2容量電極16fのうち非開口領域の上記交差部と重なる部分からX方向の左側に延びる部分は、部分絶縁膜11dに一部が掛かるように形成される。
第1容量電極16dと第2容量電極16fとの間に形成される第1誘電体膜16eは、平面視で第2容量電極16fと重なるように形成される。第1誘電体膜16e、第2容量電極16fの平面視における外形は同じである。本実施形態では、第1容量電極16dをパターニングして一部を部分絶縁膜11dで覆った後に、誘電体膜、容量電極膜をこの順に積層して、得られた積層膜を一括パターニングすることで第1誘電体膜16e、第2容量電極16fを形成した。
第1容量電極16dと第3容量電極16hとの接続を図るコンタクトホール64は、平面視で部分絶縁膜11dと第2容量電極16fの一部とに掛かるように形成される。
図21に示すように、第3容量電極16hもまた、平面視で半導体層30aと重なるように略十字状に形成される。第3容量電極16hは、非開口領域の上記交差部と重なる第1の部分16haと、第1の部分16haからX方向の右側に延びる第2の部分16hbと、を有している。また、第1の部分16haからY方向の下側に延びる第3の部分16hcと、第1の部分16haからX方向の左側に延びる第4の部分16hdとを有している。第2の部分16hbは、後に形成されるコンタクトホール66に掛からないように形成される。第3の部分16hcは、平面視でコンタクトホール36に掛からないように形成される。第4の部分16hdの端部を覆う部分絶縁膜11fが形成される。後に、前述した部分絶縁膜11dで覆われた第1容量電極16dの第4の部分16dd、及び部分絶縁膜11fで覆われた第3容量電極16hの第4の部分16hdと、中継層6cとの接続を図るコンタクトホール64が形成される。
図22に示すように、第3容量電極16hに対して第2誘電体膜16gを挟んで対向配置される第4容量電極16k、及び第4容量電極16kに対して第3誘電体膜16nを挟んで対向配置される第5容量電極16mは、第3容量電極16hと同様に、平面視で略十字状に形成される。第4容量電極16kは、非開口領域の上記交差部と重なる第1の部分16kaと、第1の部分16kaからX方向の右側に延びる第2の部分16kbと、を有している。また、第1の部分16kaからY方向の下側に延びる第3の部分16kcと、第1の部分16kaからX方向の左側に延びる第4の部分16kdとを有している。第4容量電極16kと同様に、第5容量電極16mは、非開口領域の上記交差部と重なる第1の部分16maと、第1の部分16maからX方向の右側に延びる第2の部分16mbと、を有している。また、第1の部分16maからY方向の下側に延びる第3の部分16mcと、第1の部分16maからX方向の左側に延びる第4の部分16mdとを有している。
X方向の右側に延びる第2の部分16kb,16mbは、後に形成されるコンタクトホール66と重ならないように形成される。Y方向の下側に延びる第3の部分16kc,16mcはコンタクトホール37を被覆するように形成される。X方向の左側に延びる第4の部分16kd,16mdは、平面視で部分絶縁膜11fに一部が掛かるように形成される。第5容量電極16mの第4の部分16mdは、後にコンタクトホール65を介して中継層6cと接続される。
本実施形態では、第3容量電極16h上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜を順に積層して得られた積層膜を一括パターニングすることにより、第2誘電体膜16gと、第4容量電極16kと、第3誘電体膜16nと、第5容量電極16mとを形成した。したがって、第2誘電体膜16g、第4容量電極16k、第3誘電体膜16n、第5容量電極16mの平面視における外形は同一である。
このような素子基板10Bの構造によれば、画素容量16を構成する5つの容量電極のうち、第2容量電極16fは、ドレインコンタクト部であるコンタクトホール36を介して半導体層30aのドレイン領域30d(TFT30のドレイン)に接続されている。平面視でコンタクトホール36の直上に第2容量電極16fと第4容量電極16kとの電気的な接続を図る容量電極コンタクト部であるコンタクトホール37が設けられている。つまり、第2容量電極16fと第4容量電極16kとは、コンタクトホール37とコンタクトホール36とを介してTFT30のドレインに接続されている。
画素電極15は、コンタクトホール81と、中継層7cと、コンタクトホール72と、中継層6bと、コンタクトホール66と、第2容量電極16fとを経由してTFT30のドレインに接続されている。
上記第2実施形態の液晶装置200によれば、上記第1実施形態の効果(1)と(2)に加えて以下の効果が得られる。
(4)第3容量電極16hの上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順で積層して得られた積層膜を一括パターニングして、第2誘電体膜16g、第4容量電極16k、第3誘電体膜16n、第5容量電極16mが形成されている。したがって、第2蓄積容量16bと第3蓄積容量16cとの間に絶縁膜を設けずに、第2蓄積容量16bと第3蓄積容量16cとが重畳された状態となっているため、3つの蓄積容量16a,16b,16cを含む画素容量16の構成を簡略化できる。
(4)第3容量電極16hの上に、誘電体膜、容量電極膜、誘電体膜、容量電極膜をこの順で積層して得られた積層膜を一括パターニングして、第2誘電体膜16g、第4容量電極16k、第3誘電体膜16n、第5容量電極16mが形成されている。したがって、第2蓄積容量16bと第3蓄積容量16cとの間に絶縁膜を設けずに、第2蓄積容量16bと第3蓄積容量16cとが重畳された状態となっているため、3つの蓄積容量16a,16b,16cを含む画素容量16の構成を簡略化できる。
(5)第2容量電極16fと第4容量電極16kとの電気的な接続を図る容量電極コンタクト部としてのコンタクトホール37は、第2容量電極16fを覆う第3層間絶縁膜11eを貫通する貫通孔を第4容量電極16kで被覆することで形成されている。したがって、上記第1実施形態のように、ドレイン側のコンタクトホール36と平面視で重なる第2誘電体膜16gと第3容量電極16hとに開口17を形成する必要がないので、容易に第2容量電極16fと第4容量電極16kとを接続することができる。
(第3実施形態)
次に、上記第1及び第2実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置(液晶プロジェクター)を例に挙げて説明する。図23は電子機器としての投射型表示装置の構成を示す概略図である。
次に、上記第1及び第2実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置(液晶プロジェクター)を例に挙げて説明する。図23は電子機器としての投射型表示装置の構成を示す概略図である。
図23に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、を備えている。また、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、を備えている。さらに、3つの光変調手段としての透過型の液晶ライトバルブ1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207と、を備えている。
偏光照明装置1100は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投射され、画像が拡大されて表示される。
液晶ライトバルブ1210は、上記第1実施形態の液晶装置100(図1参照)が適用されたものである。液晶装置100の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
このような投射型表示装置1000によれば、液晶ライトバルブ1210,1220,1230として、上記第1実施形態の液晶装置100が用いられており、画素回路における画素容量16は3つの蓄積容量16a,16b,16cを含んで構成されていることから、従来に比べて画素容量16の容量値を確保し易くなっている。つまり、高精細な画像を投射するために画素Pを小さくして表示領域Eに高密度に配置したとしても、画素電極15に与えられる電位を所定の時間保持することが可能となり、高品位な画像を投射可能な投射型表示装置1000を提供することができる。なお、液晶ライトバルブ1210,1220,1230として、上記第2実施形態の液晶装置200を採用しても同様な効果が得られる。
なお、本実施形態の投射型表示装置1000では、超高圧水銀灯やハロゲンランプなどの白色光源を用いたが、これに限定されるものではない。例えば、赤色光(R)、緑色光(G)、青色光(B)のそれぞれに対応した例えばレーザー光源やLEDなどの固体光源を用いてもよい。
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
(変形例1)上記第1実施形態及び上記第2実施形態の画素Pにおいて、画素容量16は、3つの蓄積容量16a,16b,16cを含む構成としたが、蓄積容量の数は4つ以上であってもよい。言い換えれば、容量電極の数は6つ以上であっても本発明を適用することが可能である。
(変形例2)上記第1実施形態の液晶装置100、上記第2実施形態の液晶装置200のいずれかが適用される電子機器は、投射型表示装置1000に限定されない。例えば、液晶装置の対向基板20において、少なくとも赤(R)、緑(G)、青(B)に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のHUD(ヘッドアップディスプレイ)や、HMD(ヘッドマウントディスプレイ)、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、POSなどの情報端末機器の表示部として液晶装置100,200のいずれかを好適に用いることができる。
(変形例3)上記第1実施形態及び上記第2実施形態の画素Pにおいて、並列接続された少なくとも3つの蓄積容量を含む本発明の構成を適用可能な電気光学装置は、液晶装置に限定されない。例えば、画素Pに発光素子としての有機EL素子を備えた有機EL装置にも適用可能である。
10…素子基板、10s…基板としての基材、16…画素容量、16a…第1蓄積容量、16b…第2蓄積容量、16c…第3蓄積容量、16d…第1容量電極、16e…第1誘電体膜、16f…第2容量電極、16f1…第1導電層、16f2…第2導電層、16g…第2誘電体膜、16h…第3容量電極、16k…第4容量電極、16n…第3誘電体膜、16m…第5容量電極、30…薄膜トランジスター(TFT)、36…ドレインコンタクト部としてのコンタクトホール、37…容量電極コンタクト部としてのコンタクトホール、100,200…電気光学装置としての液晶装置、1000…電子機器としての投射型表示装置。
Claims (5)
- 基板と、
前記基板上に画素ごとに設けられたトランジスターと、
前記基板上に重畳され、互いに電気的に並列接続された少なくとも3つの蓄積容量と、を備え、
前記少なくとも3つの蓄積容量は、前記基板上において、奇数番目の容量電極が電気的に固定電位に接続され、偶数番目の容量電極が電気的に前記トランジスターのドレインに接続される少なくとも5つの容量電極を有し、
前記トランジスターのドレインと第2容量電極との接続を図るドレインコンタクト部と、前記第2容量電極と第4容量電極との接続を図る容量電極コンタクト部とが平面視で重なって接続されている、電気光学装置。 - 前記第2容量電極は、前記ドレインコンタクト部において前記トランジスターのドレインに連通するコンタクトホールを埋める第1導電層と、前記第1導電層に積層された第2導電層とを含み、
前記容量電極コンタクト部では、前記第2導電層と前記第4容量電極とが接続されている、請求項1に記載の電気光学装置。 - 前記少なくとも3つの蓄積容量は、第1誘電体膜を介して対向配置された第1容量電極及び前記第2容量電極からなる第1蓄積容量と、第2誘電体膜を介して対向配置された前記第2容量電極及び第3容量電極からなる第2蓄積容量と、第3誘電体膜を介して対向配置された前記第4容量電極及び第5容量電極からなる第3蓄積容量とを含む、請求項1または2に記載の電気光学装置。
- 前記少なくとも3つの蓄積容量は、第1誘電体膜を介して対向配置された第1容量電極及び前記第2容量電極からなる第1蓄積容量と、第2誘電体膜を介して対向配置された第3容量電極及び前記第4容量電極からなる第2蓄積容量と、第3誘電体膜を介して対向配置された前記第4容量電極及び第5容量電極からなる第3蓄積容量とを含む、請求項1または2に記載の電気光学装置。
- 請求項1乃至4のいずれか一項に記載の電気光学装置を備えた、電子機器。
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