JP2007233273A

JP2007233273A - 有機ｅｌ表示パネル

Info

Publication number: JP2007233273A
Application number: JP2006058056A
Authority: JP
Inventors: Shoichiro Matsumoto; 昭一郎松本; Mari Inagaki; マリ稲垣
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-03-03
Filing date: 2006-03-03
Publication date: 2007-09-13

Abstract

【課題】画素回路毎の寄生容量の変化に基づく表示むらの発生を防止する。
【解決手段】短絡ＴＦＴ２８と、駆動ＴＦＴ２４と、駆動制御ＴＦＴ３０は、連続する一つの半導体層ＳＣＬ２によって構成されている。そして、半導体層ＳＣＬ２の３つのＴＦＴ２６，２４，３０を接続する部分は、垂直走査方向に伸びるデータラインＤＬと、電源ラインＰＶＤＤの間隙に位置している。
【選択図】図４

Description

各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機ＥＬ表示パネル、特にトランジスタを構成する半導体層のレイアウトに関する。

自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。

特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。

このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行（水平）方向に延び、複数本のデータライン及び電源ラインが列（垂直）方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に供給している。

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。

そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。

ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、下記特許文献１）。

特表２００２−５１４３２０号公報

しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路のトランジスタ数が増加する。すなわち、特許文献１では、各画素回路において、選択トランジスタと、駆動トランジスタの他に、３つのトランジスタを必要としている。

従って、これらトランジスタを配置するとともに、各トランジスタへの引き回し配線を各画素に設けるため、開口率（パネル中の発光エリアの割合）が小さくなってしまうという問題があった。

本発明は、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機ＥＬ表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、一対の電極間に有機発光層を含む有機ＥＬ素子と、電源ラインから有機ＥＬ素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機ＥＬ素子の間に配置された駆動トランジスタからの電流を有機ＥＬ素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第１制御ラインと、前記駆動制御トランジスタのオンオフを制御する第２制御ラインと、を各行に対応して配置し、前記短絡トランジスタと、前記駆動トランジスタと、前記駆動制御トランジスタは、連続する１つ半導体層により構成され、この半導体層の前記３つのトランジスタを接続する部分を前記電源ラインと、前記データラインの間隙にこれらに沿って配置することを特徴とする。

また、前記半導体層の前記３つのトランジスタを接続する部分は、ｎ型の不純物がドープされていることが好適である。

本発明では、記短絡トランジスタと、前記駆動トランジスタと、前記駆動制御トランジスタは、連続する１つ半導体層により構成し、この半導体層の前記３つのトランジスタを接続する部分を前記電源ラインと、前記データラインの間隙にこれらに沿って配置する。前記電源ラインと、前記データラインの間隙は、元々発光エリアに利用することができないエリアであり、ここにトランジスタ接続用の半導体層を配置することで開口率を向上することができる。また、この半導体層には、データライン電源ラインが直接重畳されないため、データラインの信号の変化の影響を受けにくく、また電源ラインとの間の寄生容量が大きくなることを防止することができる。さらに、半導体層ではなく、メタルなどの配線層を用いてトランジスタ間を接続すると、半導体層とメタル層とを接続するためのコンタクトが必要となる。本発明によれば、このようなコンタクトを基本的に不要として、歩留まりを向上させることができる。

また、半導体層の不純物をｎ型とすることによって、配線の低抵抗化を図ることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直走査方向に伸びるデータラインＤＬには、ｎチャネルの選択ＴＦＴ２０のドレインが接続されている。この選択ＴＦＴ２０のゲートは水平走査方向に伸びるゲートラインＧＬに接続され、ソースは容量２２の一端に接続されている。容量２２の他端はｐチャネルの駆動ＴＦＴ２４のゲートに接続されている。さらに、選択ＴＦＴ２０のソースと、容量２２の接続部には、ｎチャネルのリセット制御ＴＦＴ２６のドレインが接続されており、このリセット制御ＴＦＴ２６のソースは垂直走査方向に伸びる電源ラインＰＶＤＤに接続されている。さらに、駆動ＴＦＴ２４のゲートには、ｎチャネルの短絡ＴＦＴ２８のソースが接続されている。また、この短絡ＴＦＴ２８のドレインには、駆動ＴＦＴ２４のドレインがダイオード４０を介して接続されている。そして、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のゲートは、制御ラインＲＳＴ１に接続されている。

また、駆動ＴＦＴ２４のソースは、電源ラインＰＶＤＤに接続され、ドレインはダイオード４０を介しｎチャネルの駆動制御ＴＦＴ３０のドレインに接続されている。ここで、駆動ＴＦＴ２４と、駆動制御ＴＦＴ３０は、１つの連続する半導体層を用いて構成されており、駆動ＴＦＴ２４のドレインは、ｐ型不純物がドープされており、一方駆動制御ＴＦＴ３０のドレインは、ｎ型不純物がドープされている。ダイオード４０は、この連続する半導体層におけるｐｎ接合によって生じるものである。ここで、図のように、ダイオード４０を短絡ＴＦＴ２８との接続部より、駆動ＴＦＴ２４側に配置することで、短絡ＴＦＴ２８から駆動制御ＴＦＴ３０への電流が阻止されることがなくなり、駆動ＴＦＴ２４のゲート電圧のリセットが問題なく行える。なお、駆動ＴＦＴ２４と、駆動制御ＴＦＴ３０を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード４０を省略できるが、この場合メタル層とのコンタクトが必要となる。これについては、後述の図１０、１１に示してある。

駆動制御ＴＦＴ３０のソースは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平走査方向に伸びる制御ラインＲＳＴ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。

次に、この画素回路の動作について、図２に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＨｉｇｈレベルになる。図において、ゲートラインＧＬ（−１）は、該当水平ラインの１つ上の水平ラインについてのゲートラインであり、１Ｈ前のタイミングでＨｉｇｈレベルになる。そして、ＧＬ（−１）がＨｉｇｈレベルになるとこれと同時に制御ラインＲＳＴ１がＨｉｇｈレベルになる。この制御ラインＲＳＴ１のＨｉｇｈレベルによって、選択ＴＦＴ２０がオフ、駆動制御ＴＦＴ３０がオンの状態で、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンし、有機ＥＬ素子３２に所定の電流が流れる。これによって、容量２２の選択ＴＦＴ２０側が電源電圧ＰＶＤＤの状態で、駆動ＴＦＴ２４のドレインソース間が短絡され、駆動ＴＦＴ２４のゲートから電荷が引き抜かれ、リセットされる。

次に、所定の短期間Δだけ遅れて制御ラインＲＳＴ２がＬｏｗレベルになり、駆動制御ＴＦＴ３０がオフする。一方、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８はオンしているため、容量２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲートドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧ＶＦだけ低い電圧になり、このしきい値電圧ＶＦの電圧が、容量２２に保持される。

このように、１Ｈ前の水平期間において、容量２２に駆動ＴＦＴ２４のしきい値電圧ＶＦが充電される。次に、制御ラインＲＳＴ１がＬｏｗレベルとなり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされる。ここで、制御ラインＲＳＴ２は、Ｌｏｗレベルに維持され、駆動制御ＴＦＴ３０はオフのままにする。

次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＨｉｇｈレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、データラインＤＬから供給される各画素のビデオ信号を各データラインＤＬに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＬｏｗレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。

データラインＤＬがビデオ信号の電位に設定されると、容量２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電圧（データ電圧）によりシフトされる。そして、制御ラインＲＳＴ２がＨｉｇｈレベルとなり、駆動制御ＴＦＴ３０がオンとなり、駆動ＴＦＴ２４にそのゲート電位に応じた電流が流れ、これが駆動制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。ゲートラインＧＬがＬｏｗレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれ、有機ＥＬ素子３２にはビデオ信号の電圧に応じた電流が流れ、発光する。

そして、ゲートラインＧＬをＬｏｗレベルに戻した後、一旦データラインＤＬを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。

このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧ＶＦ分だけ低い電圧を設定し、これを容量２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧ＶＦにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。

特に、リセット制御ＴＦＴ２６により、容量２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータの影響を排除して、短絡ＴＦＴ２８をオンしたときに、容量２２に駆動ＴＦＴ２４のしきい値電圧ＶＦに応じた電圧を確実に保持することができる。また、しきい値電圧ＶＦのセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＬｏｗレベルの期間であれば、駆動ＴＦＴ２４のゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。

さらに、駆動制御ＴＦＴ３０がオンしている状態で、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時にオンする。このため、駆動ＴＦＴ２４のゲート電圧のリセットが確実に行える。

そして、本実施形態では、ゲートラインＧＬがＨｉｇｈレベルで選択ＴＦＴ２０がオンしている状態で、制御ラインＲＳＴ２をＨｉｇｈレベルとして、駆動制御ＴＦＴ３０をオンする。駆動制御ＴＦＴ３０がオンすると、有機ＥＬ素子３２に電流が流れ始め、駆動ＴＦＴ２４のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この駆動制御ＴＦＴ３０がオンするときに、選択ＴＦＴ２０がオンであり、容量２２の一端がデータラインＤＬに接続されている。従って、駆動制御ＴＦＴ３０がオンすることで、駆動ＴＦＴ２４のゲート電圧が変動したとしても、ゲート電圧は、データ電圧より駆動ＴＦＴ２４のしきい値電圧ＶＦだけ低い電圧にセットされ、データ電圧に応じた有機ＥＬ素子３２の発光が達成できる。

また、駆動制御ＴＦＴ３０をｐチャネルにすると、リーク電流が生じやすく、駆動ＴＦＴ２４のゲートドレイン間を短絡ＴＦＴ２８をオンして駆動ＴＦＴ２４のゲート電圧をＰＶＤＤ−ＶＦにセットする際に、ゲート電圧が低くなる傾向がある。駆動制御ＴＦＴ３０をｎチャネルにすることによって、リーク電流を減少して、駆動ＴＦＴ２４の正確なゲート電圧セットが行える。

また、本実施形態において、ＰＶＤＤは５Ｖ未満、データラインＤＬにセットされるデータ電圧の黒レベル電圧はＰＶＤＤより２Ｖ程度高い電圧に設定される。これによって、黒レベルの際に駆動ＴＦＴ２４のゲートをソースの電圧であるＰＶＤＤに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。

「レイアウト」
このように、本実施形態の画素回路においては、垂直走査方向の各列に対し、電源ラインＰＶＤＤと、データラインＤＬを配置することは、しきい値補償を行わないものと同様である。一方、水平走査方向の各行に対しては、ゲートラインＧＬの他に制御ラインＲＳＴ１，ＲＳＴ２と２本の制御ラインを有している。そこで、これら制御ラインＲＳＴ１，ＲＳＴ２を、他の素子に対し、どのような位置に配置するかが問題になる。

図３に、このような画素回路を採用したパネルにおけるレイアウト（平面構成）の一例を示す。この例は、各画素を水平走査方向で所定距離ずらしたデルタ配列になっている。電源ラインＰＶＤＤは、各画素の上部において若干水平走査方向（右または左方向）にシフトし、その後画素内の右または左側を垂直走査方向に伸びる。従って、電源ラインＰＶＤＤは、垂直走査方向にクランク形に折れ曲がりながら伸びている。

また、データラインＤＬは、画素の垂直走査方向の上部（上の行の画素の下部）において、若干水平走査方向にシフト（左または右方向）にシフトし、その後画素内の左または右側を垂直走査方向に伸びる。データラインＤＬは、電源ラインＰＶＤＤとは、常に水平走査方向において逆方向にシフトし、従って、データラインＤＬは、１つの電源ラインＰＶＤＤと隣接した１つの画素内を垂直走査方向に伸びた後に、次の行の画素では、左右反対側の電源ラインＰＶＤＤに沿って画素内を垂直走査方向に伸びる。１つの画素を見れば、左右の一方にデータラインＤＬおよび電源ラインＰＶＤＤが配置され、他方に隣接画素用のデータラインＤＬが配置されている。

そして、ゲートラインＧＬは、各行の画素の上端部に位置し、制御ラインＲＳＴ１は、垂直走査方向の上から１／３程度の位置、制御ラインＲＳＴ２は画素の最下部で、下の行のゲートラインＧＬのすぐ上に位置している。また、水平走査方向に位置する３本のラインは、すべて直線である。

また、画素は、その発光色に応じて、大きさが異なっており、各色において詳細なレイアウトが異なっている。この例では、ブルー（Ｂ）、レッド（Ｒ）、グリーン（Ｇ）の順で、順次面積が小さくなっている。これは、この例では、ブルーの発光効率が最も低く、グリーンの発光効率が最も高いからである。さらに、奇数行と偶数行では、水平方向に配置が反対になっている。

図４は、発光色グリーンの１画素分のレイアウトを示しており、画素の左上のデータラインＤＬには、コンタクトＣＴ１が設けられ、このコンタクトＣＴ１の部分に半導体層ＳＣＬ１の一端が位置している。この半導体層ＳＣＬ１は、ゲートラインＧＬに沿って水平走査方向に伸びる。また、ゲートラインＧＬからは半導体層ＳＣＬ１と交差するように伸びるゲート電極２０ｇが突出形成されている。このゲート電極２０ｇが交差している半導体層ＳＣＬ１の部分が選択ＴＦＴ２０のチャネル領域となり、その両側がドレイン、ソース領域となる。

この選択ＴＦＴ２０の水平走査方向の隣接部分であって、隣接画素のデータラインＤＬに近い部分において、半導体層ＳＣＬ１は、ほぼ垂直走査方向に四角形状に広がっている。この四角形状の部分には、ゲートラインＧＬと同じ深さのコンデンサ電極２２ａがゲート絶縁膜１４を介し、対向配置されており、ここに容量２２が形成されている。

図５には、この部分の断面図が示されている。ガラス基板１０の表面には、バッファ層１２が形成され、その上に半導体層ＳＣＬ１が形成されている。そして、この半導体層ＳＣＬ１の上には、ゲート絶縁膜１４が形成され、選択ＴＦＴ２０の部分のゲート絶縁膜１４上にゲート電極２０ｇが形成されている。また、容量２２の部分では、半導体層ＳＣＬ１と、コンデンサ電極２２ａがゲート絶縁膜１４を介し対向することで、容量２２が形成されている。また、ゲート電極２０ｇ、コンデンサ電極２２ａを覆って層間絶縁膜１６が形成され、この層間絶縁膜１６の上面にデータラインＤＬ、電源ラインＰＶＤＤなどのメタル配線が形成されている。

容量２２の電極となった半導体層ＳＣＬ１は、その後水平走査方向に元きた方向に戻るようにして伸びる。すなわち、半導体層ＳＣＬ１は全体としてコ字形となっている。そして、水平走査方向に伸びる半導体層ＳＣＬ１に制御ラインＲＳＴ１の突出部が交差され、これがリセット制御ＴＦＴ２６のゲート電極２６ｇを構成し、ここにリセット制御ＴＦＴ２６が形成されている。すなわち、半導体層ＳＣＬ１のゲート電極２６ｇとの交差部分がチャネル領域、その両側がドレインおよびソース領域を構成する。また、この半導体層ＳＣＬ１の端部は、コンタクトＣＴ２によって、電源ラインＰＶＤＤと接続されている。

図６には、この部分の断面図が示されている。容量２２を形成する半導体層ＳＣＬ１が水平走査方向に伸び、ここにリセット制御ＴＦＴ２６が形成され、端部はコンタクトＣＴ２によって上方の電源ラインＰＶＤＤに接続されている。また、容量２２のコンデンサ電極２２ａには、コンタクトＣＴ３が設けられ、層間絶縁膜１６上のアルミ配線５２に接続されている。

アルミ配線５２は制御ラインＲＳＴ１を横切って垂直走査方向に伸び、コンタクトＣＴ４によって半導体層ＳＣＬ２に接続されている。この半導体層ＳＣＬ２は、制御ラインＲＳＴ１に沿って水平走査方向に伸び、電源ラインＰＶＤＤと、データラインＤＬの間隙にまで至る。そして、水平走査方向に伸びている半導体層ＳＣＬ２には、制御ラインＲＳＴ２からの突出部がゲート電極２８ｇとして形成され、ここに短絡ＴＦＴ２８が形成されている。

図７には、この部分の断面図が示されており、半導体層ＳＣＬ２の上方に、ゲート電極２８ｇが形成され、このゲート電極２８ｇの下方が短絡ＴＦＴ２８のチャネル領域、その両側がソース領域、ドレイン領域となっている。

半導体層ＳＣＬ２は、データラインＤＬと、電源ラインＰＶＤＤの間を垂直走査方向を下に向かって伸び、制御ラインＲＳＴ２の近傍まで至る。そして、その途中で、画素の内側方向（水平走査方向）に分岐し、画素の中央部分まで伸び、さらに垂直走査方向の下方向に曲がって電源ラインＰＶＤＤに沿って下方へ伸びている。この分岐した半導体層ＳＣＬ２の端部には、電源ラインＰＶＤＤからの突出部が重畳配置されており、これらがコンタクトＣＴ５で接続されている。従って、駆動ＴＦＴ２４は、かぎ形に曲がった半導体層ＳＣＬ２によって構成される。

また、半導体層ＳＣＬ２の画素の中央部分において垂直走査方向に曲がっている部分には、駆動ＴＦＴ２４のゲート電極２４ｇが重畳配置されている。一方、上述したアルミ配線５２は、半導体層ＳＣＬ２の垂直走査方向へ曲がる角の横まで伸びており、このアルミ配線５２にゲート電極２４ｇが接続されている。

図８には、この部分の断面図が示されており、ゲート電極２４ｇは、層間絶縁膜１６上のアルミ配線５２とコンタクトＣＴ５で接続されている。そして、ゲート電極２４ｇの下方の半導体層ＳＣＬ２が駆動ＴＦＴ２４のチャネル領域になっている。なお、この駆動ＴＦＴ２４は、ｐチャネルＴＦＴであり、ドレイン領域には、ｐ形不純物がドープされている。一方、半導体層ＳＣＬ２の配線部分は、ｎ形不純物がドープされており、両者の境界部分にＰＮ接合によるダイオード４０が形成されている。

また、半導体層ＳＣＬ２は、垂直走査方向の、制御ラインＲＳＴ２に至る手前において、画素の内側方向に曲がり、制御ラインＲＳＴ２に沿って伸びている。この制御ラインＲＳＴ２に沿って伸びる半導体層ＳＣＬ２には、制御ラインＲＳＴ２からの突出部が重畳形成されており、これが駆動制御ＴＦＴ３０のゲート電極３０ｇとなっている。

図９には、この部分の断面図が示されている。このように、半導体層ＳＣＬ２の画素の中央側の端部には、コンタクトＣＴ７が設けられ、層間絶縁膜１６上のアルミ配線５４を介し、有機ＥＬ素子３２の陽極３２ａが接続されている。この陽極３２ａは、垂直走査方向において制御ラインＲＳＴ１とＲＳＴ２の間の領域に配置され、水平走査方向においてデータラインＤＬと電源ラインＰＶＤＤの間の比較的広い領域に配置され、この陽極３２ａが配置される領域がほぼ発光エリアになっている。

この例では、データラインＤＬ、電源ラインＰＶＤＤなどのメタル（アルミ）配線が層間絶縁膜１６の上に設けられ、これを覆って平坦化膜１８が形成され、その上に陽極３２ａが形成されている。この陽極３２ａは、ＩＴＯなどの透明導電材料からなり、平坦化膜１８を貫通するコンタクトＣＴ８によって、層間絶縁膜１６上のメタルと接続されている。なお、コンタクトＣＴ８は、陽極３２ａと同一材料で形成されている。

このように、本実施形態によれば、水平走査方向に、ゲートラインＧＬ、制御ラインＲＳＴ１と、制御ラインＲＳＴ２の３本のラインが設けられているが、これらラインから直接突出形成する形で、ＴＦＴ２０，２６，２８，３０のゲート電極を形成することができ、配線の引き回しが少なく、発光エリアを比較的大きくとることができる（開口率を比較的大きくすることができる）。

特に、制御ラインＲＳＴ１，ＲＳＴ２の間に発光エリアを配置したため、ＴＦＴ２６，２８を制御ラインＲＳＴ１のそばに配置するとともに、駆動制御ＴＦＴ３０を制御ラインＲＳＴ２のそばに配置することができる。また、駆動ＴＦＴ２４は、発光エリアに沿って形成することで、比較的大きなトランジスタを効率的に配置できる。

ゲートラインＧＬと、制御ラインＲＳＴ１の間に、選択ＴＦＴ２０および容量２２を配置した。これによって、両者が近くに配置でき、配線を短くでき、書き込み時間を短くできる。

また、駆動ＴＦＴ２４、駆動制御ＴＦＴ３０を制御ラインＲＳＴ１，ＲＳＴ２の間に配置したため、駆動ＴＦＴ２４のゲートを大きくとることができる。また、駆動制御ＴＦＴ３０は、制御ラインＲＳＴ２に隣接して設けられ、そのゲート電極は制御ラインＲＳＴ２から直接突出形成することができる。また、駆動制御ＴＦＴ３０は、発光エリアに隣接して設けられるため、有機ＥＬ素子３２の陽極３２ａとの接続も容易である。

また、リセット制御ＴＦＴ２６と、短絡ＴＦＴ２８を制御ラインＲＳＴ１の両側に対向配置したため、両ＴＦＴゲートを制御ラインＲＳＴ１から直接突出形成することができ、配線の効率がよくなっている。

なお、本実施形態では、選択ＴＦＴ２０をゲートラインＧＬと制御ラインＲＳＴ１の間の領域に配置したが、ゲートラインＧＬと隣の行の制御ラインＲＳＴ２との間に配置することも好適である。

なお、図５〜図９の断面図は、１画素分の回路の要部を部分的に切り出したものであり、かつ各層を見やすく模式的に示したものである。

「他のレイアウト例」
図１０、１１は、他のレイアウト例を示している。基本的には、図３、４と同様であるが、駆動ＴＦＴ２４の形状が異なっている。すなわち、駆動ＴＦＴ２４を形成する半導体層ＳＣＬ２から水平走査方向への分岐の位置が、画素の垂直走査方向の下の方になっている。そして、半導体層ＳＣＬ２は、分岐した後、電源ラインＰＶＤＤに平行にまっすぐ垂直走査方向上方に伸び、この直線状の部分にゲート電極が重畳形成されている。

また、この例では、駆動ＴＦＴ２４のドレインを駆動制御ＴＦＴ３０や、短絡ＴＦＴ２８に対し同一の半導体層ＳＣＬ２のまま接続するのではなく、コンタクトＣＴ９を設け、一旦メタル層に持ち上げて接続している。従って、ダイオード４０は、存在しない。

このような配置によっても、上述の実施形態と同様に開口率の高いパネルが得られる。

「陽極とのコンタクト」
有機ＥＬ素子３２の陽極３２ａとアルミ配線５４とのコンタクトＣＴ８は、制御ラインＲＳＴ２の真上に配置している。

発光エリアとして利用できない位置にコンタクトを配置することで、発光エリアを大きくとることができ、開口率が上昇する。また、コンタクトＣＴ８は、アルミ配線５４と陽極３２ａを接続するだけなので、直接半導体層ＳＣＬ２とコンタクトするのに比べ、短くなり、抵抗を小さくできる。また、制御ラインＲＳＴ２上に配置されるアルミ配線５４は、平滑な面であり、ここにコンタクトＣＴ８を接続することで、コンタクト抵抗を小さくすることができる。

「制御ラインＲＳＴ１の寄生容量」
駆動ＴＦＴ２４のゲート電極２４ｇは、容量２２からのアルミ配線５２によって構成される。そこで、このアルミ配線５２は、制御ラインＲＳＴ１と交差することになり、ここに寄生容量が発生する。すなわち、アルミ配線５２と、制御ラインＲＳＴ１は、層間絶縁膜１６を介して対向するため、ここに容量が形成される。本実施形態では、アルミ配線５２と、制御ラインＲＳＴ１が直交するため、ここに形成される容量が最小限になっており、またこの容量は、すべての画素で基本的に同じ容量になっている。

なお、この容量が同色で異なると、制御ラインＲＳＴ１の動作時に発生する結合ノイズが異なることになり、同一ビデオ信号にも拘わらず、駆動ＴＦＴ２４のゲート電位に違いが生じ、発光輝度が異なる可能性がある。本実施形態によれば、このような問題の発生を効果的に防止することができる。

なお、このためには、この容量は、少なくとも、同色で同一になっており、かつその大きさは、制御ラインＲＳＴ１と、データラインＤＬの重なる面積と同一またはそれ以下にすることが必要である。

「半導体層ＳＣＬ２」
３つのＴＦＴ２４，２８，３０は、半導体層ＳＣＬ２によって構成され、かつ相互に接続されている。そして、この半導体層ＳＣＬ２による接続部分は、垂直走査方向に伸びるデータラインＤＬと、電源ラインＰＶＤＤの間に配置されている。

このように、半導体層ＳＣＬ２をデータラインＤＬと重畳しないように配置したため、データラインＤＬからのノイズを拾う確率を小さくできる。また、電源ラインＰＶＤＤとも重畳していないため、寄生容量を小さくでき、信号の劣化を防げる。

また、本実施形態では、この半導体層ＳＣＬ２をｎ型不純物のドープ層としている。これは、ｎ型の方が、配線抵抗を小さくできるからである。一方、駆動ＴＦＴ２４は、ｐチャネルＴＦＴであり、そのソース、ドレインはｐ型の不純物がドープされている。従って、駆動ＴＦＴ２４のドレインと、半導体層ＳＣＬ２の配線部分の接合部には、ＰＮ接合によるダイオード４０が形成される。しかし、このダイオード４０は、駆動ＴＦＴ２４からの電流をＥＬ素子３２に向けて流す方向が順方向であり、問題はない。

なお、ＰＮ接合の形成をさけるためには、コンタクトを設けて、メタルでｐ型の部分とｎ型の部分を接続すればよい。本実施形態では、ＰＮ接合を形成したため、コンタクトを設ける必要がなく、構造が簡単で、歩留まりを向上させることができる。

「画素回路他の構成例」
図１２には、画素回路の他の構成例を示している。この回路では、リセット制御ＴＦＴ２６を省略し、これに代えて一端が電源ラインＰＶＤＤに他端が駆動ＴＦＴ２４のゲートに接続される容量３４が設けられている。また、選択ＴＦＴ２０、短絡ＴＦＴ２８、駆動制御ＴＦＴ３０は、いずれもｐチャネルＴＦＴで形成されている。この画素回路は、特許文献１に記載されているものと同様であり、同様に動作する。

ここで、本実施形態においては、短絡ＴＦＴ２８のオンと、駆動制御ＴＦＴ３０のオンのタイミングを図２に示したように、若干ずらす。なお、この実施形態では、ｐチャネルＴＦＴを利用しているため、各ラインに供給される信号の極性は反対になる。

そして、本実施形態においては、選択ＴＦＴ２０がオンしているときに、駆動制御ＴＦＴ３０をオンさせる。これによって、上述の場合と同様に、駆動制御ＴＦＴ３０のオンに伴い駆動ＴＦＴ２４のゲート電圧が低下するのを防止することができる。

この図１２の回路においても、水平走査方向にゲートラインＧＬ以外に２本の制御ラインが設けられている。従って、上述の実施形態と同様のレイアウトを適用することができる。

さらに、リセット制御ＴＦＴ２６を単に省略することもできる。この場合には、データラインに、所定の電圧（例えば、ＰＶＤＤ）をセットして、選択ＴＦＴ２０をオンすればよい。これによって、容量２２の選択ＴＦＴ２０側は、電圧がＰＶＤＤとなり、リセット制御ＴＦＴ２６をオンしたのと同様の動作が得られる。

実施形態に係る画素回路の構成を示す図である。図１の画素回路における各信号の波形図である。実施形態にかかるパネルのレイアウト（平面構成）を示す図である。１画素分のレイアウトを示す図である。要部の断面を示す図である。要部の断面を示す図である。要部の断面を示す図である。要部の断面を示す図である。要部の断面を示す図である。他のレイアウトを示す図である。１画素分のレイアウトを示す図である。他の画素回路の構成を示す図である。

符号の説明

１０ガラス基板、１２バッファ層、１４ゲート絶縁膜、１６層間絶縁膜、１８平坦化膜、２０選択ＴＦＴ、２２，３４容量、２４駆動ＴＦＴ、２６リセット制御ＴＦＴ、２８短絡ＴＦＴ、３０駆動制御ＴＦＴ、３２有機ＥＬ素子、４０ダイオード、５２，５４アルミ配線、ＣＴ１〜ＣＴ９コンタクト、ＣＶカソード電源、ＤＬデータライン、ＧＬゲートライン、ＰＶＤＤ電源ライン、ＲＳＴ１，ＲＳＴ２制御ライン、ＳＣＬ１，ＳＣＬ２半導体層。

Claims

各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機ＥＬ表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
一対の電極間に有機発光層を含む有機ＥＬ素子と、
電源ラインから有機ＥＬ素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機ＥＬ素子の間に配置された駆動トランジスタからの電流を有機ＥＬ素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第１制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第２制御ラインと、
を各行に対応して配置し、
前記短絡トランジスタと、前記駆動トランジスタと、前記駆動制御トランジスタは、連続する１つ半導体層により構成され、
この半導体層の前記３つのトランジスタを接続する部分を前記電源ラインと、前記データラインの間隙にこれらに沿って配置することを特徴とする有機ＥＬ表示パネル。
請求項１に記載の有機ＥＬ表示パネルにおいて、
前記半導体層の前記３つのトランジスタを接続する部分は、ｎ型の不純物がドープされていることを特徴とする有機ＥＬ表示パネル。