JP2007233269A - 有機el表示パネル - Google Patents
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Abstract
【課題】開口率を高く維持する。
【解決手段】ゲートラインGLと制御ラインRST1との間に、選択TFT20と、容量22と、リセット制御TFT26を配置する。制御ラインRST1,RST2の間に、短絡TFT28、駆動TFT24、駆動制御TFT30および発光エリアを配置する。
【選択図】図4
【解決手段】ゲートラインGLと制御ラインRST1との間に、選択TFT20と、容量22と、リセット制御TFT26を配置する。制御ラインRST1,RST2の間に、短絡TFT28、駆動TFT24、駆動制御TFT30および発光エリアを配置する。
【選択図】図4
Description
各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネル、特にトランジスタなどのレイアウトに関する。
自発光素子であるエレクトロルミネッセンス(Electroluminescence:以下EL)素子を各画素に発光素子として用いたEL表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置(LCD)やCRTなどの表示装置に代わる表示装置として注目されている。
特に、EL素子を個別に制御する薄膜トランジスタ(TFT)などのスイッチ素子を各画素に設け、画素毎にEL素子を制御するアクティブマトリクス型EL表示装置では、高精細な表示が可能である。
このアクティブマトリクス型EL表示装置では、基板上に複数本のゲートラインが行(水平)方向に延び、複数本のデータライン及び電源ラインが列(垂直)方向に延びており、各画素は有機EL素子と、選択TFT、駆動TFT及び保持容量を備えている。ゲートラインを選択することで選択TFTをオンし、データライン上のデータ電圧(電圧ビデオ信号)を保持容量に充電し、この電圧で駆動TFTをオンして電源ラインからの電力を有機EL素子に供給している。
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
そこで、駆動TFTにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。
ここで、TFTのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある(例えば、下記特許文献1)。
しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、かつこれら素子を制御するための制御ラインを必要とする。すなわち、特許文献1では、各画素回路において、水平走査方向において、選択トランジスタを制御するためのゲート線の他2本の制御ラインを必要としている。
従って、これら制御ラインを配置するとともに、各トランジスタへの引き回し配線を各画素に設けるため、開口率(パネル中の発光エリアの割合)が小さくなってしまうという問題があった。
本発明は、比較的開口率を高くすることができる有機ELパネルを提供する。
本発明は、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記第1制御ラインと、第2制御ラインとの間に、前記有機EL素子からの光を射出する発光エリアを配置することを特徴とする。
また、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記ゲートラインと、第1制御ラインとの間に、前記選択トランジスタと、前記駆動トランジスタのゲートとの間に配置する容量を配置することを特徴とする。
また、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記第1制御ラインと、第2制御ラインとの間に、前記駆動トランジスタおよび前記駆動制御トランジスタを配置することを特徴とする。
また、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記ゲートラインと第1制御ラインとの間に、前記選択トランジスタを配置することを特徴とする。
また、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記ゲートラインと、1行上の第2制御ラインとの間に、前記選択トランジスタを配置することを特徴とする。
また、各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、各画素には、1つの有機EL素子と、電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、電源ラインからの電源電圧を前記容量の前記選択トランジスタ側に供給するか否かを制御する制御トランジスタと、を設け、水平走査方向には、前記選択トランジスタのオンオフを制御するゲートラインと、前記短絡トランジスタのオンオフを制御する第1制御ラインと、前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、を各行に対応して配置し、前記ゲートラインと、第1制御ラインとの間に、前記制御トランジスタを配置し、前記第1制御ラインと前記第2制御ラインとの間に前記短絡トランジスタを配置し、かつ、前記制御トランジスタと、短絡トランジスタは、前記第1制御ラインを中心としたほぼ対称となる位置に配置することを特徴とする。
本発明では、画素の1行に対し、水平走査方向に1つのゲートラインと、2本の制御ラインを有している。このような場合において、各種の素子を適切に配置することで、発光エリアを大きくとり、開口率を大きくすることができる。また配線の引き回しを短くすることで、寄生容量を小さくして、信号の劣化を防止することができる。
以下、本発明の実施形態について、図面に基づいて説明する。
図1は、実施形態に係る1画素の画素回路の構成を示す図である。垂直走査方向に伸びるデータラインDLには、nチャネルの選択TFT20のドレインが接続されている。この選択TFT20のゲートは水平走査方向に伸びるゲートラインGLに接続され、ソースは容量22の一端に接続されている。容量22の他端はpチャネルの駆動TFT24のゲートに接続されている。さらに、選択TFT20のソースと、容量22の接続部には、nチャネルのリセット制御TFT26のドレインが接続されており、このリセット制御TFT26のソースは垂直走査方向に伸びる電源ラインPVDDに接続されている。さらに、駆動TFT24のゲートには、nチャネルの短絡TFT28のソースが接続されている。また、この短絡TFT28のドレインには、駆動TFT24のドレインがダイオード40を介して接続されている。そして、リセット制御TFT26と短絡TFT28のゲートは、制御ラインRST1に接続されている。
また、駆動TFT24のソースは、電源ラインPVDDに接続され、ドレインはダイオード40を介しnチャネルの駆動制御TFT30のドレインに接続されている。ここで、駆動TFT24と、駆動制御TFT30は、1つの連続する半導体層を用いて構成されており、駆動TFT24のドレインは、p型不純物がドープされており、一方駆動制御TFT30のドレインは、n型不純物がドープされている。ダイオード40は、この連続する半導体層におけるpn接合によって生じるものである。ここで、図のように、ダイオード40を短絡TFT28との接続部より、駆動TFT24側に配置することで、短絡TFT28から駆動制御TFT30への電流が阻止されることがなくなり、駆動TFT24のゲート電圧のリセットが問題なく行える。なお、駆動TFT24と、駆動制御TFT30を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード40を省略できるが、この場合メタル層とのコンタクトが必要となる。これについては、後述の図10、11に示してある。
駆動制御TFT30のソースは、有機EL素子32のアノードに接続され、ゲートは水平走査方向に伸びる制御ラインRST2に接続されている。有機EL素子32のカソードは、カソード電源CVに接続されている。ここで、通常の場合、有機EL素子32のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源CVに接続されている。
次に、この画素回路の動作について、図2に基づいて説明する。ゲートラインGLが該当水平ライン(行)の画素が選択される1H(水平期間)の選択期間だけHighレベルになる。図において、ゲートラインGL(−1)は、該当水平ラインの1つ上の水平ラインについてのゲートラインであり、1H前のタイミングでHighレベルになる。そして、GL(−1)がHighレベルになるとこれと同時に制御ラインRST1がHighレベルになる。この制御ラインRST1のHighレベルによって、選択TFT20がオフ、駆動制御TFT30がオンの状態で、リセット制御TFT26および短絡TFT28がオンし、有機EL素子32に所定の電流が流れる。これによって、容量22の選択TFT20側が電源電圧PVDDの状態で、駆動TFT24のドレインソース間が短絡され、駆動TFT24のゲートから電荷が引き抜かれ、リセットされる。
次に、所定の短期間Δだけ遅れて制御ラインRST2がLowレベルになり、駆動制御TFT30がオフする。一方、リセット制御TFT26と短絡TFT28はオンしているため、容量22の駆動TFT24のゲートに接続されているのと反対側がPVDDの電位に保たれている状態で、駆動TFT24のゲートドレイン間は短絡TFT28によって短絡され、駆動TFT24はダイオード接続される。そこで、駆動TFT24のゲート電位は、PVDDよりしきい値電圧VFだけ低い電圧になり、このしきい値電圧VFの電圧が、容量22に保持される。
このように、1H前の水平期間において、容量22に駆動TFT24のしきい値電圧VFが充電される。次に、制御ラインRST1がLowレベルとなり、リセット制御TFT26と短絡TFT28がオフされる。ここで、制御ラインRST2は、Lowレベルに維持され、駆動制御TFT30はオフのままにする。
次に、該当水平ラインの選択期間に入り、ゲートラインGLがHighレベルになり、これによって選択TFT20がオンになる。この状態で、水平ドライバは、データラインDLから供給される各画素のビデオ信号を各データラインDLに順次供給する。従って、データラインDLには、対応する画素についてビデオ信号が設定される。そして、このデータラインDLは、ゲートラインGLがLowレベルになるまで、ビデオ信号の電位を維持する。このために、データラインDLに、コンデンサなどを接続して、電位を維持できるようにするとよい。
データラインDLがビデオ信号の電位に設定されると、容量22の他端である駆動TFT24のゲート電位は、ビデオ信号の電圧(データ電圧)によりシフトされる。そして、制御ラインRST2がHighレベルとなり、駆動制御TFT30がオンとなり、駆動TFT24にそのゲート電位に応じた電流が流れ、これが駆動制御TFT30を介し、有機EL素子32に流れる。ゲートラインGLがLowレベルに復帰して選択TFT20がオフした後も、駆動TFT24のゲート電位はそのときの電圧のまま保たれ、有機EL素子32にはビデオ信号の電圧に応じた電流が流れ、発光する。
そして、ゲートラインGLをLowレベルに戻した後、一旦データラインDLを一定電位(例えば、PVDD)に戻す。これによって、次のビデオ信号についてのデータラインDLへのセットに問題がなくなる。
このように、本実施形態では、最初に駆動TFT24のゲートに、PVDDより駆動TFT24のしきい値電圧VF分だけ低い電圧を設定し、これを容量22に保持する。従って、各画素の駆動TFT24の間でしきい値電圧VFにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機EL素子32に供給することができる。
特に、リセット制御TFT26により、容量22の選択TFT20側の電圧を一定電位(この例ではPVDD)に設定している。このため、前フレームでの書き込みデータの影響を排除して、短絡TFT28をオンしたときに、容量22に駆動TFT24のしきい値電圧VFに応じた電圧を確実に保持することができる。また、しきい値電圧VFのセットの際には、データラインDLの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインGLがLowレベルの期間であれば、駆動TFT24のゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
さらに、駆動制御TFT30がオンしている状態で、リセット制御TFT26と短絡TFT28を同時にオンする。このため、駆動TFT24のゲート電圧のリセットが確実に行える。
そして、本実施形態では、ゲートラインGLがHighレベルで選択TFT20がオンしている状態で、制御ラインRST2をHighレベルとして、駆動制御TFT30をオンする。駆動制御TFT30がオンすると、有機EL素子32に電流が流れ始め、駆動TFT24のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この駆動制御TFT30がオンするときに、選択TFT20がオンであり、容量22の一端がデータラインDLに接続されている。従って、駆動制御TFT30がオンすることで、駆動TFT24のゲート電圧が変動したとしても、ゲート電圧は、データ電圧より駆動TFT24のしきい値電圧VFだけ低い電圧にセットされ、データ電圧に応じた有機EL素子32の発光が達成できる。
また、駆動制御TFT30をpチャネルにすると、リーク電流が生じやすく、駆動TFT24のゲートドレイン間を短絡TFT28をオンして駆動TFT24のゲート電圧をPVDD−VFにセットする際に、ゲート電圧が低くなる傾向がある。駆動制御TFT30をnチャネルにすることによって、リーク電流を減少して、駆動TFT24の正確なゲート電圧セットが行える。
また、本実施形態において、PVDDは5V未満、データラインDLにセットされるデータ電圧の黒レベル電圧はPVDDより2V程度高い電圧に設定される。これによって、黒レベルの際に駆動TFT24のゲートをソースの電圧であるPVDDに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。
「レイアウト」
このように、本実施形態の画素回路においては、垂直走査方向の各列に対し、電源ラインPVDDと、データラインDLを配置することは、しきい値補償を行わないものと同様である。一方、水平走査方向の各行に対しては、ゲートラインGLの他に制御ラインRST1,RST2と2本の制御ラインを有している。そこで、これら制御ラインRST1,RST2を、他の素子に対し、どのような位置に配置するかが問題になる。
このように、本実施形態の画素回路においては、垂直走査方向の各列に対し、電源ラインPVDDと、データラインDLを配置することは、しきい値補償を行わないものと同様である。一方、水平走査方向の各行に対しては、ゲートラインGLの他に制御ラインRST1,RST2と2本の制御ラインを有している。そこで、これら制御ラインRST1,RST2を、他の素子に対し、どのような位置に配置するかが問題になる。
図3に、このような画素回路を採用したパネルにおけるレイアウト(平面構成)の一例を示す。この例は、各画素を水平走査方向で所定距離ずらしたデルタ配列になっている。電源ラインPVDDは、各画素の上部において若干水平走査方向(右または左方向)にシフトし、その後画素内の右または左側を垂直走査方向に伸びる。従って、電源ラインPVDDは、垂直走査方向にクランク形に折れ曲がりながら伸びている。
また、データラインDLは、画素の垂直走査方向の上部(上の行の画素の下部)において、若干水平走査方向にシフト(左または右方向)にシフトし、その後画素内の左または右側を垂直走査方向に伸びる。データラインDLは、電源ラインPVDDとは、常に水平走査方向において逆方向にシフトし、従って、データラインDLは、1つの電源ラインPVDDと隣接した1つの画素内を垂直走査方向に伸びた後に、次の行の画素では、左右反対側の電源ラインPVDDに沿って画素内を垂直走査方向に伸びる。1つの画素を見れば、左右の一方にデータラインDLおよび電源ラインPVDDが配置され、他方に隣接画素用のデータラインDLが配置されている。
そして、ゲートラインGLは、各行の画素の上端部に位置し、制御ラインRST1は、垂直走査方向の上から1/3程度の位置、制御ラインRST2は画素の最下部で、下の行のゲートラインGLのすぐ上に位置している。また、水平走査方向に位置する3本のラインは、すべて直線である。
また、画素は、その発光色に応じて、大きさが異なっており、各色において詳細なレイアウトが異なっている。この例では、ブルー(B)、レッド(R)、グリーン(G)の順で、順次面積が小さくなっている。これは、この例では、ブルーの発光効率が最も低く、グリーンの発光効率が最も高いからである。さらに、奇数行と偶数行では、水平方向に配置が反対になっている。
図4は、発光色グリーンの1画素分のレイアウトを示しており、画素の左上のデータラインDLには、コンタクトCT1が設けられ、このコンタクトCT1の部分に半導体層SCL1の一端が位置している。この半導体層SCL1は、ゲートラインGLに沿って水平走査方向に伸びる。また、ゲートラインGLからは半導体層SCL1と交差するように伸びるゲート電極20gが突出形成されている。このゲート電極20gが交差している半導体層SCL1の部分が選択TFT20のチャネル領域となり、その両側がドレイン、ソース領域となる。
この選択TFT20の水平走査方向の隣接部分であって、隣接画素のデータラインDLに近い部分において、半導体層SCL1は、ほぼ垂直走査方向に四角形状に広がっている。この四角形状の部分には、ゲートラインGLと同じ深さのコンデンサ電極22aがゲート絶縁膜14を介し、対向配置されており、ここに容量22が形成されている。
図5には、この部分の断面図が示されている。ガラス基板10の表面には、バッファ層12が形成され、その上に半導体層SCL1が形成されている。そして、この半導体層SCL1の上には、ゲート絶縁膜14が形成され、選択TFT20の部分のゲート絶縁膜14上にゲート電極20gが形成されている。また、容量22の部分では、半導体層SCL1と、コンデンサ電極22aがゲート絶縁膜14を介し対向することで、容量22が形成されている。また、ゲート電極20g、コンデンサ電極22aを覆って層間絶縁膜16が形成され、この層間絶縁膜16の上面にデータラインDL、電源ラインPVDDなどのメタル配線が形成されている。
容量22の電極となった半導体層SCL1は、その後水平走査方向に元きた方向に戻るようにして伸びる。すなわち、半導体層SCL1は全体としてコ字形となっている。そして、水平走査方向に伸びる半導体層SCL1に制御ラインRST1の突出部が交差され、これがリセット制御TFT26のゲート電極26gを構成し、ここにリセット制御TFT26が形成されている。すなわち、半導体層SCL1のゲート電極26gとの交差部分がチャネル領域、その両側がドレインおよびソース領域を構成する。また、この半導体層SCL1の端部は、コンタクトCT2によって、電源ラインPVDDと接続されている。
図6には、この部分の断面図が示されている。容量22を形成する半導体層SCL1が水平走査方向に伸び、ここにリセット制御TFT26が形成され、端部はコンタクトCT2によって上方の電源ラインPVDDに接続されている。また、容量22のコンデンサ電極22aには、コンタクトCT3が設けられ、層間絶縁膜16上のアルミ配線52に接続されている。
アルミ配線52は制御ラインRST1を横切って垂直走査方向に伸び、コンタクトCT4によって半導体層SCL2に接続されている。この半導体層SCL2は、制御ラインRST1に沿って水平走査方向に伸び、電源ラインPVDDと、データラインDLの間隙にまで至る。そして、水平走査方向に伸びている半導体層SCL2には、制御ラインRST2からの突出部がゲート電極28gとして形成され、ここに短絡TFT28が形成されている。
図7には、この部分の断面図が示されており、半導体層SCL2の上方に、ゲート電極28gが形成され、このゲート電極28gの下方が短絡TFT28のチャネル領域、その両側がソース領域、ドレイン領域となっている。
半導体層SCL2は、データラインDLと、電源ラインPVDDの間を垂直走査方向を下に向かって伸び、制御ラインRST2の近傍まで至る。そして、その途中で、画素の内側方向(水平走査方向)に分岐し、画素の中央部分まで伸び、さらに垂直走査方向の下方向に曲がって電源ラインPVDDに沿って下方へ伸びている。この分岐した半導体層SCL2の端部には、電源ラインPVDDからの突出部が重畳配置されており、これらがコンタクトCT5で接続されている。従って、駆動TFT24は、かぎ形に曲がった半導体層SCL2によって構成される。
また、半導体層SCL2の画素の中央部分において垂直走査方向に曲がっている部分には、駆動TFT24のゲート電極24gが重畳配置されている。一方、上述したアルミ配線52は、半導体層SCL2の垂直走査方向へ曲がる角の横まで伸びており、このアルミ配線52にゲート電極24gが接続されている。
図8には、この部分の断面図が示されており、ゲート電極24gは、層間絶縁膜16上のアルミ配線52とコンタクトCT5で接続されている。そして、ゲート電極24gの下方の半導体層SCL2が駆動TFT24のチャネル領域になっている。なお、この駆動TFT24は、pチャネルTFTであり、ドレイン領域には、p形不純物がドープされている。一方、半導体層SCL2の配線部分は、n形不純物がドープされており、両者の境界部分にPN接合によるダイオード40が形成されている。
また、半導体層SCL2は、垂直走査方向の、制御ラインRST2に至る手前において、画素の内側方向に曲がり、制御ラインRST2に沿って伸びている。この制御ラインRST2に沿って伸びる半導体層SCL2には、制御ラインRST2からの突出部が重畳形成されており、これが駆動制御TFT30のゲート電極30gとなっている。
図9には、この部分の断面図が示されている。このように、半導体層SCL2の画素の中央側の端部には、コンタクトCT7が設けられ、層間絶縁膜16上のアルミ配線54を介し、有機EL素子32の陽極32aが接続されている。この陽極32aは、垂直走査方向において制御ラインRST1とRST2の間の領域に配置され、水平走査方向においてデータラインDLと電源ラインPVDDの間の比較的広い領域に配置され、この陽極32aが配置される領域がほぼ発光エリアになっている。
この例では、データラインDL、電源ラインPVDDなどのメタル(アルミ)配線が層間絶縁膜16の上に設けられ、これを覆って平坦化膜18が形成され、その上に陽極32aが形成されている。この陽極32aは、ITOなどの透明導電材料からなり、平坦化膜18を貫通するコンタクトCT8によって、層間絶縁膜16上のメタルと接続されている。なお、コンタクトCT8は、陽極32aと同一材料で形成されている。
このように、本実施形態によれば、水平走査方向に、ゲートラインGL、制御ラインRST1と、制御ラインRST2の3本のラインが設けられているが、これらラインから直接突出形成する形で、TFT20,26,28,30のゲート電極を形成することができ、配線の引き回しが少なく、発光エリアを比較的大きくとることができる(開口率を比較的大きくすることができる)。
特に、制御ラインRST1,RST2の間に発光エリアを配置したため、TFT26,28を制御ラインRST1のそばに配置するとともに、駆動制御TFT30を制御ラインRST2のそばに配置することができる。また、駆動TFT24は、発光エリアに沿って形成することで、比較的大きなトランジスタを効率的に配置できる。
ゲートラインGLと、制御ラインRST1の間に、選択TFT20および容量22を配置した。これによって、両者が近くに配置でき、配線を短くでき、書き込み時間を短くできる。
また、駆動TFT24、駆動制御TFT30を制御ラインRST1,RST2の間に配置したため、駆動TFT24のゲートを大きくとることができる。また、駆動制御TFT30は、制御ラインRST2に隣接して設けられ、そのゲート電極は制御ラインRST2から直接突出形成することができる。また、駆動制御TFT30は、発光エリアに隣接して設けられるため、有機EL素子32の陽極32aとの接続も容易である。
また、リセット制御TFT26と、短絡TFT28を制御ラインRST1の両側に対向配置したため、両TFTゲートを制御ラインRST1から直接突出形成することができ、配線の効率がよくなっている。
なお、本実施形態では、選択TFT20をゲートラインGLと制御ラインRST1の間の領域に配置したが、ゲートラインGLと隣の行の制御ラインRST2との間に配置することも好適である。
なお、図5〜図9の断面図は、1画素分の回路の要部を部分的に切り出したものであり、かつ各層を見やすく模式的に示したものである。
「他のレイアウト例」
図10、11は、他のレイアウト例を示している。基本的には、図3、4と同様であるが、駆動TFT24の形状が異なっている。すなわち、駆動TFT24を形成する半導体層SCL2から水平走査方向への分岐の位置が、画素の垂直走査方向の下の方になっている。そして、半導体層SCL2は、分岐した後、電源ラインPVDDに平行にまっすぐ垂直走査方向上方に伸び、この直線状の部分にゲート電極が重畳形成されている。
図10、11は、他のレイアウト例を示している。基本的には、図3、4と同様であるが、駆動TFT24の形状が異なっている。すなわち、駆動TFT24を形成する半導体層SCL2から水平走査方向への分岐の位置が、画素の垂直走査方向の下の方になっている。そして、半導体層SCL2は、分岐した後、電源ラインPVDDに平行にまっすぐ垂直走査方向上方に伸び、この直線状の部分にゲート電極が重畳形成されている。
また、この例では、駆動TFT24のドレインを駆動制御TFT30や、短絡TFT28に対し同一の半導体層SCL2のまま接続するのではなく、コンタクトCT9を設け、一旦メタル層に持ち上げて接続している。従って、ダイオード40は、存在しない。
このような配置によっても、上述の実施形態と同様に開口率の高いパネルが得られる。
「陽極とのコンタクト」
有機EL素子32の陽極32aとアルミ配線54とのコンタクトCT8は、制御ラインRST2の真上に配置している。
有機EL素子32の陽極32aとアルミ配線54とのコンタクトCT8は、制御ラインRST2の真上に配置している。
発光エリアとして利用できない位置にコンタクトを配置することで、発光エリアを大きくとることができ、開口率が上昇する。また、コンタクトCT8は、アルミ配線54と陽極32aを接続するだけなので、直接半導体層SCL2とコンタクトするのに比べ、短くなり、抵抗を小さくできる。また、制御ラインRST2上に配置されるアルミ配線54は、平滑な面であり、ここにコンタクトCT8を接続することで、コンタクト抵抗を小さくすることができる。
「制御ラインRST1の寄生容量」
駆動TFT24のゲート電極24gは、容量22からのアルミ配線52によって構成される。そこで、このアルミ配線52は、制御ラインRST1と交差することになり、ここに寄生容量が発生する。すなわち、アルミ配線52と、制御ラインRST1は、層間絶縁膜16を介して対向するため、ここに容量が形成される。本実施形態では、アルミ配線52と、制御ラインRST1が直交するため、ここに形成される容量が最小限になっており、またこの容量は、すべての画素で基本的に同じ容量になっている。
駆動TFT24のゲート電極24gは、容量22からのアルミ配線52によって構成される。そこで、このアルミ配線52は、制御ラインRST1と交差することになり、ここに寄生容量が発生する。すなわち、アルミ配線52と、制御ラインRST1は、層間絶縁膜16を介して対向するため、ここに容量が形成される。本実施形態では、アルミ配線52と、制御ラインRST1が直交するため、ここに形成される容量が最小限になっており、またこの容量は、すべての画素で基本的に同じ容量になっている。
なお、この容量が同色で異なると、制御ラインRST1の動作時に発生する結合ノイズが異なることになり、同一ビデオ信号にも拘わらず、駆動TFT24のゲート電位に違いが生じ、発光輝度が異なる可能性がある。本実施形態によれば、このような問題の発生を効果的に防止することができる。
なお、このためには、この容量は、少なくとも、同色で同一になっており、かつその大きさは、制御ラインRST1と、データラインDLの重なる面積と同一またはそれ以下にすることが必要である。
「半導体層SCL2」
3つのTFT24,28,30は、半導体層SCL2によって構成され、かつ相互に接続されている。そして、この半導体層SCL2による接続部分は、垂直走査方向に伸びるデータラインDLと、電源ラインPVDDの間に配置されている。
3つのTFT24,28,30は、半導体層SCL2によって構成され、かつ相互に接続されている。そして、この半導体層SCL2による接続部分は、垂直走査方向に伸びるデータラインDLと、電源ラインPVDDの間に配置されている。
このように、半導体層SCL2をデータラインDLと重畳しないように配置したため、データラインDLからのノイズを拾う確率を小さくできる。また、電源ラインPVDDとも重畳していないため、寄生容量を小さくでき、信号の劣化を防げる。
また、本実施形態では、この半導体層SCL2をn型不純物のドープ層としている。これは、n型の方が、配線抵抗を小さくできるからである。一方、駆動TFT24は、pチャネルTFTであり、そのソース、ドレインはp型の不純物がドープされている。従って、駆動TFT24のドレインと、半導体層SCL2の配線部分の接合部には、PN接合によるダイオード40が形成される。しかし、このダイオード40は、駆動TFT24からの電流をEL素子32に向けて流す方向が順方向であり、問題はない。
なお、PN接合の形成をさけるためには、コンタクトを設けて、メタルでp型の部分とn型の部分を接続すればよい。本実施形態では、PN接合を形成したため、コンタクトを設ける必要がなく、構造が簡単で、歩留まりを向上させることができる。
「画素回路他の構成例」
図12には、画素回路の他の構成例を示している。この回路では、リセット制御TFT26を省略し、これに代えて一端が電源ラインPVDDに他端が駆動TFT24のゲートに接続される容量34が設けられている。また、選択TFT20、短絡TFT28、駆動制御TFT30は、いずれもpチャネルTFTで形成されている。この画素回路は、特許文献1に記載されているものと同様であり、同様に動作する。
図12には、画素回路の他の構成例を示している。この回路では、リセット制御TFT26を省略し、これに代えて一端が電源ラインPVDDに他端が駆動TFT24のゲートに接続される容量34が設けられている。また、選択TFT20、短絡TFT28、駆動制御TFT30は、いずれもpチャネルTFTで形成されている。この画素回路は、特許文献1に記載されているものと同様であり、同様に動作する。
ここで、本実施形態においては、短絡TFT28のオンと、駆動制御TFT30のオンのタイミングを図2に示したように、若干ずらす。なお、この実施形態では、pチャネルTFTを利用しているため、各ラインに供給される信号の極性は反対になる。
そして、本実施形態においては、選択TFT20がオンしているときに、駆動制御TFT30をオンさせる。これによって、上述の場合と同様に、駆動制御TFT30のオンに伴い駆動TFT24のゲート電圧が低下するのを防止することができる。
この図12の回路においても、水平走査方向にゲートラインGL以外に2本の制御ラインが設けられている。従って、上述の実施形態と同様のレイアウトを適用することができる。
さらに、リセット制御TFT26を単に省略することもできる。この場合には、データラインに、所定の電圧(例えば、PVDD)をセットして、選択TFT20をオンすればよい。これによって、容量22の選択TFT20側は、電圧がPVDDとなり、リセット制御TFT26をオンしたのと同様の動作が得られる。
10 ガラス基板、12 バッファ層、14 ゲート絶縁膜、16 層間絶縁膜、18 平坦化膜、20 選択TFT、22,34 容量、24 駆動TFT、26 リセット制御TFT、28 短絡TFT、30 駆動制御TFT、32 有機EL素子、40 ダイオード、52,54 アルミ配線、CT1〜CT9 コンタクト、CV カソード電源、DL データライン、GL ゲートライン、PVDD 電源ライン、RST1,RST2 制御ライン、SCL1,SCL2 半導体層。
Claims (6)
- 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記第1制御ラインと、第2制御ラインとの間に、前記有機EL素子からの光を射出する発光エリアを配置することを特徴とする有機EL表示パネル。 - 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記ゲートラインと、第1制御ラインとの間に、前記選択トランジスタと、前記駆動トランジスタのゲートとの間に配置する容量を配置することを特徴とする有機EL表示パネル。 - 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記第1制御ラインと、第2制御ラインとの間に、前記駆動トランジスタおよび前記駆動制御トランジスタを配置することを特徴とする有機EL表示パネル。 - 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記ゲートラインと第1制御ラインとの間に、前記選択トランジスタを配置することを特徴とする有機EL表示パネル。 - 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記ゲートラインと、1行上の第2制御ラインとの間に、前記選択トランジスタを配置することを特徴とする有機EL表示パネル。 - 各画素に複数のトランジスタを含む画素回路を有し、その画素をマトリクス状に配置した有機EL表示パネルであって、
垂直走査方向には、電源ラインと、データラインを各列に対応して配置し、
各画素には、
1つの有機EL素子と、
電源ラインから有機EL素子へ供給する電流量を制御する駆動トランジスタと、
データラインからのデータ信号を容量を介し前記駆動トランジスタのゲートに供給するか否かを制御する選択トランジスタと、
駆動トランジスタのゲートドレイン間を短絡するか否かを制御する短絡トランジスタと、
駆動トランジスタと有機EL素子の間に配置された駆動トランジスタからの電流を有機EL素子に供給するか否かを制御する駆動制御トランジスタと、
電源ラインからの電源電圧を前記容量の前記選択トランジスタ側に供給するか否かを制御する制御トランジスタと、
を設け、
水平走査方向には、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記短絡トランジスタのオンオフを制御する第1制御ラインと、
前記駆動制御トランジスタのオンオフを制御する第2制御ラインと、
を各行に対応して配置し、
前記ゲートラインと、第1制御ラインとの間に、前記制御トランジスタを配置し、
前記第1制御ラインと前記第2制御ラインとの間に前記短絡トランジスタを配置し、
かつ、前記制御トランジスタと、短絡トランジスタは、前記第1制御ラインを中心としたほぼ対称となる位置に配置することを特徴とする有機EL表示パネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006058052A JP2007233269A (ja) | 2006-03-03 | 2006-03-03 | 有機el表示パネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006058052A JP2007233269A (ja) | 2006-03-03 | 2006-03-03 | 有機el表示パネル |
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JP2007233269A true JP2007233269A (ja) | 2007-09-13 |
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JP2006058052A Withdrawn JP2007233269A (ja) | 2006-03-03 | 2006-03-03 | 有機el表示パネル |
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-
2006
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