JPH07288227A - 多結晶半導体膜、それを用いた半導体装置及び太陽電池並びにその製造方法 - Google Patents
多結晶半導体膜、それを用いた半導体装置及び太陽電池並びにその製造方法Info
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- JPH07288227A JPH07288227A JP6118173A JP11817394A JPH07288227A JP H07288227 A JPH07288227 A JP H07288227A JP 6118173 A JP6118173 A JP 6118173A JP 11817394 A JP11817394 A JP 11817394A JP H07288227 A JPH07288227 A JP H07288227A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/546—Polycrystalline silicon PV cells
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- Y02E10/548—Amorphous silicon PV cells
Abstract
(57)【要約】
【目的】 結晶粒界の位置制御された多結晶半導体膜、
それを用いた半導体装置並びにその製造方法を提供する
ことを目的とする。 【構成】 微小な平面を備えた領域３を多数備えた基板
１であって、その領域間で生じた段差４の位置によっ
て、多結晶半導体膜の結晶粒界８の位置を制御する。
それを用いた半導体装置並びにその製造方法を提供する
ことを目的とする。 【構成】 微小な平面を備えた領域３を多数備えた基板
１であって、その領域間で生じた段差４の位置によっ
て、多結晶半導体膜の結晶粒界８の位置を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、多結晶半導体膜、こ
の多結晶半導体膜を光電変換層に用いた太陽電池、上記
多結晶半導体膜をチャネル層に用いた薄膜トランジスタ
に関する。
の多結晶半導体膜を光電変換層に用いた太陽電池、上記
多結晶半導体膜をチャネル層に用いた薄膜トランジスタ
に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイや密着型イメー
ジセンサ等の駆動素子として、薄膜トランジスタが広く
用いられている。この薄膜トランジスタにおいてキャリ
ア走行路を司る活性層として使用されているのが薄膜半
導体である。
ジセンサ等の駆動素子として、薄膜トランジスタが広く
用いられている。この薄膜トランジスタにおいてキャリ
ア走行路を司る活性層として使用されているのが薄膜半
導体である。
【０００３】この薄膜半導体は、従来の単結晶からなる
半導体とは異なり、ガラスや石英等の絶縁性基板上にも
形成できるという特徴を備えると共に、比較的大面積の
基板上にも形成できることから、これまでの単結晶半導
体では困難なデバイスへの応用が可能とされている。
半導体とは異なり、ガラスや石英等の絶縁性基板上にも
形成できるという特徴を備えると共に、比較的大面積の
基板上にも形成できることから、これまでの単結晶半導
体では困難なデバイスへの応用が可能とされている。
【０００４】このような薄膜半導体としては、従来非晶
質シリコン膜に代表されるような非晶質半導体が主に利
用されていたが、そもそも非晶質半導体膜は物性からく
る問題として半導体中のキャリア移動度が小さいため
に、その応用範囲は限られていた。
質シリコン膜に代表されるような非晶質半導体が主に利
用されていたが、そもそも非晶質半導体膜は物性からく
る問題として半導体中のキャリア移動度が小さいため
に、その応用範囲は限られていた。
【０００５】この移動度の問題は、例えば従来であれ
ば、非晶質半導体膜からなる薄膜トランジスタでは賄え
ない場合、駆動素子用として集積回路（ＩＣ）をこの支
持基板上にオンチップし、このＩＣとその基板に形成さ
れた素子とをワイヤボンディングで接続する、といった
工程を必要としていた。
ば、非晶質半導体膜からなる薄膜トランジスタでは賄え
ない場合、駆動素子用として集積回路（ＩＣ）をこの支
持基板上にオンチップし、このＩＣとその基板に形成さ
れた素子とをワイヤボンディングで接続する、といった
工程を必要としていた。
【０００６】そこで、最近この非晶質半導体に替わる材
料として、特に注目を受け研究されているのが多結晶半
導体膜である。この多結晶半導体膜は、形成法の違いに
より種々のものがあるが、とりわけ低温で大面積形成が
可能な多結晶半導体膜の形成方法についての研究が活発
に進められている。
料として、特に注目を受け研究されているのが多結晶半
導体膜である。この多結晶半導体膜は、形成法の違いに
より種々のものがあるが、とりわけ低温で大面積形成が
可能な多結晶半導体膜の形成方法についての研究が活発
に進められている。
【０００７】この多結晶半導体膜は上記非晶質半導体膜
と比べて、キャリア移動度が３桁も大きく、上述したよ
うな工程を採用する必要もなく、支持基板上にあらゆる
素子を組み込むことが可能となり製造コストの削減等が
可能となる。
と比べて、キャリア移動度が３桁も大きく、上述したよ
うな工程を採用する必要もなく、支持基板上にあらゆる
素子を組み込むことが可能となり製造コストの削減等が
可能となる。
【０００８】一方、太陽電池の分野においても薄膜多結
晶半導体を用いた太陽電池は、低コストで光電変換効率
を高くすることができるものとして期待されている。こ
の多結晶半導体膜からなる太陽電池では、多結晶半導体
膜内の結晶粒径の大型化と、膜内のキャリア移動度を向
上するための必須条件である。
晶半導体を用いた太陽電池は、低コストで光電変換効率
を高くすることができるものとして期待されている。こ
の多結晶半導体膜からなる太陽電池では、多結晶半導体
膜内の結晶粒径の大型化と、膜内のキャリア移動度を向
上するための必須条件である。
【０００９】具体的な多結晶半導体膜の製造方法として
は、化学的気相成長法（ＣＶＤ）により直接多結晶半導
体膜を形成する方法や、出発材料として非晶質半導体膜
を用い、これを６００℃程度の温度領域で数十時間の熱
処理を施し多結晶化することで多結晶半導体膜を形成す
る、所謂固相成長法や、更には出発材料である非晶質半
導体膜にレーザ等のエネルギビームを照射することで、
局所的に溶融させ多結晶半導体膜を得る、レーザ再結晶
化法、等が提案されている。
は、化学的気相成長法（ＣＶＤ）により直接多結晶半導
体膜を形成する方法や、出発材料として非晶質半導体膜
を用い、これを６００℃程度の温度領域で数十時間の熱
処理を施し多結晶化することで多結晶半導体膜を形成す
る、所謂固相成長法や、更には出発材料である非晶質半
導体膜にレーザ等のエネルギビームを照射することで、
局所的に溶融させ多結晶半導体膜を得る、レーザ再結晶
化法、等が提案されている。
【００１０】一般に、この多結晶半導体膜の電気的特性
を大きく左右するものとして挙げられるのが結晶粒界で
ある。多結晶半導体膜は、通常、この結晶粒界で囲まれ
た多数個の結晶粒の集合からなるものであって、この結
晶粒界は、この半導体膜内でのキャリア走行を阻害する
ように作用する。このため斯る結晶粒界の生成を抑制す
るように多結晶半導体膜を形成することが重要となる。
を大きく左右するものとして挙げられるのが結晶粒界で
ある。多結晶半導体膜は、通常、この結晶粒界で囲まれ
た多数個の結晶粒の集合からなるものであって、この結
晶粒界は、この半導体膜内でのキャリア走行を阻害する
ように作用する。このため斯る結晶粒界の生成を抑制す
るように多結晶半導体膜を形成することが重要となる。
【００１１】この点、上記各種製造方法の内でも、固相
成長法やレーザ再結晶化法によって形成された多結晶半
導体膜は、通常結晶粒が数μｍの大きなものが得られる
ことから、結果として結晶粒界の数を低減することが可
能となり、良好な多結晶半導体膜を形成することができ
る。例えば、米国特許第５，２２１，３６５号公報に開
示されているように、表面に微少な凹凸形状を備えた基
板上に成膜された非晶質半導体膜を熱処理し、粒径の大
きい多結晶半導体膜を形成する方法がある。
成長法やレーザ再結晶化法によって形成された多結晶半
導体膜は、通常結晶粒が数μｍの大きなものが得られる
ことから、結果として結晶粒界の数を低減することが可
能となり、良好な多結晶半導体膜を形成することができ
る。例えば、米国特許第５，２２１，３６５号公報に開
示されているように、表面に微少な凹凸形状を備えた基
板上に成膜された非晶質半導体膜を熱処理し、粒径の大
きい多結晶半導体膜を形成する方法がある。
【００１２】
【発明が解決しようとする課題】然し乍ら、上記多結晶
半導体膜の形成方法によれば、比較的大きな結晶粒が得
られるものの、この多結晶半導体膜の膜面内における上
記結晶粒界の位置を制御することはできない。即ち、形
成された多結晶半導体膜中の膜面内における結晶粒界
は、多結晶化の膜内での熱効率や熱伝導、あるいは使用
する基板の表面状態や核発生位置、結晶成長速度等の種
々の要因によってその位置は決定されてしまい、通常結
晶粒界の位置及びこれに付随して決定されることになる
結晶粒のサイズを制御することができない。
半導体膜の形成方法によれば、比較的大きな結晶粒が得
られるものの、この多結晶半導体膜の膜面内における上
記結晶粒界の位置を制御することはできない。即ち、形
成された多結晶半導体膜中の膜面内における結晶粒界
は、多結晶化の膜内での熱効率や熱伝導、あるいは使用
する基板の表面状態や核発生位置、結晶成長速度等の種
々の要因によってその位置は決定されてしまい、通常結
晶粒界の位置及びこれに付随して決定されることになる
結晶粒のサイズを制御することができない。
【００１３】このため、たとえば薄膜トランジスタのチ
ャネル領域となっている多結晶半導体膜中に結晶粒界が
存在したならばキャリアの走行が阻害されることにな
り、良好なスイッチング特性が得られないこととなって
しまう。
ャネル領域となっている多結晶半導体膜中に結晶粒界が
存在したならばキャリアの走行が阻害されることにな
り、良好なスイッチング特性が得られないこととなって
しまう。
【００１４】また、太陽電池においても、発電に寄与し
ない結晶粒界がランダムに存在することにより、単位面
積当たりの発電効率が低下する。さらに、光キャリアが
結晶粒界で再結合し、光電変換特性に悪影響を及ぼすと
いう問題がある。
ない結晶粒界がランダムに存在することにより、単位面
積当たりの発電効率が低下する。さらに、光キャリアが
結晶粒界で再結合し、光電変換特性に悪影響を及ぼすと
いう問題がある。
【００１５】そこで、本発明は、上記した問題点を解決
するためになされたものにして、本発明の第１の目的
は、膜面内における結晶粒界の位置を抑制した多結晶半
導体膜及びその製造方法を提供することにある。
するためになされたものにして、本発明の第１の目的
は、膜面内における結晶粒界の位置を抑制した多結晶半
導体膜及びその製造方法を提供することにある。
【００１６】本発明の第２の目的は、大きな粒径で、チ
ャネル領域となる多結晶半導体膜中に結晶粒界が存在せ
ずに、良好なスイッチング特性が得られる薄膜トランジ
スタを提供することにある。
ャネル領域となる多結晶半導体膜中に結晶粒界が存在せ
ずに、良好なスイッチング特性が得られる薄膜トランジ
スタを提供することにある。
【００１７】本発明の第３の目的は、大きな粒径を有す
る多結晶半導体膜を用い、発電に寄与しない粒界を制御
して集電効率を向上させる太陽電池を提供することにあ
る。
る多結晶半導体膜を用い、発電に寄与しない粒界を制御
して集電効率を向上させる太陽電池を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明の多結晶半導体膜
は、微小な平面を備えた隆起を多数個、表面に備えるこ
とで、隣接する該領域間の段差により上記表面を凹凸と
した基板上に、形成された多結晶半導体膜であって、該
多結晶半導体膜の膜面内における結晶粒界が、上記基板
の段差上に設けられていることにあり、また上記段差に
よる高低差が、３０Å以上５００Å以下としたことにあ
る。
は、微小な平面を備えた隆起を多数個、表面に備えるこ
とで、隣接する該領域間の段差により上記表面を凹凸と
した基板上に、形成された多結晶半導体膜であって、該
多結晶半導体膜の膜面内における結晶粒界が、上記基板
の段差上に設けられていることにあり、また上記段差に
よる高低差が、３０Å以上５００Å以下としたことにあ
る。
【００１９】本発明の多結晶半導体膜の製造方法は、微
小な平面を備えた領域を多数個、表面に備えることで、
隣接する該領域間の段差により上記表面を凹凸とした基
板上に、半導体膜を形成する工程と、上記半導体膜に対
して、エネルギビームを照射することで、多結晶化せし
める工程と、からなり、更にはそのエネルギビームの照
射に加えて半導体膜に熱処理を施すことにある。
小な平面を備えた領域を多数個、表面に備えることで、
隣接する該領域間の段差により上記表面を凹凸とした基
板上に、半導体膜を形成する工程と、上記半導体膜に対
して、エネルギビームを照射することで、多結晶化せし
める工程と、からなり、更にはそのエネルギビームの照
射に加えて半導体膜に熱処理を施すことにある。
【００２０】本発明の太陽電池は、表面に多数の凹凸を
設けて微小な平面を備えた領域を多数個備え、隣接する
該領域間に結晶粒界制御用の段差が設けられた第１電極
としての基板と、この基板上に基板表面の凹凸形状を反
映して位置制御された結晶粒界を含む一導電型の多結晶
半導体膜と、この多結晶半導体膜に形成された他導電型
の半導体層と、この半導体層上に形成された透明電極
と、を備え、上記多結晶半導体膜の膜内における結晶粒
界が、上記基板の段差上に設けられ、上記結晶粒界に位
置する透明電極上に集電極を設けている。
設けて微小な平面を備えた領域を多数個備え、隣接する
該領域間に結晶粒界制御用の段差が設けられた第１電極
としての基板と、この基板上に基板表面の凹凸形状を反
映して位置制御された結晶粒界を含む一導電型の多結晶
半導体膜と、この多結晶半導体膜に形成された他導電型
の半導体層と、この半導体層上に形成された透明電極
と、を備え、上記多結晶半導体膜の膜内における結晶粒
界が、上記基板の段差上に設けられ、上記結晶粒界に位
置する透明電極上に集電極を設けている。
【００２１】本発明の薄膜トランジスタは、表面に複数
の凹凸を設けて微小な平面を備えた領域を複数個備え、
隣接する該領域間に結晶粒界制御用の段差が設けられた
基板と、この基板上に基板表面の凹凸形状を反映して位
置制御された結晶粒界を含む多結晶半導体膜と、上記結
晶粒界に挟まれた領域をチャネル領域とし、そのチャネ
ル領域を挟んで形成されたソース、ドレイン領域と、か
らなる。
の凹凸を設けて微小な平面を備えた領域を複数個備え、
隣接する該領域間に結晶粒界制御用の段差が設けられた
基板と、この基板上に基板表面の凹凸形状を反映して位
置制御された結晶粒界を含む多結晶半導体膜と、上記結
晶粒界に挟まれた領域をチャネル領域とし、そのチャネ
ル領域を挟んで形成されたソース、ドレイン領域と、か
らなる。
【００２２】
【作用】本発明の多結晶半導体の製造方法によれば、相
隣接する、微小な平面を備えた領域間の段差によって、
斯る領域間に結晶粒界ができるようにするものであるこ
とから、それら領域が備えた表面の大きさ、及びそれら
領域間で形成される段差部分の位置を制御することで、
多結晶半導体膜の結晶粒径の大きさや、多結晶半導体膜
中の結晶粒界の位置を容易に制御することができること
となる。また、本発明の多結晶半導体膜では、上記段差
に基づく粒界によって囲まれた結晶粒内の、結晶の配向
を特定方向に揃えることも可能となり、半導体膜中の電
気的特性を均一なものとすることができることとなる。
隣接する、微小な平面を備えた領域間の段差によって、
斯る領域間に結晶粒界ができるようにするものであるこ
とから、それら領域が備えた表面の大きさ、及びそれら
領域間で形成される段差部分の位置を制御することで、
多結晶半導体膜の結晶粒径の大きさや、多結晶半導体膜
中の結晶粒界の位置を容易に制御することができること
となる。また、本発明の多結晶半導体膜では、上記段差
に基づく粒界によって囲まれた結晶粒内の、結晶の配向
を特定方向に揃えることも可能となり、半導体膜中の電
気的特性を均一なものとすることができることとなる。
【００２３】本発明の太陽電池によれば、基板の段差に
よって位置が特定されている結晶粒界が在る多結晶半導
体膜部分の表面に光キャリア収集のための集電極を設け
ることで、一般に光キャリアを再結合させ光電変換特性
に悪影響を及ぼすその結晶粒界近傍に集電極が設けら
れ、その様な再結合の発生を抑制することができる。
よって位置が特定されている結晶粒界が在る多結晶半導
体膜部分の表面に光キャリア収集のための集電極を設け
ることで、一般に光キャリアを再結合させ光電変換特性
に悪影響を及ぼすその結晶粒界近傍に集電極が設けら
れ、その様な再結合の発生を抑制することができる。
【００２４】本願発明の多結晶半導体膜を薄膜トランジ
スタのチャンネル領域として用いれば、チャネル領域の
多結晶半導体膜部分には結晶粒界の存在しない状態を作
ることができ、これによれば、従来のような粒界による
キャリア走行の阻害がなくなり、スイッチング特性が良
好な素子得ることができる。
スタのチャンネル領域として用いれば、チャネル領域の
多結晶半導体膜部分には結晶粒界の存在しない状態を作
ることができ、これによれば、従来のような粒界による
キャリア走行の阻害がなくなり、スイッチング特性が良
好な素子得ることができる。
【００２５】
【実施例】図１（Ａ）ないし図１（Ｄ）は、本発明の多
結晶半導体膜の製造方法を工程別に示す素子構造の断面
図である。図１（Ａ）に示す第１工程では、ＳｉＮｘや
ＳｉＯ2が形成されたガラスや石英等からなる基板１の
表面に、任意の形状の微小な平面を備えた領域を多数個
形成すべく、従来周知のフォト・リソグラフィによるレ
ジスト２をパターニング形成する。
結晶半導体膜の製造方法を工程別に示す素子構造の断面
図である。図１（Ａ）に示す第１工程では、ＳｉＮｘや
ＳｉＯ2が形成されたガラスや石英等からなる基板１の
表面に、任意の形状の微小な平面を備えた領域を多数個
形成すべく、従来周知のフォト・リソグラフィによるレ
ジスト２をパターニング形成する。
【００２６】次に図１（Ｂ）に示す第２工程では、レジ
スト２が形成された基板表面を、反応性イオンエッチン
グによりエッチングした後、レジスト２を除去する。こ
れにより、微小な平面を備えた多数個の領域３ができ、
その基板表面には凹凸が形成される。
スト２が形成された基板表面を、反応性イオンエッチン
グによりエッチングした後、レジスト２を除去する。こ
れにより、微小な平面を備えた多数個の領域３ができ、
その基板表面には凹凸が形成される。
【００２７】レジスト２によるパターニングは、このエ
ッチングにより領域３、３間において段差４ができるよ
うに、例えば図２Ａに示すようなレジストパターンが使
用される。図２Ａは図１Ａに示した基板１の表面側から
該基板１を垂直に臨んだもので、基板１上に形成された
レジスト２はライン状にパターン形成されている。
ッチングにより領域３、３間において段差４ができるよ
うに、例えば図２Ａに示すようなレジストパターンが使
用される。図２Ａは図１Ａに示した基板１の表面側から
該基板１を垂直に臨んだもので、基板１上に形成された
レジスト２はライン状にパターン形成されている。
【００２８】斯る場合にあっては、レジストの保護によ
ってエッチングされない部分（２に相当する）と、され
る部分２´とがライン状に区分されていることから、エ
ッチングによりその領域３、３間には段差４ができるこ
ととなる。（図１（Ｂ）参照）。特に、エネルギビーム
による多結晶化にあっては、この段差は明瞭なものであ
るのが好ましく、例えば段差による凹凸部分の表面形状
は断面で見た場合９０度の角度に近いものほど好まし
い。
ってエッチングされない部分（２に相当する）と、され
る部分２´とがライン状に区分されていることから、エ
ッチングによりその領域３、３間には段差４ができるこ
ととなる。（図１（Ｂ）参照）。特に、エネルギビーム
による多結晶化にあっては、この段差は明瞭なものであ
るのが好ましく、例えば段差による凹凸部分の表面形状
は断面で見た場合９０度の角度に近いものほど好まし
い。
【００２９】本実施例における領域のサイズはラインの
短手方向としては、各ライン間を０．１μｍ〜１００μ
ｍ程度とし、上記反応性イオンエッチングのための反応
性ガスとしては、基板材料を石英若しくはＳｉＯ2 膜が
形成されたガラス基板とした場合にあってはＣＨＦ3 ガ
スやＣＨ4、Ｈ2 とＮ2 の混合ガス等が利用できる。
短手方向としては、各ライン間を０．１μｍ〜１００μ
ｍ程度とし、上記反応性イオンエッチングのための反応
性ガスとしては、基板材料を石英若しくはＳｉＯ2 膜が
形成されたガラス基板とした場合にあってはＣＨＦ3 ガ
スやＣＨ4、Ｈ2 とＮ2 の混合ガス等が利用できる。
【００３０】特に、本発明にあっては、上記領域のサイ
ズ選択は重要であるが、これに加えて段差の大きさ（深
さ）の設定も重要な要素となる。
ズ選択は重要であるが、これに加えて段差の大きさ（深
さ）の設定も重要な要素となる。
【００３１】その段差の大きさは、上記第２工程での反
応性イオンエッチングによるエッチングの程度（深さ）
によって制御することができるが、通常本願発明の効果
を得るには、その深さを３０Å〜５００Åとするのが好
ましく、より好ましくは、５０Å〜３００Åの範囲に設
定することである。特に、３０Å以下では、斯る段差部
分において結晶粒界が発生せず、一方５００Å以上で
は、微小な領域における結晶粒が段差部分で大きく分離
し、連続した多結晶半導体膜が形成できないという問題
が生じるからである。これらは、いずれも電子顕微鏡の
観察結果により判明している。
応性イオンエッチングによるエッチングの程度（深さ）
によって制御することができるが、通常本願発明の効果
を得るには、その深さを３０Å〜５００Åとするのが好
ましく、より好ましくは、５０Å〜３００Åの範囲に設
定することである。特に、３０Å以下では、斯る段差部
分において結晶粒界が発生せず、一方５００Å以上で
は、微小な領域における結晶粒が段差部分で大きく分離
し、連続した多結晶半導体膜が形成できないという問題
が生じるからである。これらは、いずれも電子顕微鏡の
観察結果により判明している。
【００３２】この微小な領域の形状は、本実施例では図
２（Ａ）で示したごとく、ライン状としたがこれに限る
ことはなく、形成される多結晶半導体膜の利用にあわせ
て、その形状を決定すればよく、具体的には、矩形状、
格子状、菱形状、円状等の任意の形状でよい。
２（Ａ）で示したごとく、ライン状としたがこれに限る
ことはなく、形成される多結晶半導体膜の利用にあわせ
て、その形状を決定すればよく、具体的には、矩形状、
格子状、菱形状、円状等の任意の形状でよい。
【００３３】また、隣接する微小領域による段差の大き
さは、本実施例のようにすべて同一にする必要はなく、
上記深さの範囲となるものであれば不揃いなものであっ
てもよい。
さは、本実施例のようにすべて同一にする必要はなく、
上記深さの範囲となるものであれば不揃いなものであっ
てもよい。
【００３４】次に、図１（Ｃ）に示す第３工程では、微
小な領域が形成された基板１の表面に、非晶質シリコン
からなる非晶質半導体膜５を形成する。膜厚は、３００
Å〜１２００Åとし、上記段差４部分が覆われるように
形成する。この非晶質半導体膜５は、例えば、プラズマ
ＣＶＤ法により形成され、その成膜条件はシラン（Ｓｉ
Ｈ4 ）ガス流量が３０〜８０ｓｃｃｍ（Ｓｔａｎｄａｒ
ｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ Ｍ
ｉｎｕｔｅ）、基板温度が１００〜６００℃、圧力が１
３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、３〜
１００Ｗである。
小な領域が形成された基板１の表面に、非晶質シリコン
からなる非晶質半導体膜５を形成する。膜厚は、３００
Å〜１２００Åとし、上記段差４部分が覆われるように
形成する。この非晶質半導体膜５は、例えば、プラズマ
ＣＶＤ法により形成され、その成膜条件はシラン（Ｓｉ
Ｈ4 ）ガス流量が３０〜８０ｓｃｃｍ（Ｓｔａｎｄａｒ
ｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ Ｍ
ｉｎｕｔｅ）、基板温度が１００〜６００℃、圧力が１
３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、３〜
１００Ｗである。
【００３５】そして、図１（Ｄ）に示す第４工程では、
上記非晶質半導体膜５に対してエネルギビーム６を照射
し、その照射領域を多結晶化させることで多結晶シリコ
ンからなる多結晶半導体膜７を得ることができる。
上記非晶質半導体膜５に対してエネルギビーム６を照射
し、その照射領域を多結晶化させることで多結晶シリコ
ンからなる多結晶半導体膜７を得ることができる。
【００３６】斯る工程によって得られた多結晶半導体膜
の模式図が図２（Ｂ）である。同図も図２（Ａ）と同様
に基板の表面に垂直となる方向から臨んだ図であり、こ
れによれば、ライン状の段差４部分に結晶粒界８が揃う
ように生成していることが分かり、横方向の結晶成長が
その段差部分で止まっていることが確認できる。
の模式図が図２（Ｂ）である。同図も図２（Ａ）と同様
に基板の表面に垂直となる方向から臨んだ図であり、こ
れによれば、ライン状の段差４部分に結晶粒界８が揃う
ように生成していることが分かり、横方向の結晶成長が
その段差部分で止まっていることが確認できる。
【００３７】なお、図２Ｂから分かるように、ラインの
長手方向には予め段差を設けていなかったことから、従
来の種々の要因によって結晶成長が停止しており、これ
による結晶粒界の形状及び位置はランダムなものとなっ
ている。
長手方向には予め段差を設けていなかったことから、従
来の種々の要因によって結晶成長が停止しており、これ
による結晶粒界の形状及び位置はランダムなものとなっ
ている。
【００３８】このエネルギービームの照射を施した非晶
質半導体膜としては、本実施例ではＣＶＤ法によって形
成されたものを使用したが、本発明は斯る製造方法に限
られたものではなく、この他に蒸着法、スパッタ法等に
よって形成されたものでも良く、更には、エネルギービ
ームの照射を受ける半導体膜としては、既に多結晶とな
っているものであってもよい。この場合、当初の粗悪な
多結晶半導体をエネルギビームの照射によって、本発明
の効果である結晶粒界の位置制御が施された良質の多結
晶半導体膜改質することが可能となる。
質半導体膜としては、本実施例ではＣＶＤ法によって形
成されたものを使用したが、本発明は斯る製造方法に限
られたものではなく、この他に蒸着法、スパッタ法等に
よって形成されたものでも良く、更には、エネルギービ
ームの照射を受ける半導体膜としては、既に多結晶とな
っているものであってもよい。この場合、当初の粗悪な
多結晶半導体をエネルギビームの照射によって、本発明
の効果である結晶粒界の位置制御が施された良質の多結
晶半導体膜改質することが可能となる。
【００３９】この粗悪な多結晶半導体膜の具体的な例と
しては、常温のような低温で形成された多結晶シリコン
膜等のようなものであり、斯る多結晶半導体膜では膜中
の結晶粒界が非常に多く、キャリア移動度についても極
めて小さなものである。然し乍ら、エネルギビームが照
射される非晶質半導体膜や多結晶半導体膜のいずれのも
のであっても、その照射による多結晶化を良好なものと
するためには、半導体膜中の不純物、具体的には酸素、
水素、窒素、炭素等の濃度ができる限り少ないことが好
ましい。その理由は、いずれの不純物も多結晶化の際
の、結晶成長を阻害するように作用するからで、このた
め、これら不純物を除去するために、例えば、半導体膜
の形成装置の到達真空度を高めたり、或いは半導体膜形
成後、熱処理を施すことで膜中の不純物を放出させる等
の処理を行うことで、半導体膜中の不純物濃度の低減を
図ることが好ましい。
しては、常温のような低温で形成された多結晶シリコン
膜等のようなものであり、斯る多結晶半導体膜では膜中
の結晶粒界が非常に多く、キャリア移動度についても極
めて小さなものである。然し乍ら、エネルギビームが照
射される非晶質半導体膜や多結晶半導体膜のいずれのも
のであっても、その照射による多結晶化を良好なものと
するためには、半導体膜中の不純物、具体的には酸素、
水素、窒素、炭素等の濃度ができる限り少ないことが好
ましい。その理由は、いずれの不純物も多結晶化の際
の、結晶成長を阻害するように作用するからで、このた
め、これら不純物を除去するために、例えば、半導体膜
の形成装置の到達真空度を高めたり、或いは半導体膜形
成後、熱処理を施すことで膜中の不純物を放出させる等
の処理を行うことで、半導体膜中の不純物濃度の低減を
図ることが好ましい。
【００４０】また、使用するエネルギビームとしては、
短波長パルスレーザ、銅蒸気レーザ、ルビーレーザ、Ｙ
ＡＧレーザ等で、具体的には、ＡｒＦエキシマレーザや
Ｆ2エキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌ
エキシマレーザ、ＸｅＦエキシマレーザ等を使用するこ
とができ、照射条件としては表１のごとくである。
短波長パルスレーザ、銅蒸気レーザ、ルビーレーザ、Ｙ
ＡＧレーザ等で、具体的には、ＡｒＦエキシマレーザや
Ｆ2エキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌ
エキシマレーザ、ＸｅＦエキシマレーザ等を使用するこ
とができ、照射条件としては表１のごとくである。
【００４１】
【表１】
【００４２】特に、レーザ照射にあたっては、１つの照
射領域について１０パルス以上の照射を施して多結晶化
させることが好ましく、より好ましくは照射される半導
体膜が形成された基板を１００℃以上６００℃以下の温
度範囲の加熱を行いつつレーザビームの照射を行うこと
が膜の多結晶化には好適である。とりわけ、その温度範
囲の中でも２００℃以上５００℃以下とするのがよく、
本実施例では約４００℃に設定し多結晶化を施した。
射領域について１０パルス以上の照射を施して多結晶化
させることが好ましく、より好ましくは照射される半導
体膜が形成された基板を１００℃以上６００℃以下の温
度範囲の加熱を行いつつレーザビームの照射を行うこと
が膜の多結晶化には好適である。とりわけ、その温度範
囲の中でも２００℃以上５００℃以下とするのがよく、
本実施例では約４００℃に設定し多結晶化を施した。
【００４３】かかる照射によれば、多結晶化は、半導体
の表面自由エネルギーが最小化する方位、即ち配向方向
を備えながら、膜面に対して平行に横方向に成長する。
特に表面がフリーサーフェスのシリコン膜の場合にあっ
ては、（１１１）面に配向することとなる。
の表面自由エネルギーが最小化する方位、即ち配向方向
を備えながら、膜面に対して平行に横方向に成長する。
特に表面がフリーサーフェスのシリコン膜の場合にあっ
ては、（１１１）面に配向することとなる。
【００４４】また、本実施例では使用しなかったが、照
射を受ける非晶質半導体膜あるいは多結晶半導体膜に予
めＳｉＯｘ等の酸化膜やＳｉＮｘ等の窒素酸化膜等から
なるキャップ膜を膜表面に形成し、かかるキャップ膜を
介して、エネルギビームを照射することで、配向方向を
［１００］や［１１０］等に制御することも可能であ
る。
射を受ける非晶質半導体膜あるいは多結晶半導体膜に予
めＳｉＯｘ等の酸化膜やＳｉＮｘ等の窒素酸化膜等から
なるキャップ膜を膜表面に形成し、かかるキャップ膜を
介して、エネルギビームを照射することで、配向方向を
［１００］や［１１０］等に制御することも可能であ
る。
【００４５】このような、横方向への結晶成長のドライ
ビングフォースは、表面自由エネルギーの異方向性のた
めに、下地となる基板表面に予め設けられた段差の位置
でその表面自由エネルギーの値が変化することとなり、
結果として横方向への結晶成長が停止してしまうことと
なる。
ビングフォースは、表面自由エネルギーの異方向性のた
めに、下地となる基板表面に予め設けられた段差の位置
でその表面自由エネルギーの値が変化することとなり、
結果として横方向への結晶成長が停止してしまうことと
なる。
【００４６】従って、微少な平面を備えた領域のサイズ
や位置を制御しておくことで、所望の位置に結晶粒界を
生成することが可能となり、且つ隣接する段差の間隔に
よって、結晶粒のサイズを所望の値に設定することがで
きる。
や位置を制御しておくことで、所望の位置に結晶粒界を
生成することが可能となり、且つ隣接する段差の間隔に
よって、結晶粒のサイズを所望の値に設定することがで
きる。
【００４７】また、本発明者等によれば、隣接する段差
の間隔の設定によっては、領域内の結晶粒中にも結晶粒
界が発生してしまうこともあるが、この場合であって
も、該結晶粒界によって分解されてしまった結晶粒はい
ずれも、上述したように全て（１１１）面に揃っている
ことから、たとえ微小領域内にその様な結晶粒界が生じ
てしまったとしても、これによる影響は多結晶半導体膜
の電気的特性に殆ど影響を与えないことを確認してい
る。
の間隔の設定によっては、領域内の結晶粒中にも結晶粒
界が発生してしまうこともあるが、この場合であって
も、該結晶粒界によって分解されてしまった結晶粒はい
ずれも、上述したように全て（１１１）面に揃っている
ことから、たとえ微小領域内にその様な結晶粒界が生じ
てしまったとしても、これによる影響は多結晶半導体膜
の電気的特性に殆ど影響を与えないことを確認してい
る。
【００４８】従って、本願発明の多結晶半導体膜を例え
ば薄膜トランジスタのチャンネル領域として利用する場
合にあっては、チャンネル領域の多結晶半導体膜部分に
は結晶粒界の存在しない状態を作ることができ、これに
よれば、従来のような粒界によるキャリア走行の阻害が
なくなり、スイッチング特性が良好な素子得ることがで
きることとなる。
ば薄膜トランジスタのチャンネル領域として利用する場
合にあっては、チャンネル領域の多結晶半導体膜部分に
は結晶粒界の存在しない状態を作ることができ、これに
よれば、従来のような粒界によるキャリア走行の阻害が
なくなり、スイッチング特性が良好な素子得ることがで
きることとなる。
【００４９】更には、本願発明の多結晶半導体膜では、
その結晶粒界で囲まれた結晶粒内の結晶性は、固相成長
法による膜と比較して、粒内の欠陥密度は小さい高品質
なものである。
その結晶粒界で囲まれた結晶粒内の結晶性は、固相成長
法による膜と比較して、粒内の欠陥密度は小さい高品質
なものである。
【００５０】また、本願発明による多結晶半導体膜を太
陽電池における光電変換用の半導体材料として利用して
もよく、この場合にあっては、段差によって位置が特定
されている結晶粒界が在る多結晶半導体膜部分の表面に
光キャリア収集のための集電極を設けることが好まし
い。これによれば、発電に寄与しない結晶粒界部が光照
射を妨げる集電極下に位置するので、単位面積当たりの
効率の低下が防げる。さらに、一般に光キャリアを再結
合させ光電変換特性に悪影響を及ぼすその結晶粒界近傍
に集電極を設けることで、その様な再結合の発生を抑制
することが可能となる。
陽電池における光電変換用の半導体材料として利用して
もよく、この場合にあっては、段差によって位置が特定
されている結晶粒界が在る多結晶半導体膜部分の表面に
光キャリア収集のための集電極を設けることが好まし
い。これによれば、発電に寄与しない結晶粒界部が光照
射を妨げる集電極下に位置するので、単位面積当たりの
効率の低下が防げる。さらに、一般に光キャリアを再結
合させ光電変換特性に悪影響を及ぼすその結晶粒界近傍
に集電極を設けることで、その様な再結合の発生を抑制
することが可能となる。
【００５１】更に、本願発明による多結晶半導体膜によ
れば、従来半導体としての機械的強度の低下現象をもた
らす結晶粒界の、位置制御ができることから、半導体と
しての機械強度を制御することができることとなり、例
えば、マイクロマシン用の多結晶半導体材料として利用
することも可能である。
れば、従来半導体としての機械的強度の低下現象をもた
らす結晶粒界の、位置制御ができることから、半導体と
しての機械強度を制御することができることとなり、例
えば、マイクロマシン用の多結晶半導体材料として利用
することも可能である。
【００５２】尚、実施例では多結晶シリコン膜について
のみ説明したが、本願発明による多結晶半導体膜及びそ
の製造方法はこれらに限られずゲルマニウム、ガリウム
による半導体膜であっても同様である。
のみ説明したが、本願発明による多結晶半導体膜及びそ
の製造方法はこれらに限られずゲルマニウム、ガリウム
による半導体膜であっても同様である。
【００５３】次に、本願発明による多結晶半導体膜をｐ
ｎ接合型太陽電池における光電変換用半導体材料として
用いた実施例につき図３（Ａ）ないし図４（Ｅ）に従い
説明する。
ｎ接合型太陽電池における光電変換用半導体材料として
用いた実施例につき図３（Ａ）ないし図４（Ｅ）に従い
説明する。
【００５４】まず、図３（Ａ）に示すように、前述した
実施例の図１（Ａ）及び図１（Ｂ）に示す工程とと同様
に、任意の形状の微少な平面を多数個形成すべく、レジ
ストをパターニングし、このレジストをマスクとして反
応性イオンエッチングによりエッチングし、基板１０表
面に凹凸を形成する。この凹凸により、微小な平面を備
えた多数この領域１２、１２が形成される。この領域間
において、段差１１が形成される。この実施例では、基
板としてタンタル（Ｔａ），タングステン（Ｗ）等の高
融点金属が用いられ、この基板１０が一方の電極として
用いられる。また、段差１１は１００〜５００Å、段差
間の幅、すなわち微小領域１２、１２の幅は２００μｍ
〜２ｃｍとした。
実施例の図１（Ａ）及び図１（Ｂ）に示す工程とと同様
に、任意の形状の微少な平面を多数個形成すべく、レジ
ストをパターニングし、このレジストをマスクとして反
応性イオンエッチングによりエッチングし、基板１０表
面に凹凸を形成する。この凹凸により、微小な平面を備
えた多数この領域１２、１２が形成される。この領域間
において、段差１１が形成される。この実施例では、基
板としてタンタル（Ｔａ），タングステン（Ｗ）等の高
融点金属が用いられ、この基板１０が一方の電極として
用いられる。また、段差１１は１００〜５００Å、段差
間の幅、すなわち微小領域１２、１２の幅は２００μｍ
〜２ｃｍとした。
【００５５】次に、図３（Ｂ）に示す工程では、微小な
領域１２、１２が形成された基板１０上の表面に、リン
をドープしたｎ型非晶質シリコン膜１３を５００〜２０
００オングストロームの膜厚でプラズマＣＶＤ法により
成膜する。この成膜条件はＳｉＨ4 ガス流量が３０〜８
０ｓｃｃｍ、ホスフィン（ＰＨ3 ）ガス流量が１０〜３
０ｓｃｃｍ、基板温度が４００〜６００℃、圧力が１
３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、３０
〜１００Ｗである。
領域１２、１２が形成された基板１０上の表面に、リン
をドープしたｎ型非晶質シリコン膜１３を５００〜２０
００オングストロームの膜厚でプラズマＣＶＤ法により
成膜する。この成膜条件はＳｉＨ4 ガス流量が３０〜８
０ｓｃｃｍ、ホスフィン（ＰＨ3 ）ガス流量が１０〜３
０ｓｃｃｍ、基板温度が４００〜６００℃、圧力が１
３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、３０
〜１００Ｗである。
【００５６】次に、図３（Ｃ）に示す工程では、エキシ
マレーザ６を用い、ｎ型非晶質シリコン膜１２を照射
し、その照射領域を多結晶化させることで、多結晶シリ
コンからなるｎ型多結晶半導体膜１４を得る。この時の
レーザエネルギー密度は２００〜５００ｍＪ／ｃｍ2 、
ショット数は１００〜１０００ショット、レーザ照射時
の基板温度は３００〜５００℃とした。この時、形成さ
れたｎ型多結晶半導体膜１４は基板１０の段差１１部分
に結晶粒界１５が揃うように形成される。
マレーザ６を用い、ｎ型非晶質シリコン膜１２を照射
し、その照射領域を多結晶化させることで、多結晶シリ
コンからなるｎ型多結晶半導体膜１４を得る。この時の
レーザエネルギー密度は２００〜５００ｍＪ／ｃｍ2 、
ショット数は１００〜１０００ショット、レーザ照射時
の基板温度は３００〜５００℃とした。この時、形成さ
れたｎ型多結晶半導体膜１４は基板１０の段差１１部分
に結晶粒界１５が揃うように形成される。
【００５７】続いて、このｎ型多結晶半導体膜１４上に
上記図３（Ｂ）に示す工程と同様にｎ型非晶質シリコン
膜を形成する工程と、上記図３（Ｃ）に示す工程と同様
にエキシマレーザ６による多結晶化を繰り返し、膜厚１
０〜５０μｍ程度のｎ型多結晶膜１４を形成する。この
ように繰り返し、非晶質シリコンの成膜とその多結晶化
を行うのは、エキシマレーザによる多結晶化では膜厚２
０００Å程度までが膜質の良好な膜が得られる限界であ
るので、良好な膜を多層積層し、所望の膜厚を得るよう
にしたものである。また、多層に積層する際にも、上に
積層される多結晶半導体膜は下地多結晶半導体膜の結晶
粒界の上方を受け継ぎ、同様の位置に結晶粒界が形成さ
れる。すなわち、基板１０の段差１１部分に結晶粒界１
５が揃うように形成される。
上記図３（Ｂ）に示す工程と同様にｎ型非晶質シリコン
膜を形成する工程と、上記図３（Ｃ）に示す工程と同様
にエキシマレーザ６による多結晶化を繰り返し、膜厚１
０〜５０μｍ程度のｎ型多結晶膜１４を形成する。この
ように繰り返し、非晶質シリコンの成膜とその多結晶化
を行うのは、エキシマレーザによる多結晶化では膜厚２
０００Å程度までが膜質の良好な膜が得られる限界であ
るので、良好な膜を多層積層し、所望の膜厚を得るよう
にしたものである。また、多層に積層する際にも、上に
積層される多結晶半導体膜は下地多結晶半導体膜の結晶
粒界の上方を受け継ぎ、同様の位置に結晶粒界が形成さ
れる。すなわち、基板１０の段差１１部分に結晶粒界１
５が揃うように形成される。
【００５８】次に、図４（Ｄ）に示す工程では、熱拡散
でボロン等を多結晶半導体膜１４表面に拡散し、ｐ型多
結晶半導体層１６を形成する。この時の接合深さは０．
１μｍとした。
でボロン等を多結晶半導体膜１４表面に拡散し、ｐ型多
結晶半導体層１６を形成する。この時の接合深さは０．
１μｍとした。
【００５９】そして、図４（Ｅ）に示す工程では、表面
にＩＴＯ等からなる透明電極１７をｐ型多結晶半導体層
１６上にスパッタ法で５００〜２０００Åの膜厚で成膜
し、基板１０の段差１１上、即ち多結晶半導体膜１４の
位置制御された結晶粒界１５上にＡｌ（アルミニウム）
からなる集電極１８を形成する。
にＩＴＯ等からなる透明電極１７をｐ型多結晶半導体層
１６上にスパッタ法で５００〜２０００Åの膜厚で成膜
し、基板１０の段差１１上、即ち多結晶半導体膜１４の
位置制御された結晶粒界１５上にＡｌ（アルミニウム）
からなる集電極１８を形成する。
【００６０】このように、段差によって位置が特定され
ている結晶粒界が在る多結晶半導体膜部分の表面に光キ
ャリア収集のための集電極を設けることで、一般に光キ
ャリアを再結合させ光電変換特性に悪影響を及ぼすその
結晶粒界近傍に集電極が設けられ、その様な再結合の発
生を抑制することができる。
ている結晶粒界が在る多結晶半導体膜部分の表面に光キ
ャリア収集のための集電極を設けることで、一般に光キ
ャリアを再結合させ光電変換特性に悪影響を及ぼすその
結晶粒界近傍に集電極が設けられ、その様な再結合の発
生を抑制することができる。
【００６１】次に、本願発明による多結晶半導体膜をｐ
ｎ接合型太陽電池における光電変換用半導体材料として
用いた第２実施例につき図５（Ａ）ないし図５（Ｄ）に
従い説明する。
ｎ接合型太陽電池における光電変換用半導体材料として
用いた第２実施例につき図５（Ａ）ないし図５（Ｄ）に
従い説明する。
【００６２】前述の第１の実施例の図３（Ａ）ないし図
３（Ｃ）に示す工程と同様に、Ｔａ、Ｗの高融点金属基
板１０の表面に１００〜５００Åの段差１１、その幅が
２００μｍ〜２ｃｍになるように凹凸を形成し、多数の
微小領域１２、１２を形成する。そして、リンをドープ
したｎ型非晶質シリコン膜１３を５００〜２０００Åの
膜厚でプラズマＣＶＤ法により成膜する。そして、エキ
シマレーザ６を用い、非晶質シリコン膜１３を多結晶化
し、基板１０の段差部分１１に結晶粒界１３を持つｎ型
多結晶半導体膜１４を形成する。
３（Ｃ）に示す工程と同様に、Ｔａ、Ｗの高融点金属基
板１０の表面に１００〜５００Åの段差１１、その幅が
２００μｍ〜２ｃｍになるように凹凸を形成し、多数の
微小領域１２、１２を形成する。そして、リンをドープ
したｎ型非晶質シリコン膜１３を５００〜２０００Åの
膜厚でプラズマＣＶＤ法により成膜する。そして、エキ
シマレーザ６を用い、非晶質シリコン膜１３を多結晶化
し、基板１０の段差部分１１に結晶粒界１３を持つｎ型
多結晶半導体膜１４を形成する。
【００６３】次に、図５（Ａ）に示す工程では、多結晶
膜半導体１４上にリンをドープした非晶質シリコン膜２
０を１０〜５０μｍの膜厚でプラズマＣＶＤ法により成
膜する。この成膜条件はＳｉＨ4 ガス流量が３０〜８０
ｓｃｃｍ、ＰＨ3 ガス流量が１０〜３０ｓｃｃｍ、基板
温度が４００〜６００℃、圧力が１３．３〜２６６Ｐ
ａ、パワーが１３．５６ＭＨｚ、３０〜１００Ｗであ
る。
膜半導体１４上にリンをドープした非晶質シリコン膜２
０を１０〜５０μｍの膜厚でプラズマＣＶＤ法により成
膜する。この成膜条件はＳｉＨ4 ガス流量が３０〜８０
ｓｃｃｍ、ＰＨ3 ガス流量が１０〜３０ｓｃｃｍ、基板
温度が４００〜６００℃、圧力が１３．３〜２６６Ｐ
ａ、パワーが１３．５６ＭＨｚ、３０〜１００Ｗであ
る。
【００６４】続いて、図５（Ｂ）に示す工程では、非晶
質シリコン膜２０を５００〜７００℃、２０時間で結晶
化させる固相成長法により、多結晶化させ、多結晶シリ
コン膜２１を形成する。この時、図５（Ｂ）に示すよう
に、形成された多結晶シリコン膜２１は下地の多結晶シ
リコン膜１４の結晶粒界１５の情報を受け継ぎ、同様の
位置に粒界１５ができる。
質シリコン膜２０を５００〜７００℃、２０時間で結晶
化させる固相成長法により、多結晶化させ、多結晶シリ
コン膜２１を形成する。この時、図５（Ｂ）に示すよう
に、形成された多結晶シリコン膜２１は下地の多結晶シ
リコン膜１４の結晶粒界１５の情報を受け継ぎ、同様の
位置に粒界１５ができる。
【００６５】次に、図５（Ｃ）に示す工程では、熱拡散
でボロン等を多結晶半導体膜２１表面に拡散し、ｐ型多
結晶半導体層２２を形成する。
でボロン等を多結晶半導体膜２１表面に拡散し、ｐ型多
結晶半導体層２２を形成する。
【００６６】そして、図５（Ｄ）に示す工程では、多結
晶半導体層２２表面にＩＴＯ等からなる透明電極１７を
成膜し、基板１０の段差１１上、即ち多結晶半導体膜２
１の位置制御された結晶粒界１５上にＡｌからなる集電
極１８を形成する。
晶半導体層２２表面にＩＴＯ等からなる透明電極１７を
成膜し、基板１０の段差１１上、即ち多結晶半導体膜２
１の位置制御された結晶粒界１５上にＡｌからなる集電
極１８を形成する。
【００６７】このように、段差によって位置が特定され
ている結晶粒界が在る多結晶半導体膜部分の表面に光キ
ャリア収集のための集電極を設けることで、一般に光キ
ャリアを再結合させ光電変換特性に悪影響を及ぼすその
結晶粒界近傍に集電極が設けられ、その様な再結合の発
生を抑制することができる。
ている結晶粒界が在る多結晶半導体膜部分の表面に光キ
ャリア収集のための集電極を設けることで、一般に光キ
ャリアを再結合させ光電変換特性に悪影響を及ぼすその
結晶粒界近傍に集電極が設けられ、その様な再結合の発
生を抑制することができる。
【００６８】次に、本願発明による多結晶半導体膜を太
陽電池における光電変換用半導体材料として用いた第３
実施例につき図６に従い説明する。この実施例は、ｐｎ
接合型太陽電池のｐｎ接合界面にｉ型非晶質シリコン層
を介在させたものである。
陽電池における光電変換用半導体材料として用いた第３
実施例につき図６に従い説明する。この実施例は、ｐｎ
接合型太陽電池のｐｎ接合界面にｉ型非晶質シリコン層
を介在させたものである。
【００６９】前述の第１の実施例の図３（Ａ）ないし図
３（Ｃ）に示す工程と同様に、Ｔａ、Ｗの高融点金属基
板１０の表面に１００〜５００Åの段差１１、その幅が
２００μｍ〜２ｃｍなるように凹凸を形成し、多数の微
小領域１２、１２を形成する。そして、リンをドープし
たｎ型非晶質シリコン膜を５００〜２０００Åの膜厚で
プラズマＣＶＤ法により成膜する。そして、エキシマレ
ーザ６を用い、非晶質シリコン膜４を多結晶化し、基板
１０の段差部分１１に結晶粒界を持つｎ型多結晶半導体
膜を形成する。そして、上記図３（Ｃ）に示す工程と同
様にエキシマレーザ６による多結晶化を繰り返し、膜厚
１０〜５０μｍ程度のｎ型多結晶膜１３を形成するか、
または、上記図４Ａに示すように多結晶膜半導体上にリ
ンをドープした非晶質シリコン膜を１０〜５０μｍプラ
ズマＣＶＤ法により成膜し、この非晶質シリコン膜を５
００〜７００℃、２０時間で結晶化させる固相成長法に
より、多結晶化させ、多結晶シリコン膜を形成すること
により、多結晶半導体膜２１が形成される（図６（Ａ）
参照）。
３（Ｃ）に示す工程と同様に、Ｔａ、Ｗの高融点金属基
板１０の表面に１００〜５００Åの段差１１、その幅が
２００μｍ〜２ｃｍなるように凹凸を形成し、多数の微
小領域１２、１２を形成する。そして、リンをドープし
たｎ型非晶質シリコン膜を５００〜２０００Åの膜厚で
プラズマＣＶＤ法により成膜する。そして、エキシマレ
ーザ６を用い、非晶質シリコン膜４を多結晶化し、基板
１０の段差部分１１に結晶粒界を持つｎ型多結晶半導体
膜を形成する。そして、上記図３（Ｃ）に示す工程と同
様にエキシマレーザ６による多結晶化を繰り返し、膜厚
１０〜５０μｍ程度のｎ型多結晶膜１３を形成するか、
または、上記図４Ａに示すように多結晶膜半導体上にリ
ンをドープした非晶質シリコン膜を１０〜５０μｍプラ
ズマＣＶＤ法により成膜し、この非晶質シリコン膜を５
００〜７００℃、２０時間で結晶化させる固相成長法に
より、多結晶化させ、多結晶シリコン膜を形成すること
により、多結晶半導体膜２１が形成される（図６（Ａ）
参照）。
【００７０】図６（Ｂ）に示す工程では、多結晶半導体
膜２１上にｉ型非晶質シリコン２３を２０〜３５０Åの
膜厚でプラズマＣＶＤ法により成膜する。この成膜条件
はＳｉＨ4 ガス流量が３０〜８０ｓｃｃｍ、基板温度が
４００〜６００℃、圧力が１３．３〜２６６Ｐａ、パワ
ーが１３．５６ＭＨｚ、３０〜１００Ｗである。
膜２１上にｉ型非晶質シリコン２３を２０〜３５０Åの
膜厚でプラズマＣＶＤ法により成膜する。この成膜条件
はＳｉＨ4 ガス流量が３０〜８０ｓｃｃｍ、基板温度が
４００〜６００℃、圧力が１３．３〜２６６Ｐａ、パワ
ーが１３．５６ＭＨｚ、３０〜１００Ｗである。
【００７１】続いて、図６（Ｃ）に示す工程では、この
ｉ型非晶質シリコン２３上にｐ型非晶質シリコン２４を
５０〜１００Åの膜厚でプラズマＣＶＤ法により成膜す
る。この成膜条件はＳｉＨ4 ガス流量が３０〜８０ｓｃ
ｃｍ、ジボラン（Ｂ2Ｈ6）ガス流量が３０ｓｃｃｍ、基
板温度が４００〜６００℃、圧力が１３．３〜２６６Ｐ
ａ、パワーが１３．５６ＭＨｚ，３０〜１００Ｗであ
る。
ｉ型非晶質シリコン２３上にｐ型非晶質シリコン２４を
５０〜１００Åの膜厚でプラズマＣＶＤ法により成膜す
る。この成膜条件はＳｉＨ4 ガス流量が３０〜８０ｓｃ
ｃｍ、ジボラン（Ｂ2Ｈ6）ガス流量が３０ｓｃｃｍ、基
板温度が４００〜６００℃、圧力が１３．３〜２６６Ｐ
ａ、パワーが１３．５６ＭＨｚ，３０〜１００Ｗであ
る。
【００７２】そして、図６（Ｄ）に示す工程では、ｐ型
非晶質シリコン２４表面に透明電極１７を成膜し、基板
１０の段差１１上、即ち多結晶半導体膜２１の位置制御
された結晶粒界１５上にＡｌ集電極１８を形成する。
非晶質シリコン２４表面に透明電極１７を成膜し、基板
１０の段差１１上、即ち多結晶半導体膜２１の位置制御
された結晶粒界１５上にＡｌ集電極１８を形成する。
【００７３】尚、本工程では、下地の多結晶半導体膜の
形成にエキシマレーザを用いたが、ＹＡＧレーザ等の他
のレーザでも可能である。
形成にエキシマレーザを用いたが、ＹＡＧレーザ等の他
のレーザでも可能である。
【００７４】多結晶化の方法としては、上記のエネルギ
ービーム法以外に、固相成長法や、真空中若しくは不活
性ガス雰囲気中で、基板上に成膜した多結晶膜若しくは
非晶質膜をハロゲンランプで急速に加熱し、結晶化させ
る、いわゆるＲＴＡ法や，基板上に成膜した多結晶膜若
しくは非晶質膜にＳｉＯ2にキャップ膜を成膜し、全体
を１３５０℃に加熱し、そしてヒータまたは集光した水
銀ランプで幅１ｍｍ、長さ５０〜１２５ｍｍの領域を１
４５０℃に加熱溶融し、この溶融領域を１〜２ｍｍ／ｓ
ｅｃで操作し全体を結晶化させる、いわゆるＺＭＲ法
や、高周波や交流磁界を用いて加熱溶融する方法等の再
結晶法を用いることができる。
ービーム法以外に、固相成長法や、真空中若しくは不活
性ガス雰囲気中で、基板上に成膜した多結晶膜若しくは
非晶質膜をハロゲンランプで急速に加熱し、結晶化させ
る、いわゆるＲＴＡ法や，基板上に成膜した多結晶膜若
しくは非晶質膜にＳｉＯ2にキャップ膜を成膜し、全体
を１３５０℃に加熱し、そしてヒータまたは集光した水
銀ランプで幅１ｍｍ、長さ５０〜１２５ｍｍの領域を１
４５０℃に加熱溶融し、この溶融領域を１〜２ｍｍ／ｓ
ｅｃで操作し全体を結晶化させる、いわゆるＺＭＲ法
や、高周波や交流磁界を用いて加熱溶融する方法等の再
結晶法を用いることができる。
【００７５】なお、上述した各実施例においては、多結
晶半導体膜の位置制御された結晶粒界上に集電極を設け
ているが、更に、これら結晶粒界の中央部に集電極を設
けるように構成しても良い。このように、段差によって
位置が特定されている結晶粒界がある多結晶半導体膜部
分の中間部の表面に光キャリア収集のための集電極を設
けることで、光キャリアの再結合の発生をより抑制する
ことができ、光電変換効率の低下が抑制できる。
晶半導体膜の位置制御された結晶粒界上に集電極を設け
ているが、更に、これら結晶粒界の中央部に集電極を設
けるように構成しても良い。このように、段差によって
位置が特定されている結晶粒界がある多結晶半導体膜部
分の中間部の表面に光キャリア収集のための集電極を設
けることで、光キャリアの再結合の発生をより抑制する
ことができ、光電変換効率の低下が抑制できる。
【００７６】次に、本願発明による多結晶半導体膜をチ
ャネル部に用いた薄膜トランジスタ（ＴＦＴ）の実施例
につき図７〜図８に従い説明する。図７（Ａ）はこの実
施例のＴＦＴの断面図、図７（Ｂ）は金属配線を取り除
いた状態で図７（Ａ）を上から見た平面図である。本実
施例では基板に凸部を設けることにより得られた結晶粒
界を制御された多結晶シリコン膜上に、ＴＦＴのチャン
ネル部を形成している。
ャネル部に用いた薄膜トランジスタ（ＴＦＴ）の実施例
につき図７〜図８に従い説明する。図７（Ａ）はこの実
施例のＴＦＴの断面図、図７（Ｂ）は金属配線を取り除
いた状態で図７（Ａ）を上から見た平面図である。本実
施例では基板に凸部を設けることにより得られた結晶粒
界を制御された多結晶シリコン膜上に、ＴＦＴのチャン
ネル部を形成している。
【００７７】図７（Ａ）に示すように、ガラスなどから
なる透明絶縁基板３０には、ＴＦＴのチャネル部になる
部分に段差１００〜５００Åの凸部３１が形成されてい
る。この基板３０上に、前述したこの発明の多結晶半導
体膜３２が設けられる。この基板３０上にｐ-（または
ｎ-）型またはｉ型の非晶質シリコン膜をプラズマＣＶ
Ｄ法などにより５００〜１０００Å形成し、エキシマレ
ーザの照射により、多結晶化し、多結晶半導体膜３２が
得られる。この多結晶半導体膜３２の凸部３１上にゲー
ト絶縁膜３３を介してゲート電極３４が設けられ、この
ゲート電極３４をマスクとしてセルフアラインによりｎ
（またはｐ）型のソース、ドレイン領域３５、３６が設
けられている。ゲート電極３４の保護膜３９とコンタク
トホールを介してソース、ドレイン領域３５、３６とそ
れぞれオーミックコンタクトするソース、ドレイン電極
３７、３８が設けられている。この実施例のＴＦＴは、
図６（Ｂ）に示すように、チャネルと直交する結晶粒界
１５、すなわち、Ｙ軸方向は段差部に位置するように位
置制御されており、チャネル部と平行なＸ軸方向に結晶
粒界１５が走る。従って、ソース、ドレイン領域間を流
れる電流が結晶粒界を横切ることがない構造が可能にな
り、高速動作のＴＦＴが作成できる。
なる透明絶縁基板３０には、ＴＦＴのチャネル部になる
部分に段差１００〜５００Åの凸部３１が形成されてい
る。この基板３０上に、前述したこの発明の多結晶半導
体膜３２が設けられる。この基板３０上にｐ-（または
ｎ-）型またはｉ型の非晶質シリコン膜をプラズマＣＶ
Ｄ法などにより５００〜１０００Å形成し、エキシマレ
ーザの照射により、多結晶化し、多結晶半導体膜３２が
得られる。この多結晶半導体膜３２の凸部３１上にゲー
ト絶縁膜３３を介してゲート電極３４が設けられ、この
ゲート電極３４をマスクとしてセルフアラインによりｎ
（またはｐ）型のソース、ドレイン領域３５、３６が設
けられている。ゲート電極３４の保護膜３９とコンタク
トホールを介してソース、ドレイン領域３５、３６とそ
れぞれオーミックコンタクトするソース、ドレイン電極
３７、３８が設けられている。この実施例のＴＦＴは、
図６（Ｂ）に示すように、チャネルと直交する結晶粒界
１５、すなわち、Ｙ軸方向は段差部に位置するように位
置制御されており、チャネル部と平行なＸ軸方向に結晶
粒界１５が走る。従って、ソース、ドレイン領域間を流
れる電流が結晶粒界を横切ることがない構造が可能にな
り、高速動作のＴＦＴが作成できる。
【００７８】次に、この実施例のＴＦＴの工程を図８
（Ａ）ないし図８（Ｃ）に従い説明する。図８（Ａ）に
示す工程では、段差１００〜５００Åの凸部３１が設け
られたガラスなどの透明絶縁性基板３０上にｐ-型非晶
質シリコン膜を例えば、プラズマＣＶＤ法により、５０
０〜１０００Åの膜厚で形成する。この成膜条件はＳｉ
Ｈ4 ガス流量が３０〜８０ｓｃｃｍ、Ｂ2Ｈ6ガス流量が
０〜３０ｓｃｃｍ、基板温度が４００〜６００℃、圧力
が１３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、
３０〜１００Ｗである。次に、エキシマレーザ６を照射
し非晶質シリコン膜を多結晶化し、ｐ-型多結晶半導体
膜３２を形成する。この時レーザエネルギー密度は１５
０〜３５０ｍＪ／ｃｍ2 、基板温度は２０〜４００℃と
する。この多結晶化により、多結晶化半導体膜３２は段
差部分に結晶粒界１５が位置するように制御される。
（Ａ）ないし図８（Ｃ）に従い説明する。図８（Ａ）に
示す工程では、段差１００〜５００Åの凸部３１が設け
られたガラスなどの透明絶縁性基板３０上にｐ-型非晶
質シリコン膜を例えば、プラズマＣＶＤ法により、５０
０〜１０００Åの膜厚で形成する。この成膜条件はＳｉ
Ｈ4 ガス流量が３０〜８０ｓｃｃｍ、Ｂ2Ｈ6ガス流量が
０〜３０ｓｃｃｍ、基板温度が４００〜６００℃、圧力
が１３．３〜２６６Ｐａ、パワーが１３．５６ＭＨｚ、
３０〜１００Ｗである。次に、エキシマレーザ６を照射
し非晶質シリコン膜を多結晶化し、ｐ-型多結晶半導体
膜３２を形成する。この時レーザエネルギー密度は１５
０〜３５０ｍＪ／ｃｍ2 、基板温度は２０〜４００℃と
する。この多結晶化により、多結晶化半導体膜３２は段
差部分に結晶粒界１５が位置するように制御される。
【００７９】続いて、図８（Ｂ）に示す工程では、この
多結晶半導体膜３２をパターニングした後、この多結晶
半導体膜３２上に、ＳｉＯ2からなるゲート絶縁膜３３
をＣＶＤ法、スパッタ法を用い基板温度２００〜６００
℃で１０００〜２０００Åの膜厚で成膜する。そのゲー
ト絶縁膜３３上に多結晶シリコンをＣＶＤ法等を用いて
２００〜５００℃の基板温度で５００〜２０００Å成膜
し、フォトリソグラフィ工程を経てゲート電極３４を形
成する。
多結晶半導体膜３２をパターニングした後、この多結晶
半導体膜３２上に、ＳｉＯ2からなるゲート絶縁膜３３
をＣＶＤ法、スパッタ法を用い基板温度２００〜６００
℃で１０００〜２０００Åの膜厚で成膜する。そのゲー
ト絶縁膜３３上に多結晶シリコンをＣＶＤ法等を用いて
２００〜５００℃の基板温度で５００〜２０００Å成膜
し、フォトリソグラフィ工程を経てゲート電極３４を形
成する。
【００８０】この状態でゲート電極３４をマスクとし、
ソース、ドレイン領域形成のためイオン注入により、Ｐ
（燐）イオンをエネルギー１０〜１００ＫｅＶ、ドーズ
量２×１０15〜１０16ｃｍ-2で注入する。その後、エキ
シマレーザ、熱アニール等によりソース、ドレイン領域
３５、３６の活性化とゲート電極３４の結晶性の回復を
同時に行う。なお、イオン注入条件等によって、活性化
を行わない場合もある。
ソース、ドレイン領域形成のためイオン注入により、Ｐ
（燐）イオンをエネルギー１０〜１００ＫｅＶ、ドーズ
量２×１０15〜１０16ｃｍ-2で注入する。その後、エキ
シマレーザ、熱アニール等によりソース、ドレイン領域
３５、３６の活性化とゲート電極３４の結晶性の回復を
同時に行う。なお、イオン注入条件等によって、活性化
を行わない場合もある。
【００８１】次に図８（Ｃ）に示す工程では、保護絶縁
膜３９をＣＶＤ法、スパッタ法等で５００〜１０００Å
成膜する。そして、フォトリソグラフィ工程によりソー
ス、ドレイン領域３５、３６上に保護絶縁膜３９を貫通
するコンタクトホールを１〜２μｍ角で開け、真空蒸着
法、スパッタ法等によりＡｌ，Ｃｒ等の金属成膜８００
０〜１５０００Å成膜する。この金属成膜をフォトリソ
グラフィ工程により、パタニングし、ソース、ドレイン
電極３７、３８を形成することにより薄膜トランジスタ
が作製できる。この工程において、イオン打ち込みはＰ
イオンを用いたが、もちろんＡｓ（ヒ素）イオン等でも
問題ない。また、チャネル領域をｎ-型またはｉ型の多
結晶半導体膜で構成し、ソース、ドレイン領域にＢ（ボ
ロン）をイオン注入してもよい。
膜３９をＣＶＤ法、スパッタ法等で５００〜１０００Å
成膜する。そして、フォトリソグラフィ工程によりソー
ス、ドレイン領域３５、３６上に保護絶縁膜３９を貫通
するコンタクトホールを１〜２μｍ角で開け、真空蒸着
法、スパッタ法等によりＡｌ，Ｃｒ等の金属成膜８００
０〜１５０００Å成膜する。この金属成膜をフォトリソ
グラフィ工程により、パタニングし、ソース、ドレイン
電極３７、３８を形成することにより薄膜トランジスタ
が作製できる。この工程において、イオン打ち込みはＰ
イオンを用いたが、もちろんＡｓ（ヒ素）イオン等でも
問題ない。また、チャネル領域をｎ-型またはｉ型の多
結晶半導体膜で構成し、ソース、ドレイン領域にＢ（ボ
ロン）をイオン注入してもよい。
【００８２】次に、本願発明による多結晶半導体膜をチ
ャネル部に用いた薄膜トランジスタ（ＴＦＴ）の第２の
実施例につき図９〜図１０に従い説明する。図９はこの
実施例のＴＦＴの断面図である。本実施例では基板に設
けたゲート電極の段差により、多結晶半導体の結晶粒界
を制御し、この多結晶シリコン膜上に、ＴＦＴのチャン
ネル部を形成している。図９に示すように、ガラスなど
からなる透明絶縁基板４０に膜厚５００Å以下のＣｒ，
Ｍｏ，Ｔａなどからなるゲート電極４１が形成されてい
る。このゲート電極４１により基板上４０上には〜５０
０Åの段差が形成されることになる。このゲート電極４
１を含め基板４０上に１０００〜２０００Åの膜厚の絶
縁膜４２がＣＶＤ法等により設けられる。この絶縁膜４
２上に前述したこの発明の多結晶半導体膜４３が設けら
れる。多結晶半導体膜４３は絶縁膜４２上に非晶質シリ
コン膜をプラズマＣＶＤ法などにより５００〜１０００
Å形成し、エキシマレーザの照射により、多結晶化する
ことにより得られる。この多結晶半導体膜４３上にリン
をドープした５００〜１０００Åのｎ型非晶質シリコン
または多結晶シリコン膜をプラズマＣＶＤ法などにより
形成した後、パターニングにより、ソース、ドレイン領
域４５、４６が形成される。ソース、ドレイン領域４
５、４６上にそれぞれソース、ドレイン電極４７、４８
が設けられ、この実施例のＴＦＴが得られる。この実施
例のＴＦＴ前述の実施例と同様に、チャネルと直交する
結晶粒界は段差部に位置するように位置制御されてお
り、チャネル部と平行に結晶粒界が走る。従って、ソー
ス、ドレイン領域間を流れる電流が結晶粒界を横切るこ
とがない構造が可能になり、高速動作のＴＦＴが作成で
きる。
ャネル部に用いた薄膜トランジスタ（ＴＦＴ）の第２の
実施例につき図９〜図１０に従い説明する。図９はこの
実施例のＴＦＴの断面図である。本実施例では基板に設
けたゲート電極の段差により、多結晶半導体の結晶粒界
を制御し、この多結晶シリコン膜上に、ＴＦＴのチャン
ネル部を形成している。図９に示すように、ガラスなど
からなる透明絶縁基板４０に膜厚５００Å以下のＣｒ，
Ｍｏ，Ｔａなどからなるゲート電極４１が形成されてい
る。このゲート電極４１により基板上４０上には〜５０
０Åの段差が形成されることになる。このゲート電極４
１を含め基板４０上に１０００〜２０００Åの膜厚の絶
縁膜４２がＣＶＤ法等により設けられる。この絶縁膜４
２上に前述したこの発明の多結晶半導体膜４３が設けら
れる。多結晶半導体膜４３は絶縁膜４２上に非晶質シリ
コン膜をプラズマＣＶＤ法などにより５００〜１０００
Å形成し、エキシマレーザの照射により、多結晶化する
ことにより得られる。この多結晶半導体膜４３上にリン
をドープした５００〜１０００Åのｎ型非晶質シリコン
または多結晶シリコン膜をプラズマＣＶＤ法などにより
形成した後、パターニングにより、ソース、ドレイン領
域４５、４６が形成される。ソース、ドレイン領域４
５、４６上にそれぞれソース、ドレイン電極４７、４８
が設けられ、この実施例のＴＦＴが得られる。この実施
例のＴＦＴ前述の実施例と同様に、チャネルと直交する
結晶粒界は段差部に位置するように位置制御されてお
り、チャネル部と平行に結晶粒界が走る。従って、ソー
ス、ドレイン領域間を流れる電流が結晶粒界を横切るこ
とがない構造が可能になり、高速動作のＴＦＴが作成で
きる。
【００８３】次に、この第２の実施例である薄膜トラン
ジスタの製造方法を図１０（Ａ）ないし図１０（Ｃ）に
従い説明する。
ジスタの製造方法を図１０（Ａ）ないし図１０（Ｃ）に
従い説明する。
【００８４】先ず透明絶縁性基板４０上にゲート電極４
１となるＣｒ，Ｍｏ，Ｔａ等の金属層を蒸着、スパッタ
等を用いて〜５００Å成膜し、この金属層をパターニン
グしてゲート電極４１を形成する。その後、絶縁膜４２
をＣＶＤ法、スパッタ法等を用い２００〜６００℃の温
度で１０００〜２０００Åの膜厚で成膜する。そして、
絶縁膜４２の上に非晶質シリコン膜をＰＥＣＶＤ法、Ｌ
ＰＣＶＤ法、スパッタ法、蒸着法等で基板温度１００か
ら５００℃で５００〜１０００Å形成する。次に、エキ
シマレーザ６を照射し非晶質シリコン膜を多結晶化し、
多結晶半導体膜４３を形成する。この時のレーザエネル
ギー密度は１５０〜３５０ｍＪ／ｃｍ2、基板温度は２
０〜４００℃とする。この多結晶化により、多結晶化半
導体膜４３は段差部分に結晶粒界１５が位置するように
制御される（図１０（Ａ））。
１となるＣｒ，Ｍｏ，Ｔａ等の金属層を蒸着、スパッタ
等を用いて〜５００Å成膜し、この金属層をパターニン
グしてゲート電極４１を形成する。その後、絶縁膜４２
をＣＶＤ法、スパッタ法等を用い２００〜６００℃の温
度で１０００〜２０００Åの膜厚で成膜する。そして、
絶縁膜４２の上に非晶質シリコン膜をＰＥＣＶＤ法、Ｌ
ＰＣＶＤ法、スパッタ法、蒸着法等で基板温度１００か
ら５００℃で５００〜１０００Å形成する。次に、エキ
シマレーザ６を照射し非晶質シリコン膜を多結晶化し、
多結晶半導体膜４３を形成する。この時のレーザエネル
ギー密度は１５０〜３５０ｍＪ／ｃｍ2、基板温度は２
０〜４００℃とする。この多結晶化により、多結晶化半
導体膜４３は段差部分に結晶粒界１５が位置するように
制御される（図１０（Ａ））。
【００８５】次に、図１０（Ｂ）に示す工程では、多結
晶膜４３上にＰ（燐）をドープしたｎ型非晶質シリコン
膜または多結晶シリコン膜をＰＥＣＶＤ法，ＬＰＣＶＤ
法、スパッタ法、蒸着法等で基板温度１００〜５００℃
で５００〜１０００Å形成する。このＰをドープした半
導体膜をフォトリソ工程を経てパターニングし、ソー
ス、ドレイン領域４５、４６を作製する。
晶膜４３上にＰ（燐）をドープしたｎ型非晶質シリコン
膜または多結晶シリコン膜をＰＥＣＶＤ法，ＬＰＣＶＤ
法、スパッタ法、蒸着法等で基板温度１００〜５００℃
で５００〜１０００Å形成する。このＰをドープした半
導体膜をフォトリソ工程を経てパターニングし、ソー
ス、ドレイン領域４５、４６を作製する。
【００８６】続いて、図１０（Ｃ）で示す工程では、ソ
ース、ドレイン領域４５、４６上に真空蒸着法、スパッ
タ法によりＡｌ，Ｃｒ等の金属膜を８０００〜１５００
０Å成膜する。そしてこの金属膜をフォトレジスト工程
により、パターニングすることによりソース、ドレイン
電極４７、４８を形成する。
ース、ドレイン領域４５、４６上に真空蒸着法、スパッ
タ法によりＡｌ，Ｃｒ等の金属膜を８０００〜１５００
０Å成膜する。そしてこの金属膜をフォトレジスト工程
により、パターニングすることによりソース、ドレイン
電極４７、４８を形成する。
【００８７】これらＴＦＴは、例えば、液晶表示装置
（ＬＣＤ）に用いることができる。ＬＣＤでは高速性が
必要な周辺駆動部と、あまり速度が必要でない画素部に
分けられる。そこで周辺駆動回路に用いるＴＦＴを本特
許で作製した、結晶粒界が制御されたＴＦＴで高速化
し、画素部は歩留まり等を考えて従来の製法で作製する
ように構成すればよい。
（ＬＣＤ）に用いることができる。ＬＣＤでは高速性が
必要な周辺駆動部と、あまり速度が必要でない画素部に
分けられる。そこで周辺駆動回路に用いるＴＦＴを本特
許で作製した、結晶粒界が制御されたＴＦＴで高速化
し、画素部は歩留まり等を考えて従来の製法で作製する
ように構成すればよい。
【００８８】
【発明の効果】本発明の多結晶半導体の製造方法によれ
ば、相隣接する、微小な平面を備えた領域間の段差によ
って、斯る領域間に結晶粒界ができるようにするもので
あることから、それら領域が備えた表面の大きさ、及び
それら領域間で形成される段差部分の位置を制御するこ
とで、多結晶半導体膜の結晶粒径の大きさや、多結晶半
導体膜中の結晶粒界の位置を容易に制御することができ
ることとなる。また、本発明の多結晶半導体膜では、上
記段差に基づく粒界によって囲まれた結晶粒内の、結晶
の配向を特定方向に揃えることも可能となり、半導体膜
中の電気的特性を均一なものとすることができることと
なる。
ば、相隣接する、微小な平面を備えた領域間の段差によ
って、斯る領域間に結晶粒界ができるようにするもので
あることから、それら領域が備えた表面の大きさ、及び
それら領域間で形成される段差部分の位置を制御するこ
とで、多結晶半導体膜の結晶粒径の大きさや、多結晶半
導体膜中の結晶粒界の位置を容易に制御することができ
ることとなる。また、本発明の多結晶半導体膜では、上
記段差に基づく粒界によって囲まれた結晶粒内の、結晶
の配向を特定方向に揃えることも可能となり、半導体膜
中の電気的特性を均一なものとすることができることと
なる。
【００８９】本発明の太陽電池によれば、基板の段差に
よって位置が特定されている結晶粒界が在る多結晶半導
体膜部分の表面に光キャリア収集のための集電極を設け
ることで、一般に光キャリアを再結合させ光電変換特性
に悪影響を及ぼすその結晶粒界近傍に集電極が設けら
れ、その様な再結合の発生を抑制することができる。
よって位置が特定されている結晶粒界が在る多結晶半導
体膜部分の表面に光キャリア収集のための集電極を設け
ることで、一般に光キャリアを再結合させ光電変換特性
に悪影響を及ぼすその結晶粒界近傍に集電極が設けら
れ、その様な再結合の発生を抑制することができる。
【００９０】本発明の多結晶半導体膜を薄膜トランジス
タのチャンネル領域として用いれば、チャネル領域の多
結晶半導体膜部分には結晶粒界の存在しない状態を作る
ことができ、これによれば、従来のような粒界によるキ
ャリア走行の阻害がなくなり、スイッチング特性が良好
な素子得ることができる。
タのチャンネル領域として用いれば、チャネル領域の多
結晶半導体膜部分には結晶粒界の存在しない状態を作る
ことができ、これによれば、従来のような粒界によるキ
ャリア走行の阻害がなくなり、スイッチング特性が良好
な素子得ることができる。
【図１】図１の（Ａ）ないし（Ｄ）は、本発明の多結晶
半導体膜の製造方法を工程別に示した素子構造の断面図
である。
半導体膜の製造方法を工程別に示した素子構造の断面図
である。
【図２】図２の（Ａ）及び（Ｂ）は、本発明の多結晶半
導体の平面図である。
導体の平面図である。
【図３】図３の（Ａ）ないし（Ｃ）は、本発明の多結晶
半導体膜をｐｎ接合型太陽電池に用いた実施例を工程別
に示した断面図である。
半導体膜をｐｎ接合型太陽電池に用いた実施例を工程別
に示した断面図である。
【図４】図４の（Ｄ）及び（Ｅ）は上記実施例を工程別
に示した断面図である。
に示した断面図である。
【図５】図５の（Ａ）ないし（Ｄ）は、本発明の多結晶
半導体膜をｐｎ接合型太陽電池に用いた第２実施例を工
程別に示した断面図である。
半導体膜をｐｎ接合型太陽電池に用いた第２実施例を工
程別に示した断面図である。
【図６】図６の（Ａ）ないし（Ｄ）は、本発明の多結晶
半導体膜をｐｎ接合型太陽電池に用いた第３実施例を工
程別に示した断面図である。
半導体膜をｐｎ接合型太陽電池に用いた第３実施例を工
程別に示した断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、本発明の多結晶半
導体膜をチャネル領域に用いた薄膜トランジスタを示
し、（Ａ）は断面図、（Ｂ）は平面図である。
導体膜をチャネル領域に用いた薄膜トランジスタを示
し、（Ａ）は断面図、（Ｂ）は平面図である。
【図８】図８の（Ａ）ないし（Ｃ）は、本発明の多結晶
半導体膜をチャネル領域に用いた薄膜トランジスタを工
程別に示した断面図である。
半導体膜をチャネル領域に用いた薄膜トランジスタを工
程別に示した断面図である。
【図９】本発明の多結晶半導体膜をチャネル領域に用い
た薄膜トランジスタを示す断面図である。
た薄膜トランジスタを示す断面図である。
【図１０】図１０の（Ａ）ないし（Ｃ）は、本発明の多
結晶半導体膜をチャネル領域に用いた薄膜トランジスタ
を工程別に示した断面図である。
結晶半導体膜をチャネル領域に用いた薄膜トランジスタ
を工程別に示した断面図である。
１ 基板 ２ レジスト ３ 微小領域 ４ 段差 ５ 非晶質半導体膜 ８ 結晶粒界
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 31/04 Ｈ０１Ｌ 31/04 Ａ Ｘ (72)発明者 綾 洋一郎 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (16)
- 【請求項１】 表面に多数の凹凸を設けて微小な平面を
備えた領域を多数個備え、隣接する該領域間に結晶粒界
制御用の段差が設けられた基板と、この基板上に基板表
面の凹凸形状を反映して膜内部に位置制御された結晶粒
界を有して形成された多結晶半導体膜と、からなること
を特徴とする多結晶半導体膜。 - 【請求項２】 上記多結晶半導体膜の膜内における結晶
粒界が、上記基板の段差上に設けられていることを特徴
とする請求項１に記載された多結晶半導体膜。 - 【請求項３】 上記段差による高低差が、３０Å以上５
００Å以下とする請求項１に記載された多結晶半導体
膜。 - 【請求項４】 上記段差による凹凸部分の表面形状は断
面でほぼ９０度の角度に形成されている請求項３に記載
の多結晶半導体膜。 - 【請求項５】 微小な平面を備えた領域を多数個、表面
に備えることで、隣接する該領域間の段差により上記表
面を凹凸とした基板上に、半導体膜を形成する工程と、 上記半導体膜に対して、エネルギビームを照射すること
で、多結晶化せしめる工程と、からなることを特徴とす
る多結晶半導体膜の製造方法。 - 【請求項６】 微小な平面を備えた領域を多数個、表面
に備えることで、隣接する該領域間の段差により上記表
面を凹凸とした基板上に、半導体膜を形成する工程と、 上記半導体膜に熱処理を施しつつ、該半導体膜に対し
て、エネルギビームを照射することで、多結晶化せしめ
る工程と、からなることを特徴とする多結晶半導体膜の
製造方法。 - 【請求項７】 表面に多数の凹凸を設けて微小な平面を
備えた領域を多数個備え、隣接する該領域間に結晶粒界
制御用の段差が設けられた基板と、この基板上に基板表
面の凹凸形状を反映して位置制御された結晶粒界を含み
内部に半導体接合を有する多結晶半導体膜と、からなる
ことを特徴とする半導体装置。 - 【請求項８】 上記多結晶半導体膜の膜内における結晶
粒界が、上記基板の段差上に設けられていることを特徴
とする請求項７に記載された半導体装置。 - 【請求項９】 表面に多数の凹凸を設けて微小な平面を
備えた領域を多数個備え、隣接する該領域間に結晶粒界
制御用の段差が設けられた第１電極としての基板と、こ
の基板上に基板表面の凹凸形状を反映して位置制御され
た結晶粒界を含む一導電型の多結晶半導体膜と、この多
結晶半導体膜に形成された他導電型の半導体層と、この
半導体層上に形成された透明電極と、を備え、上記多結
晶半導体膜の膜内における結晶粒界が、上記基板の段差
上に設けられ、上記結晶粒界に位置する透明電極上に集
電極を設けていることを特徴とする太陽電池。 - 【請求項１０】 上記基板の段差間に位置する透明電極
上に更に集電極を設けたことを特徴とする請求項９に記
載の太陽電池。 - 【請求項１１】 表面に多数の凹凸を設けて微小な平面
を備えた領域を多数個備え、隣接する該領域間に結晶粒
界制御用の段差が設けられた基板と、この基板上に基板
表面の凹凸形状を反映して位置制御された結晶粒界を含
む一導電型の多結晶半導体膜と、この多結晶半導体膜上
に形成された真性非晶質半導体層と、この真性半導体層
上に形成された他導電型の非晶質半導体層とからなる半
導体装置。 - 【請求項１２】 上記多結晶半導体膜の膜内における結
晶粒界が、上記基板の段差上に設けられていることを特
徴とする請求項１１に記載された半導体装置。 - 【請求項１３】 表面に多数の凹凸を設けて微小な平面
を備えた領域を多数個備え、隣接する該領域間に結晶粒
界制御用の段差が設けられた第１電極としての基板と、
この基板上に基板表面の凹凸形状を反映して位置制御さ
れた結晶粒界を含む一導電型の多結晶半導体膜と、この
多結晶半導体膜上に形成された真性非晶質半導体層と、
この真性非晶質半導体層上に形成された他導電型の非晶
質半導体層と、この非晶質半導体層上に形成された透明
電極と、を備え、上記多結晶半導体膜の膜内における結
晶粒界が上記基板の段差上に設けられ、上記結晶粒界に
位置する透明電極上に集電極を設けていることを特徴と
する太陽電池。 - 【請求項１４】 上記基板の段差間に位置する透明電極
上に更に集電極を設けたことを特徴とする請求項１３に
記載の太陽電池。 - 【請求項１５】 表面に複数の凹凸を設けて微小な平面
を備えた領域を複数個備え、隣接する該領域間に結晶粒
界制御用の段差が設けられた基板と、この基板上に基板
表面の凹凸形状を反映して位置制御された結晶粒界を含
む多結晶半導体膜と、上記結晶粒界に挟まれた領域をチ
ャネル領域とし、そのチャネル領域を挟んで形成された
ソース、ドレイン領域と、からなる半導体装置。 - 【請求項１６】 上記多結晶半導体膜の膜内における結
晶粒界が、上記基板の段差上に設けられていることを特
徴とする請求項１５に記載された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817394A JP3229750B2 (ja) | 1994-02-22 | 1994-05-31 | 多結晶半導体膜、それを用いた半導体装置及び太陽電池 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2432994 | 1994-02-22 | ||
| JP6-24329 | 1994-02-22 | ||
| JP11817394A JP3229750B2 (ja) | 1994-02-22 | 1994-05-31 | 多結晶半導体膜、それを用いた半導体装置及び太陽電池 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288227A true JPH07288227A (ja) | 1995-10-31 |
| JP3229750B2 JP3229750B2 (ja) | 2001-11-19 |
Family
ID=26361822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11817394A Expired - Fee Related JP3229750B2 (ja) | 1994-02-22 | 1994-05-31 | 多結晶半導体膜、それを用いた半導体装置及び太陽電池 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229750B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289168A (ja) * | 1996-02-23 | 1997-11-04 | Semiconductor Energy Lab Co Ltd | 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法 |
| US6765265B2 (en) | 2000-01-07 | 2004-07-20 | Seiko Epson Corporation | System and method for manufacturing a thin film transistor |
| US7372073B2 (en) | 1996-02-23 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film, semiconductor device and manufacturing method thereof |
| US8034674B2 (en) | 2007-06-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance |
| EP1968111A3 (en) * | 2007-03-08 | 2014-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-05-31 JP JP11817394A patent/JP3229750B2/ja not_active Expired - Fee Related
Cited By (7)
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|---|---|---|---|---|
| JPH09289168A (ja) * | 1996-02-23 | 1997-11-04 | Semiconductor Energy Lab Co Ltd | 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法 |
| US7372073B2 (en) | 1996-02-23 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film, semiconductor device and manufacturing method thereof |
| US6765265B2 (en) | 2000-01-07 | 2004-07-20 | Seiko Epson Corporation | System and method for manufacturing a thin film transistor |
| EP1968111A3 (en) * | 2007-03-08 | 2014-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9130051B2 (en) | 2007-03-08 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including semiconductor layer over insulating layer and manufacturing method thereof |
| US8034674B2 (en) | 2007-06-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance |
| US8426945B2 (en) | 2007-06-29 | 2013-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3229750B2 (ja) | 2001-11-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |