JP2546538B2 - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
- Publication number
- JP2546538B2 JP2546538B2 JP6181909A JP18190994A JP2546538B2 JP 2546538 B2 JP2546538 B2 JP 2546538B2 JP 6181909 A JP6181909 A JP 6181909A JP 18190994 A JP18190994 A JP 18190994A JP 2546538 B2 JP2546538 B2 JP 2546538B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- film transistor
- polycrystalline
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）の製法に関する。
ＦＴ）の製法に関する。
【０００２】
【従来の技術】例えば透過型液晶ディスプレイにおいて
は、各絵素をオン，オフするためのスイッチング素子と
して薄膜トランジスタが用いられている。この場合、薄
膜トランジスタは、透明ガラス基板上に多数配列して形
成される。図６は従来のガラス基板上に薄膜トランジス
タを形成する製法例である。これは、先ず図６Ａに示す
ようにガラス基板１上にアルミニウム又は酸化インジウ
ム錫（以下ＩＴＯと略す）等によるゲート電極２を形成
して後、ＳｉＯ2 膜３、水素化アモルファスシリコン
（以下ａ−Ｓｉ：Ｈと略す）膜４及びオーミックコンタ
クト用のｎ形のａ−Ｓｉ：Ｈ（ｎ+ −ａ−Ｓｉ：Ｈ）膜
５を連続してプラズマＣＶＤ法で全面に堆積する。次
で、ａ−Ｓｉ：Ｈ膜４及びｎ+ −ａ−Ｓｉ：Ｈ膜５をパ
ターニングして薄膜トランジスタを作るために必要な部
分を島領域化する。次に、図６Ｂに示すように、ソース
及びドレイン部上にＡｌ／Ｍｏ２層膜構造、モリブデ
ン、チタン又はニクロム等によるソース電極６及びドレ
イン電極７を形成する。次に、図６Ｃに示すように、ソ
ース電極６及びドレイン電極７間に臨むｎ+ −ａ−Ｓ
ｉ：Ｈ膜５をプラズマエッチング法等により除去し、ソ
ース及びドレイン間のリーク電流をなくす。然る後、図
６Ｄに示すようにパッシベーション用及び液晶配向用の
ＳｉＯ2 層８を全面に形成し、さらにチャネル部に対応
する部分を覆うように遮光層９を形成して薄膜トランジ
スタを形成する。
は、各絵素をオン，オフするためのスイッチング素子と
して薄膜トランジスタが用いられている。この場合、薄
膜トランジスタは、透明ガラス基板上に多数配列して形
成される。図６は従来のガラス基板上に薄膜トランジス
タを形成する製法例である。これは、先ず図６Ａに示す
ようにガラス基板１上にアルミニウム又は酸化インジウ
ム錫（以下ＩＴＯと略す）等によるゲート電極２を形成
して後、ＳｉＯ2 膜３、水素化アモルファスシリコン
（以下ａ−Ｓｉ：Ｈと略す）膜４及びオーミックコンタ
クト用のｎ形のａ−Ｓｉ：Ｈ（ｎ+ −ａ−Ｓｉ：Ｈ）膜
５を連続してプラズマＣＶＤ法で全面に堆積する。次
で、ａ−Ｓｉ：Ｈ膜４及びｎ+ −ａ−Ｓｉ：Ｈ膜５をパ
ターニングして薄膜トランジスタを作るために必要な部
分を島領域化する。次に、図６Ｂに示すように、ソース
及びドレイン部上にＡｌ／Ｍｏ２層膜構造、モリブデ
ン、チタン又はニクロム等によるソース電極６及びドレ
イン電極７を形成する。次に、図６Ｃに示すように、ソ
ース電極６及びドレイン電極７間に臨むｎ+ −ａ−Ｓ
ｉ：Ｈ膜５をプラズマエッチング法等により除去し、ソ
ース及びドレイン間のリーク電流をなくす。然る後、図
６Ｄに示すようにパッシベーション用及び液晶配向用の
ＳｉＯ2 層８を全面に形成し、さらにチャネル部に対応
する部分を覆うように遮光層９を形成して薄膜トランジ
スタを形成する。
【０００３】
【発明が解決しようとする課題】この製法では、フォト
リソグラフィーに使用するマスクとして、ゲート電極２
のパターン形成用、ａ−Ｓｉ：Ｈ膜４の島領域形成用、
ソース及びドレイン電極６及び７のパターン形成用、更
に遮光層９のパターン形成用の４枚のマスクが最低必要
となる。又、ａ−Ｓｉ：Ｈ膜４の膜厚は約０．５μｍ程
度ないとｎ+ −ａ−Ｓｉ：Ｈ膜５をエッチング除去する
場合に充分な厚みを残せないこと、ｎ+ −ａ−Ｓｉ：Ｈ
膜４の堆積のむらが加わり広い面積に亘って一様な特性
の多数の薄膜トランジスタが得にくい等の欠点があっ
た。ａ−Ｓｉ：Ｈ膜４が厚いとソース、ドレイン電極
６，７の厚みが１μｍ程度ないと段切れが生じ易い。
リソグラフィーに使用するマスクとして、ゲート電極２
のパターン形成用、ａ−Ｓｉ：Ｈ膜４の島領域形成用、
ソース及びドレイン電極６及び７のパターン形成用、更
に遮光層９のパターン形成用の４枚のマスクが最低必要
となる。又、ａ−Ｓｉ：Ｈ膜４の膜厚は約０．５μｍ程
度ないとｎ+ −ａ−Ｓｉ：Ｈ膜５をエッチング除去する
場合に充分な厚みを残せないこと、ｎ+ −ａ−Ｓｉ：Ｈ
膜４の堆積のむらが加わり広い面積に亘って一様な特性
の多数の薄膜トランジスタが得にくい等の欠点があっ
た。ａ−Ｓｉ：Ｈ膜４が厚いとソース、ドレイン電極
６，７の厚みが１μｍ程度ないと段切れが生じ易い。
【０００４】そしてこの様な厚いａ−Ｓｉ：Ｈ膜４では
ａ−Ｓｉ：Ｈの光伝導度が大きいために、光を遮断する
ための遮光層９が必要となり製造工程を一層複雑にして
いる。ａ−Ｓｉ：Ｈ膜４は水素化されているため、膜内
に欠陥が少なく、通常オン／オフ比１０6 が得られ、閾
値電圧Ｖth＝５Ｖ程度のものが得られる。しかし非晶質
であるために有効移動度は０．１〜０．５ｃｍ2 ／Ｖ・
Ｓと小さく、早いスイッチング特性が得られない。
ａ−Ｓｉ：Ｈの光伝導度が大きいために、光を遮断する
ための遮光層９が必要となり製造工程を一層複雑にして
いる。ａ−Ｓｉ：Ｈ膜４は水素化されているため、膜内
に欠陥が少なく、通常オン／オフ比１０6 が得られ、閾
値電圧Ｖth＝５Ｖ程度のものが得られる。しかし非晶質
であるために有効移動度は０．１〜０．５ｃｍ2 ／Ｖ・
Ｓと小さく、早いスイッチング特性が得られない。
【０００５】本発明は、上述の点に鑑み、製造を容易に
し、且つ薄膜トランジスタの性能の向上をはかり、更
に、低耐熱性基板上に薄膜トランジスタの形成を可能に
した薄膜トランジスタの製法を提供するものである。
し、且つ薄膜トランジスタの性能の向上をはかり、更
に、低耐熱性基板上に薄膜トランジスタの形成を可能に
した薄膜トランジスタの製法を提供するものである。
【０００６】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製法は、非晶質基板１上に、膜厚１００Å〜１
０００Åの多結晶半導体薄膜４を形成する工程と、多結
晶半導体薄膜４のうち、少なくともチャネルが形成され
る領域４Ｃを波長１００ｎｍ〜４００ｎｍの短波長パル
スレーザ１０の照射により溶融加熱し、再結晶化して多
結晶半導体薄膜のキャリア移動度を向上させる工程とを
有する。
ジスタの製法は、非晶質基板１上に、膜厚１００Å〜１
０００Åの多結晶半導体薄膜４を形成する工程と、多結
晶半導体薄膜４のうち、少なくともチャネルが形成され
る領域４Ｃを波長１００ｎｍ〜４００ｎｍの短波長パル
スレーザ１０の照射により溶融加熱し、再結晶化して多
結晶半導体薄膜のキャリア移動度を向上させる工程とを
有する。
【０００７】
【作用】本発明の製法によれば、非晶質基板１上に、膜
厚１００Å〜１０００Åの多結晶半導体薄膜１４を形成
し、この多結晶半導体薄膜１４のうち、少なくともチャ
ネルが形成される領域１４Ｃに波長１００ｎｍ〜４００
ｎｍの短波長パルスレーザを照射することにより、チャ
ネルが形成される領域１４Ｃが短時間加熱され、溶融
し、その後冷却されてチャネル領域１４Ｃが結晶化され
る。これによりキャリア移動度が大きくなる。また、再
結晶化により、光伝導度を低減でき、光が当たってもリ
ーク電流が生じにくくなる。従って薄膜トランジスタの
性能の向上が図れる。
厚１００Å〜１０００Åの多結晶半導体薄膜１４を形成
し、この多結晶半導体薄膜１４のうち、少なくともチャ
ネルが形成される領域１４Ｃに波長１００ｎｍ〜４００
ｎｍの短波長パルスレーザを照射することにより、チャ
ネルが形成される領域１４Ｃが短時間加熱され、溶融
し、その後冷却されてチャネル領域１４Ｃが結晶化され
る。これによりキャリア移動度が大きくなる。また、再
結晶化により、光伝導度を低減でき、光が当たってもリ
ーク電流が生じにくくなる。従って薄膜トランジスタの
性能の向上が図れる。
【０００８】また、波長１００ｎｍ〜４００ｎｍの短波
長レーザ１０を用いるので、基板全体を高温にすること
なく低温（室温）にて多結晶半導体薄膜１４の再結晶化
が可能となり、低耐熱性の非晶質基板１上に高性能の薄
膜トランジスタを形成することができる。
長レーザ１０を用いるので、基板全体を高温にすること
なく低温（室温）にて多結晶半導体薄膜１４の再結晶化
が可能となり、低耐熱性の非晶質基板１上に高性能の薄
膜トランジスタを形成することができる。
【０００９】更に、従来のチャネル部１４Ｃ上を覆う遮
光層及びそのためのマスク工程も省略でき、製造が容易
となる。
光層及びそのためのマスク工程も省略でき、製造が容易
となる。
【００１０】
【実施例】本発明では、結晶化しようとする半導体薄膜
に短波長パルスレーザを照射したとき、そのレーザ光が
半導体薄膜の極表面のみで吸収され、その後熱伝導によ
って薄膜の内部が溶けて再結晶化し、或はアニールされ
て結晶粒が大きくなることを利用して薄膜トランジスタ
を製造するものである。
に短波長パルスレーザを照射したとき、そのレーザ光が
半導体薄膜の極表面のみで吸収され、その後熱伝導によ
って薄膜の内部が溶けて再結晶化し、或はアニールされ
て結晶粒が大きくなることを利用して薄膜トランジスタ
を製造するものである。
【００１１】例えば多結晶半導体薄膜として多結晶Ｓｉ
膜を用い、これに波長３００ｎｍのＸｅＣｌエキシマー
レーザ光を照射した場合、この波長に対する吸収係数は
１０6 ｃｍ-1に達するので、極表面（１００Å程度）で
吸収され熱に変換される。この熱は直ちに熱伝導によっ
て薄膜内部に伝わる。この様に膜の表面又は内部が瞬間
的に高温になるために多結晶Ｓｉ膜は再結晶化されその
特性は著しく変化する。例えば膜のキャリア移動度が著
しく増大し、また光伝導度が低減する。またイオン注入
された膜はその不純物が活性化される。本発明が用いる
短波長パルスレーザ光としては、そのレーザ波長が１０
０〜４００ｎｍ、実用範囲は１５０〜３５０ｎｍ、パル
ス幅が１００ｎｓｅｃ以下で好ましくは１０〜５０ｎｓ
ｅｃ就中２０ｎｓｅｃである。またパルスのピーク強度
は１０6 Ｗ／ｃｍ2 以上〜１０8 Ｗ／ｃｍ2 以下とし、
フルーエンス（１回のパルスエネルギー）は１Ｊ／ｃｍ
2 以下、好ましくは５０ｍＪ／ｃｍ2 以上〜５００ｍＪ
／ｃｍ2 以下、より好ましくは１００ｍＪ／ｃｍ2 とす
る。このような短波長パルスレーザ光を用いれば局部的
な加熱が可能となる。
膜を用い、これに波長３００ｎｍのＸｅＣｌエキシマー
レーザ光を照射した場合、この波長に対する吸収係数は
１０6 ｃｍ-1に達するので、極表面（１００Å程度）で
吸収され熱に変換される。この熱は直ちに熱伝導によっ
て薄膜内部に伝わる。この様に膜の表面又は内部が瞬間
的に高温になるために多結晶Ｓｉ膜は再結晶化されその
特性は著しく変化する。例えば膜のキャリア移動度が著
しく増大し、また光伝導度が低減する。またイオン注入
された膜はその不純物が活性化される。本発明が用いる
短波長パルスレーザ光としては、そのレーザ波長が１０
０〜４００ｎｍ、実用範囲は１５０〜３５０ｎｍ、パル
ス幅が１００ｎｓｅｃ以下で好ましくは１０〜５０ｎｓ
ｅｃ就中２０ｎｓｅｃである。またパルスのピーク強度
は１０6 Ｗ／ｃｍ2 以上〜１０8 Ｗ／ｃｍ2 以下とし、
フルーエンス（１回のパルスエネルギー）は１Ｊ／ｃｍ
2 以下、好ましくは５０ｍＪ／ｃｍ2 以上〜５００ｍＪ
／ｃｍ2 以下、より好ましくは１００ｍＪ／ｃｍ2 とす
る。このような短波長パルスレーザ光を用いれば局部的
な加熱が可能となる。
【００１２】次に、図面を参照して本発明の実施例を説
明する。
明する。
【００１３】図１は本発明の一実施例である。本例にお
いて、先ず図１Ａに示すように、ガラス基板１上にアル
ミニウム又はＩＴＯ等によるゲート電極２を形成して
後、ＳｉＯ2 膜３、多結晶Ｓｉ膜１４及び第１導電型不
純物含有の例えばｎ+ 多結晶Ｓｉ膜１５を順次プラズマ
ＣＶＤ法で全面に堆積する。次で多結晶Ｓｉ膜１４及び
ｎ+ 多結晶Ｓｉ膜１５をパターニングして薄膜トランジ
スタを作る部分を島領域化する。
いて、先ず図１Ａに示すように、ガラス基板１上にアル
ミニウム又はＩＴＯ等によるゲート電極２を形成して
後、ＳｉＯ2 膜３、多結晶Ｓｉ膜１４及び第１導電型不
純物含有の例えばｎ+ 多結晶Ｓｉ膜１５を順次プラズマ
ＣＶＤ法で全面に堆積する。次で多結晶Ｓｉ膜１４及び
ｎ+ 多結晶Ｓｉ膜１５をパターニングして薄膜トランジ
スタを作る部分を島領域化する。
【００１４】次に、図１Ｂに示すように、例えばモリブ
デン、チタン又はニクロム等によるソース電極６及びド
レイン電極７を形成し、両電極６及び７をマスクにチャ
ネル部に対応する部分上のｎ+ 多結晶Ｓｉ膜１５をプラ
ズマエッチング法等によって選択除去する（図１Ｃ参
照）。
デン、チタン又はニクロム等によるソース電極６及びド
レイン電極７を形成し、両電極６及び７をマスクにチャ
ネル部に対応する部分上のｎ+ 多結晶Ｓｉ膜１５をプラ
ズマエッチング法等によって選択除去する（図１Ｃ参
照）。
【００１５】次に、図１Ｄに示すように、全面にＳｉＯ
2 膜８を被着形成した後、表面側から短波長パルスレー
ザ光即ちＵＶ（紫外線）パルスレーザ光１０を照射して
多結晶Ｓｉ膜１４のチャネル部１４Ｃを再結晶化し、目
的の薄膜トランジスタを得る８はＳｉＯ2 膜である。。
2 膜８を被着形成した後、表面側から短波長パルスレー
ザ光即ちＵＶ（紫外線）パルスレーザ光１０を照射して
多結晶Ｓｉ膜１４のチャネル部１４Ｃを再結晶化し、目
的の薄膜トランジスタを得る８はＳｉＯ2 膜である。。
【００１６】この製法ではチャネル部１４Ｃの多結晶Ｓ
ｉ膜を再結晶化できることにより、薄膜トランジスタの
キャリア移動度を大きくすることができる。又、多結晶
Ｓｉ膜の再結晶化により光伝導度が少なくなり、光が当
たってもリーク電流の発生が減少する。従って従来のチ
ャネル部上を覆う遮光層９及びその為のマスク工程が省
略できる。ＵＶパルスレーザ光１０はＳｉＯ2 膜８を透
過し、電極６，７で反射するため温度は上がらず、電極
６，７を損なうことなくチャネル部を処理できる。因み
アルゴンレーザ、ＹＡＧレーザのように長波長レーザで
は、膜が薄い場合、光の吸収が小さく長時間の照射とな
るため、多結晶Ｓｉ膜全体の温度が上がると共に、基板
への熱の影響が大きくなり、基板が変形したり、ＳｉＯ
2 膜８、電極６，７等が損傷を受けるという不都合が生
じやすい。
ｉ膜を再結晶化できることにより、薄膜トランジスタの
キャリア移動度を大きくすることができる。又、多結晶
Ｓｉ膜の再結晶化により光伝導度が少なくなり、光が当
たってもリーク電流の発生が減少する。従って従来のチ
ャネル部上を覆う遮光層９及びその為のマスク工程が省
略できる。ＵＶパルスレーザ光１０はＳｉＯ2 膜８を透
過し、電極６，７で反射するため温度は上がらず、電極
６，７を損なうことなくチャネル部を処理できる。因み
アルゴンレーザ、ＹＡＧレーザのように長波長レーザで
は、膜が薄い場合、光の吸収が小さく長時間の照射とな
るため、多結晶Ｓｉ膜全体の温度が上がると共に、基板
への熱の影響が大きくなり、基板が変形したり、ＳｉＯ
2 膜８、電極６，７等が損傷を受けるという不都合が生
じやすい。
【００１７】このように電極６，７をマスクにして（所
謂セルファライメントにより）レーザ照射を行い局部的
再結晶化を行うことにより、多結晶Ｓｉ膜１４の堆積、
電極６，７の形成の後でも照射部以外を非常に高い温度
にすることなく低温にての再結晶化が可能である。依っ
て薄膜トランジスタの構造及び製造工程を簡単化でき
る。
謂セルファライメントにより）レーザ照射を行い局部的
再結晶化を行うことにより、多結晶Ｓｉ膜１４の堆積、
電極６，７の形成の後でも照射部以外を非常に高い温度
にすることなく低温にての再結晶化が可能である。依っ
て薄膜トランジスタの構造及び製造工程を簡単化でき
る。
【００１８】また、ＵＶパルスレーザ光１０を用いるこ
とによりａ−Ｓｉ：Ｈ膜４を低温（室温）雰囲気で溶
融、結晶化できるので、ガラス基板のような低耐熱性基
板上に高性能の薄膜トランジスタを形成することができ
る。
とによりａ−Ｓｉ：Ｈ膜４を低温（室温）雰囲気で溶
融、結晶化できるので、ガラス基板のような低耐熱性基
板上に高性能の薄膜トランジスタを形成することができ
る。
【００１９】図２は、プレーナー型の薄膜トランジスタ
の製法に適用した他の実施例である。本例は、図２Ａに
示すように、ガラス基板１上に多結晶Ｓｉ膜１４及びＳ
ｉＯ2 膜３を順次被着形成し、パターニングして島領域
化する。次でチャネル部１４Ｃに対応するＳｉＯ2 膜３
上に例えばチタン、モリブデン又はニクロム等よりなる
ゲート電極２を形成し、このゲート電極２をマスクにし
て多結晶Ｓｉ膜１４のソース部１４Ｓ及びドレイン部１
４Ｄにリン又はボロン等の所要の不純物をイオン注入す
る。
の製法に適用した他の実施例である。本例は、図２Ａに
示すように、ガラス基板１上に多結晶Ｓｉ膜１４及びＳ
ｉＯ2 膜３を順次被着形成し、パターニングして島領域
化する。次でチャネル部１４Ｃに対応するＳｉＯ2 膜３
上に例えばチタン、モリブデン又はニクロム等よりなる
ゲート電極２を形成し、このゲート電極２をマスクにし
て多結晶Ｓｉ膜１４のソース部１４Ｓ及びドレイン部１
４Ｄにリン又はボロン等の所要の不純物をイオン注入す
る。
【００２０】次に、図２Ｂに示すように、ソース及びド
レイン部１４Ｓ及び１４Ｄに一部接続する如く例えばモ
リブデン、チタン、ニクロム又はＩＴＯ等によるソース
電極６及びドレイン電極７を被着形成し、さらにＳｉＯ
2 膜８を被着形成する。その後、ガラス基板１側よりＵ
Ｖパルスレーザ光１０を照射する。これによってソース
及びドレイン部１４Ｓ及び１４Ｄは活性化し、チャネル
部１４Ｃは再結晶化する。
レイン部１４Ｓ及び１４Ｄに一部接続する如く例えばモ
リブデン、チタン、ニクロム又はＩＴＯ等によるソース
電極６及びドレイン電極７を被着形成し、さらにＳｉＯ
2 膜８を被着形成する。その後、ガラス基板１側よりＵ
Ｖパルスレーザ光１０を照射する。これによってソース
及びドレイン部１４Ｓ及び１４Ｄは活性化し、チャネル
部１４Ｃは再結晶化する。
【００２１】この場合、ガラス基板１に石英ガラス、パ
イレックスガラスを用いれば例えば波長３０８ｎｍのレ
ーザ光は透過するので多結晶Ｓｉ膜１４とガラス基板１
の界面で光は熱に変わり、多結晶Ｓｉ膜１４は熱処理さ
れる。斯くして目的の薄膜トランジスタを得る。
イレックスガラスを用いれば例えば波長３０８ｎｍのレ
ーザ光は透過するので多結晶Ｓｉ膜１４とガラス基板１
の界面で光は熱に変わり、多結晶Ｓｉ膜１４は熱処理さ
れる。斯くして目的の薄膜トランジスタを得る。
【００２２】この実施例では、ソース、ドレイン部１４
Ｓ，１４Ｄの多結晶Ｓｉ膜も再結晶化されるのでオーミ
ックコンタクトを完全にし、かつ不純物の活性化も充分
行なわれ、チャネル部との界面特性を向上させることが
できる。またＵＶパルスレーザ光を用いているので、多
結晶Ｓｉ膜のみが、短時間加熱後、急冷されるので、ソ
ース、ドレイン部の不純物原子は活性化されるが長波長
パルス（又は連続）レーザ光を用いた時のように横方向
への不純物拡散はない。又、多結晶Ｓｉ膜１４を充分薄
くでき、例えば膜厚１００Å〜１０００Åの範囲が可能
であるため、多結晶Ｓｉ膜の再結晶化に加えて膜厚が薄
いことにより、更に光伝導度を少なくすることができリ
ーク電流の発生を減少することができる。更に多結晶Ｓ
ｉ膜１４が薄くできるので、ソース、ドレイン電極の段
切れが生じない。
Ｓ，１４Ｄの多結晶Ｓｉ膜も再結晶化されるのでオーミ
ックコンタクトを完全にし、かつ不純物の活性化も充分
行なわれ、チャネル部との界面特性を向上させることが
できる。またＵＶパルスレーザ光を用いているので、多
結晶Ｓｉ膜のみが、短時間加熱後、急冷されるので、ソ
ース、ドレイン部の不純物原子は活性化されるが長波長
パルス（又は連続）レーザ光を用いた時のように横方向
への不純物拡散はない。又、多結晶Ｓｉ膜１４を充分薄
くでき、例えば膜厚１００Å〜１０００Åの範囲が可能
であるため、多結晶Ｓｉ膜の再結晶化に加えて膜厚が薄
いことにより、更に光伝導度を少なくすることができリ
ーク電流の発生を減少することができる。更に多結晶Ｓ
ｉ膜１４が薄くできるので、ソース、ドレイン電極の段
切れが生じない。
【００２３】図３はスタガート型の薄膜トランジスタの
製法に適用した他の実施例である。本例は、図３Ａに示
すようにガラス基板１上に、例えばモリブデン、チタ
ン、ニクロム又はＩＴＯによるソース電極６及びドレイ
ン電極７を形成して後、多結晶Ｓｉ膜１４、ＳｉＯ2 膜
３を形成する。さらに例えばアルミニウム又はＩＴＯに
よるゲート電極２を形成し、島領域化した表面全体にＳ
ｉＯ2 膜８を被着形成する。そしてソース及びドレイン
部１４Ｓ及び１４Ｄに対応する多結晶Ｓｉ膜にリン又は
ボロン等の所要の不純物をイオン注入する。
製法に適用した他の実施例である。本例は、図３Ａに示
すようにガラス基板１上に、例えばモリブデン、チタ
ン、ニクロム又はＩＴＯによるソース電極６及びドレイ
ン電極７を形成して後、多結晶Ｓｉ膜１４、ＳｉＯ2 膜
３を形成する。さらに例えばアルミニウム又はＩＴＯに
よるゲート電極２を形成し、島領域化した表面全体にＳ
ｉＯ2 膜８を被着形成する。そしてソース及びドレイン
部１４Ｓ及び１４Ｄに対応する多結晶Ｓｉ膜にリン又は
ボロン等の所要の不純物をイオン注入する。
【００２４】次に、図３Ｂに示すように、表面とガラス
基板１側の２方向からＵＶパルスレーザ光１０を照射
し、チャネル部１４Ｃを再結晶化させ、またソース及び
ドレイン部１４Ｓ及び１４Ｄを再結晶化と共に不純物の
活性化を行う。この場合、ソース及びドレイン部１４Ｓ
及び１４Ｄとチャネル部１４Ｃのレーザ光の照射条件を
変えて、それぞれの適性条件を選ぶ。
基板１側の２方向からＵＶパルスレーザ光１０を照射
し、チャネル部１４Ｃを再結晶化させ、またソース及び
ドレイン部１４Ｓ及び１４Ｄを再結晶化と共に不純物の
活性化を行う。この場合、ソース及びドレイン部１４Ｓ
及び１４Ｄとチャネル部１４Ｃのレーザ光の照射条件を
変えて、それぞれの適性条件を選ぶ。
【００２５】この実施例ではチャネル部１４Ｃとソー
ス、ドレイン部１４Ｓ，１４Ｄに対するレーザ光の照射
条件を夫々最適条件に選び得るのでより特性の向上が図
れる。又、多結晶Ｓｉ膜１４の膜厚も充分薄くできる。
ス、ドレイン部１４Ｓ，１４Ｄに対するレーザ光の照射
条件を夫々最適条件に選び得るのでより特性の向上が図
れる。又、多結晶Ｓｉ膜１４の膜厚も充分薄くできる。
【００２６】図４及び図５はイオン注入工程を省略した
更に他の実施例である。共に不純物ドープのない多結晶
Ｓｉ膜１４に対してオーミック特性のよい金属例えばニ
クロムをソース電極６及びドレイン電極７に用い、表裏
２方向よりＵＶパルスレーザ光１０を照射してチャネル
部分１４Ｃ及びソース部１４Ｓ、ドレイン部１４Ｄの再
結晶化を行う。
更に他の実施例である。共に不純物ドープのない多結晶
Ｓｉ膜１４に対してオーミック特性のよい金属例えばニ
クロムをソース電極６及びドレイン電極７に用い、表裏
２方向よりＵＶパルスレーザ光１０を照射してチャネル
部分１４Ｃ及びソース部１４Ｓ、ドレイン部１４Ｄの再
結晶化を行う。
【００２７】この場合、ＵＶパルスレーザ光１０をソー
ス、ドレイン部１４Ｓ，１４Ｄに照射するとき電極界面
が充分オーミックになるようにＵＶ照射条件（強さ、時
間）を選ぶ。また場合によっては、例えばｎ+ 形に対し
てリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の
５価元素を、Ｐ+ 形に対してボロン（Ｂ）、アルミニウ
ム（Ａｌ）、ガリウム（Ｇａ）等の３価元素を含むソー
ス、ドレイン電極６，７を用いるのも良い。ソース、ド
レイン電極６，７としてはニクロムの他ＩＴＯ、モリブ
デン又はチタン等を用いることができる。
ス、ドレイン部１４Ｓ，１４Ｄに照射するとき電極界面
が充分オーミックになるようにＵＶ照射条件（強さ、時
間）を選ぶ。また場合によっては、例えばｎ+ 形に対し
てリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の
５価元素を、Ｐ+ 形に対してボロン（Ｂ）、アルミニウ
ム（Ａｌ）、ガリウム（Ｇａ）等の３価元素を含むソー
ス、ドレイン電極６，７を用いるのも良い。ソース、ド
レイン電極６，７としてはニクロムの他ＩＴＯ、モリブ
デン又はチタン等を用いることができる。
【００２８】この製法では特に不純物のイオン注入工程
が省略されるので、製造工程がより簡単化される。図４
の構成は、図１の実施例においてｎ+ 多結晶Ｓｉ膜１５
を省略したものであり、従って、図１に比して多結晶Ｓ
ｉ膜１４を充分薄くでき、例えば２００Å程度とするこ
とができ、その分、光伝導度が減り特性がより向上す
る。
が省略されるので、製造工程がより簡単化される。図４
の構成は、図１の実施例においてｎ+ 多結晶Ｓｉ膜１５
を省略したものであり、従って、図１に比して多結晶Ｓ
ｉ膜１４を充分薄くでき、例えば２００Å程度とするこ
とができ、その分、光伝導度が減り特性がより向上す
る。
【００２９】尚、図１〜図５の実施例を液晶ディスプレ
イ等に応用する場合には全体をＳｉＯ2 等の配向用絶縁
層を被着する必要がある。この層を３００℃程度の高温
で作る場合はソース、ドレイン電極はＡｌを用いること
ができるが、蒸着時の低温プロセスを用いればプラズマ
によるＳｉＯ2 、多結晶Ｓｉの堆積以外はすべて低温
（室温）プロセスで高性能の薄膜トランジスタアレイを
作ることが可能である。
イ等に応用する場合には全体をＳｉＯ2 等の配向用絶縁
層を被着する必要がある。この層を３００℃程度の高温
で作る場合はソース、ドレイン電極はＡｌを用いること
ができるが、蒸着時の低温プロセスを用いればプラズマ
によるＳｉＯ2 、多結晶Ｓｉの堆積以外はすべて低温
（室温）プロセスで高性能の薄膜トランジスタアレイを
作ることが可能である。
【００３０】上述の実施例によれば、基体全体を高温に
することなく、低温でチャネル部の多結晶Ｓｉ膜を再結
晶化できることにより、薄膜トランジスタのキャリア移
動度を大きくすることができ、早いスイッチング特性が
得られる。そして、基板への熱の影響が及びにくいので
基板変形が起こりにくい。
することなく、低温でチャネル部の多結晶Ｓｉ膜を再結
晶化できることにより、薄膜トランジスタのキャリア移
動度を大きくすることができ、早いスイッチング特性が
得られる。そして、基板への熱の影響が及びにくいので
基板変形が起こりにくい。
【００３１】又、多結晶Ｓｉ膜を再結晶化することによ
り、又充分薄くできることにより、光導電度を小さく光
が照射されてもリーク電流が流れにくくなる。このため
遮光層が省略される。又、高エネルギー、短時間の短波
長パルスレーザ光を用いることにより、低温で多結晶Ｓ
ｉ膜の再結晶化ができ、従って電極形成、パッシベーシ
ョン膜の形成後に再結晶化工程を行うことが可能とな
る。従って、薄膜トランジスタの構成及び製造工程が簡
単になり、また生産の歩留りも向上するものである。
又、薄膜トランジスタアレイの製造に適用した場合に
は、各トランジスタ共に均一な特性が得られる。
り、又充分薄くできることにより、光導電度を小さく光
が照射されてもリーク電流が流れにくくなる。このため
遮光層が省略される。又、高エネルギー、短時間の短波
長パルスレーザ光を用いることにより、低温で多結晶Ｓ
ｉ膜の再結晶化ができ、従って電極形成、パッシベーシ
ョン膜の形成後に再結晶化工程を行うことが可能とな
る。従って、薄膜トランジスタの構成及び製造工程が簡
単になり、また生産の歩留りも向上するものである。
又、薄膜トランジスタアレイの製造に適用した場合に
は、各トランジスタ共に均一な特性が得られる。
【００３２】また、短波長パルスレーザ光を用いること
により、低耐熱性のガラス基板１上に高性能の薄膜トラ
ンジスタの形成が可能となる。
により、低耐熱性のガラス基板１上に高性能の薄膜トラ
ンジスタの形成が可能となる。
【００３３】特に、膜厚１００Å〜１０００Åの多結晶
半導体薄膜に対し波長１００ｎｍ〜４００ｎｍの短波長
パルスレーザ光を照射するときは、レーザ光は薄膜内部
でほぼ１００％吸収され、基板側にもれないので、基板
としてガラス基板のような低耐熱性基板を用いることが
でき、この低耐熱性基板上に形成した多結晶半導体薄膜
の溶融再結晶化が可能となる。そして、再結晶化と共
に、膜厚が１００Å〜１０００Åと薄い場合、より光伝
導度が低減し、リーク電流の発生を減少することができ
る等、特性のよい薄膜トランジスタが得られる。
半導体薄膜に対し波長１００ｎｍ〜４００ｎｍの短波長
パルスレーザ光を照射するときは、レーザ光は薄膜内部
でほぼ１００％吸収され、基板側にもれないので、基板
としてガラス基板のような低耐熱性基板を用いることが
でき、この低耐熱性基板上に形成した多結晶半導体薄膜
の溶融再結晶化が可能となる。そして、再結晶化と共
に、膜厚が１００Å〜１０００Åと薄い場合、より光伝
導度が低減し、リーク電流の発生を減少することができ
る等、特性のよい薄膜トランジスタが得られる。
【００３４】
【発明の効果】本発明によれば、膜厚１００Å〜１００
０Åの多結晶半導体薄膜を形成し、波長１００ｎｍ〜４
００ｎｍの短波長パルスレーザ光を用いることにより、
膜の極表面のみが瞬時に熱せられるため、基板への熱の
影響が及びにくくなり、基板の変形を起こすことなく多
結晶の半導体薄膜を局部的に再結晶化でき、又不純物の
活性化もでき、例えばキャリア移動度の大きい薄膜に変
えることができる。しかも、この再結晶化、活性化は基
体全体を高温にすることなく、低温で行えるので、電極
形成、パッシベーション膜の形成後に再結晶化、活性化
工程を行うことができる。従って、薄膜トランジスタの
性能を向上し、かつ製造を容易にするものである。
０Åの多結晶半導体薄膜を形成し、波長１００ｎｍ〜４
００ｎｍの短波長パルスレーザ光を用いることにより、
膜の極表面のみが瞬時に熱せられるため、基板への熱の
影響が及びにくくなり、基板の変形を起こすことなく多
結晶の半導体薄膜を局部的に再結晶化でき、又不純物の
活性化もでき、例えばキャリア移動度の大きい薄膜に変
えることができる。しかも、この再結晶化、活性化は基
体全体を高温にすることなく、低温で行えるので、電極
形成、パッシベーション膜の形成後に再結晶化、活性化
工程を行うことができる。従って、薄膜トランジスタの
性能を向上し、かつ製造を容易にするものである。
【００３５】更に、短波長パルスレーザ光を用いること
により基板全体を高温にすることなく、従って、低温
（室温）雰囲気で再結晶化できるので、基板としてガラ
ス基板のような低耐熱性基板を用いることができ、低耐
熱性基板上に上記高品質の薄膜トランジスタを形成する
ことが可能となる。
により基板全体を高温にすることなく、従って、低温
（室温）雰囲気で再結晶化できるので、基板としてガラ
ス基板のような低耐熱性基板を用いることができ、低耐
熱性基板上に上記高品質の薄膜トランジスタを形成する
ことが可能となる。
【図１】Ａ 本発明による薄膜トランジスタの製法の一
実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。 Ｃ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。 Ｄ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。
実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。 Ｃ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。 Ｄ 本発明による薄膜トランジスタの製法の一実施例を
示す工程図である。
【図２】Ａ 本発明による薄膜トランジスタの製法の他
の実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の他の実施例
を示す工程図である。
の実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の他の実施例
を示す工程図である。
【図３】Ａ 本発明による薄膜トランジスタの製法の他
の実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の他の実施例
を示す工程図である。
の実施例を示す工程図である。 Ｂ 本発明による薄膜トランジスタの製法の他の実施例
を示す工程図である。
【図４】本発明による薄膜トランジスタの製法の他の実
施例を示す工程図である。
施例を示す工程図である。
【図５】本発明による薄膜トランジスタの製法の他の実
施例を示す工程図である。
施例を示す工程図である。
【図６】Ａ 従来の薄膜トランジスタの製法の一例を示
す工程図である。 Ｂ 従来の薄膜トランジスタの製法の一例を示す工程図
である。 Ｃ 従来の薄膜トランジスタの製法の一例を示す工程図
である。 Ｄ 従来の薄膜トランジスタの製法の一例を示す工程図
である。
す工程図である。 Ｂ 従来の薄膜トランジスタの製法の一例を示す工程図
である。 Ｃ 従来の薄膜トランジスタの製法の一例を示す工程図
である。 Ｄ 従来の薄膜トランジスタの製法の一例を示す工程図
である。
１ ガラス基板 ２ ゲート電極 ３ ＳｉＯ2 膜 ４ ａ−Ｓｉ：Ｈ膜 ５ ｎ+ −ａ−Ｓｉ：Ｈ膜 ６ ソース電極 ７ ドレイン電極 １０ 短波長パルスレーザ光 １４ 多結晶Ｓｉ膜 １４Ｓ ソース部 １４Ｄ ドレイン部 １４Ｃ チャネル部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−186949（ＪＰ，Ａ) 特開 昭58−182816（ＪＰ，Ａ) 特開 昭57−155726（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 非晶質基板上に膜厚１００Å〜１０００
Åの多結晶半導体薄膜を形成する工程と、上記多結晶半
導体薄膜のうち、少なくともチャネルが形成される領域
を波長１００ｎｍ〜４００ｎｍの短波長パルスレーザの
照射により溶融加熱し、再結晶化して多結晶半導体薄膜
のキャリア移動度を向上させる工程とを有することを特
徴とする薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181909A JP2546538B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181909A JP2546538B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100180A Division JPH07118443B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147259A JPH07147259A (ja) | 1995-06-06 |
| JP2546538B2 true JP2546538B2 (ja) | 1996-10-23 |
Family
ID=16109021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6181909A Expired - Lifetime JP2546538B2 (ja) | 1994-07-11 | 1994-07-11 | 薄膜トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546538B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3903761B2 (ja) * | 2001-10-10 | 2007-04-11 | 株式会社日立製作所 | レ−ザアニ−ル方法およびレ−ザアニ−ル装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| LU82690A1 (fr) * | 1980-08-05 | 1982-05-10 | Lucien D Laude | Procede de preparation de films polycristallins semiconducteurs composes ou elementaires et films ainsi obtenus |
| JPS57155726A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0828507B2 (ja) * | 1982-03-16 | 1996-03-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPS58182816A (ja) * | 1982-04-20 | 1983-10-25 | Toshiba Corp | シリコン系半導体材料の再結晶方法 |
| JPS58186949A (ja) * | 1982-04-26 | 1983-11-01 | Toshiba Corp | 薄膜半導体装置の製造方法 |
| JPH0656839B2 (ja) * | 1984-03-28 | 1994-07-27 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1994
- 1994-07-11 JP JP6181909A patent/JP2546538B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147259A (ja) | 1995-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07118443B2 (ja) | 半導体装置の製法 | |
| KR100302378B1 (ko) | 반도체장치 및 액정 표시장치 | |
| US5766989A (en) | Method for forming polycrystalline thin film and method for fabricating thin-film transistor | |
| JP3442500B2 (ja) | 半導体回路の作製方法 | |
| JPH0758339A (ja) | 半導体装置およびその作製方法 | |
| US6452213B1 (en) | Semiconductor device having first, second and third non-crystalline films sequentially formed on insulating base with second film having thermal conductivity not lower than that of first film and not higher than that of third film, and method of manufacturing the same | |
| JPH07249779A (ja) | 半導体装置の作製方法 | |
| JPH07273347A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH01241862A (ja) | 表示装置の製造方法 | |
| EP0822581B1 (en) | A method of manufacturing a thin film transistor | |
| KR100615502B1 (ko) | 반도체 장치 제조 방법 | |
| JPH05206468A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6043512A (en) | Thin film semiconductor device and method for producing the same | |
| JPH0794756A (ja) | 半導体装置の作製方法 | |
| JPH07131034A (ja) | 半導体装置の作製方法 | |
| JP2546538B2 (ja) | 薄膜トランジスタの製法 | |
| JP2725669B2 (ja) | 半導体装置の製法 | |
| JP2500484B2 (ja) | 薄膜トランジスタの製法 | |
| JP3134910B2 (ja) | 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法 | |
| JP3361670B2 (ja) | 半導体装置およびその製造方法 | |
| JP2531383B2 (ja) | 薄膜トランジスタの製法 | |
| JP3380527B2 (ja) | 半導体装置の作製方法 | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| JPH09172186A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0750257A (ja) | 半導体装置の製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |