KR20050054240A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막에 제1 및 제2 결정화 공정을 차례로 진행하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 사진 식각하여 다결정 규소층을 형성하는 단계, 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 차례로 형성하는 단계, 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 제1 결정화 공정은 교번 자장을 이용하여 열처리한다.

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method of thin film transistor array panel}
본 발명은 박막 트랜지스터 표시판에 관한 것으로서, 더욱 상세하게는 다결정 규소 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 다결정 규소층, 데이터선에 연결되어 있는 소스 전극과 다결정 규소층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다. 이때, 박막 트랜지스터 표시판에 형성되어 있는 박막 트랜지스터는 다결정 규소 또는 비정질 규소를 이용하여 형성할 수 있다.
다결정 규소를 이용한 박막 트랜지스터는 비정질 규소를 이용한 박막 트랜지스터에 비해서 전자 이동도가 크기 때문에 고속 구동을 할 수 있다. 또한, 박막 트랜지스터 표시판을 구동하기 위한 구동 회로를 별도의 회로로 부착하지 않고 박막 트랜지스터와 동일한 기판 위에 형성할 수 있는 장점이 있다.
다결정 규소를 형성하는 방법에는 ELA(eximer laser anneal), 로 열처리(chamber annal) 등이 있으며 최근에는 레이저로 규소 결정의 측면 성장을 유도하여 다결정 규소를 제조하는 SLS(sequential lateral solidification) 기술이 제안되었다. 즉, 이러한 다결정 규소를 형성하는 방법은 일반적으로 우선 화학 기상 증착법에 의해 비정질 규소막을 형성한 후, 이를 레이저 따위를 사용하여 열처리하여 비정질 규소를 결정화한다.
그러나 종래 기술에 의한 다결정 규소의 형성 방법은 비정질 규소막이 형성되어 있는 상온의 절연 기판에 갑자기 고온의 열처리를 진행하게 되어, 비정질 규소막 또는 절연 기판에 급속한 온도 상승으로 인한 열 스트레스를 준다. 이러한 열 스트레스는 다결정 규소를 이루는 결정이 깨지거나 형태가 변형되는 현상 따위의 결함을 유발하며, 그로 인해 소자의 구동 특성 및 신뢰성이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 균일한 결정을 가지는 다결정 규소층을 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 표시판의 제조 방법을 마련한다.
보다 상세하게는 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막에 제1 및 제2 결정화 공정을 차례로 진행하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 사진 식각하여 다결정 규소층을 형성하는 단계, 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 차례로 형성하는 단계, 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 제1 결정화 공정은 교번 자장을 이용하여 열처리하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
여기서 제2 결정화 공정은 로 또는 레이저를 이용하여 열처리하는 것이 바람직하다.
또한 비정질 규소막은 500~1000Å의 두께로 형성하는 것이 바람직하다.
또한 제1 결정화 공정은 절연 기판이 400~600℃ 의 온도를 가지게 하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이다.
도 1에 도시한 바와 같이, 박막 트랜지스터 표시판에는 표시 영역(A)과 함께 표시 영역(A)을 제어하기 위한 구동 회로부(410, 510) 및 구동 회로에 입력되는 화상 신호 및 주사 신호를 발생하기 위한 각종 주변 회로 소자(도시하지 않음)가 함께 형성되어 있다.
표시 영역(A)에는 표시용 박막 트랜지스터, 표시용 박막 트랜지스터와 연결되는 게이트선, 데이터선, 화소 전극 등이 형성되어 있다. 그리고 구동 회로부에는 표시 영역과 연결되어 있는 N형, P형 박막 트랜지스터, 상보형 박막 트랜지스터 또는 이들을 혼합하여 형성되어 있다.
그러면 첨부한 도면을 참조하여 본 발명의 한 실시예에 따른 표시 영역(A)을 좀더 상세히 설명한다. 표시 영역(A)의 표시용 박막 트랜지스터는 N형 박막 트랜지스터를 예로 들어 설명한다.
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 표시 영역의 한 개의 화소 영역을 도시한 배치도이고, 도 3은 도 2에 도시한 박막 트랜지스터 표시판의 화소 영역을 II-II' 선을 따라 잘라 도시한 단면도이다.
도 2 및 3에 도시한 바와 같이, 유리 따위의 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에 N형 소스 영역(153a), 드레인 영역(155a) 및 채널 영역(154a)이 포함된 다결정 규소층(150a)이 형성되어 있다.
다결정 규소층(150a)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150a)의 채널 영역(154a)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124a)으로 사용된다.
그리고 소스 영역(153a)과 채널 영역(154a) 사이, 드레인 영역(155a)과 채널 영역(154a) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150a)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150a)은 유지 전극 영역(157)이 된다. 또한 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153a)과 연결되어 있으며 소스 영역(153a)과 연결되어 있는 부분(173a)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173a)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155a)과 연결되어 있는 드레인 전극(175a)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(173)을 노출하는 제3 접촉구(165)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(165)를 통해 드레인 전극(175a)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
다음으로 본 발명의 한 실시예에 따른 구동부(410, 510)는 P형 박막 트랜지스터를 예로 들어 설명한다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고. 도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 IV-IV' 선을 따라 잘라 도시한 단면도이다.
도 4 및 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)이 형성되어 있고 그 위에 소스 영역(153b), 드레인 영역(155b), 채널 영역(154b)을 포함하는 다결정 규소층(150b)이 형성되어 있다.
다결정 규소층(150b) 위에 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에 게이트 전극(124b)이 형성되어 있다. 게이트 전극(124b)은 전압을 인가하기 위한 게이트선(도시하지 않음)과 연결되어 있다.
게이트 전극(124b)을 덮으며 소스 영역(154b) 및 드레인 영역(155b)을 드러내는 제4 및 제5 접촉구(163, 164)를 가지는 제1 층간 절연막(601)이 형성되어 있다.
제1 층간 절연막(601) 위에는 소스 영역(154b), 드레인 영역(155b)과 각각 연결되는 소스 전극(173b) 및 드레인 전극(175b)이 형성되어 있다. 소스 전극(173b) 및 드레인 전극(175b)도 이들에 전압을 인가하기 위한 데이터선(도시하지 않음)과 연결되어 있다.
소스 전극(173b) 및 드레인 전극(175b) 위에는 화소 영역에 형성되는 박막 트랜지스터의 구조에 따라 소스 전극(173b) 및 드레인 전극(175b)을 절연하는 제2 층간 절연층(602)이 형성되어 있다. 제2 층간 절연막(602)은 화소 영역에 형성되는 박막 트랜지스터의 구조에 따라 형성되는 층으로 경우에 따라서는 생략할 수 있다.
이상 기술한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. 이하에서는 표시 영역(A)에서 한 개의 화소 영역과 구동부(410, 510)에서 한 개의 P형 박막 트랜지스터를 예로 들어 설명한다. 이들의 연결관계는 도시하지 않는다.
도 6은 도 1 내지 도 5에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도이고, 도 7a 및 도 7b, 도 9a 및 도 9b, 도 11a 및 도 11b, 도 13a 및 도 13b, 도 15a 및 도 15b, 도 17a 및 도 17b는 각각 도 1 내지 도 5에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 8은 도 7a 및 도 7b의 박막 트랜지스터 표시판을 VIII-VIII' 선 및 VIII'-VIII" 선을 따라 잘라 도시한 단면도이고, 도 10은 도 9a 및 도 9b의 박막 트랜지스터 표시판을 X-X' 선 및 X'-X" 선을 따라 잘라 도시한 단면도이고, 도 12는 도 11a 및 도 11b의 박막 트랜지스터 표시판을 XII-XII' 선 및 XII'-XII" 선을 따라 잘라 도시한 단면도이고, 도 14는 도 13a 및 도 13b의 박막 트랜지스터 표시판을 XIV-XIV' 선 및 XIV'-XIV" 선을 따라 잘라 도시한 단면도이고, 도 16은 도 15a 및 도 15b의 박막 트랜지스터 표시판을 XVI-XVI' 선 및 XVI'-XVI" 선을 따라 잘라 도시한 단면도이고, 도 18은 도 17a 및 도 17b의 박막 트랜지스터 표시판을 XVIII-XVIII' 선 및 XVIII'-XVIII" 선을 따라 잘라 도시한 단면도이다.
먼저, 도 6에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그리고, 차단층(111) 위에 500~1000Å의 두께로 비정질 규소막(500)을 형성하고, 비정질 규소막(500)에 제1 및 제2 결정화 공정을 차례로 진행하여 결정화한다.
그러면, 비정질 규소막(500)에 제1 및 제2 결정화 공정을 진행하는 방법에 대하여 도 19를 참조하여 자세히 설명한다. 도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하기 위한 방법을 설명하기 위한 교번 자장 장치를 개략적으로 나타낸 도면이다.
먼저, 비정질 규소막(500)이 형성되어 있는 절연 기판(110)을 교번 자장 장치(70)로 로딩하여 제1 결정화 공정을 진행한다.
교번 자장 장치(70)는 도 19에 도시한 바와 같이, 비정질 규소막이 형성되어 있는 절연 기판을 가열하는 가열판(74), 교번 자속을 유도하기 위한 권선형 유도 코일(72)로 구성되어 있다.
여기서 도전체로 이루어진 권선형 유도 코일(72)에 교류 전류를 인가하면 내부에서 교번 자속(F)이 발생하게 된다. 여기서 교반 자속(F)은 두가지 목적으로 사용되는데, 첫 번째는 가열판(74)에 와전류를 발생시켜 원하는 온도까지 가열하여 가열판(74) 위에 위치하는 상온의 절연 기판(110)의 온도를 천천히 400~600℃로 상승시키고, 두 번째는 유도 코일(72)에서 발생하는 유도기전력에 의해 원자 간의 이동을 가속화시켜 절연 기판(110) 위에 형성되어 있는 비정질 규소막(500)의 결정화를 촉진시킨다.
앞서 설명한 바와 같이, 비정질 규소막(500)을 교번 자장을 이용하여 제1 결정화 공정을 진행하게 되면, 상온의 절연 기판(110)을 제2 결정화 공정을 진행하는 온도와 비슷한 온도로 미리 상승시켜 고온의 제2 결정화 공정 시, 갑작스런 고온으로 인해 받게 되는 열 스트레스를 방지한다. 또한, 유도 코일(72)에서 발생하는 유도기전력에 의해 원자 간의 이동을 가속화시켜 절연 기판(110) 위에 형성되어 있는 비정질 규소막(500)의 결정화를 촉진한다.
이어 제1 결정화 공정을 마친 비정질 규소막(500)에 ELA(eximer laser anneal), 로 열처리(chamber annal) 및 SLS(sequential lateral solidification) 따위의 600℃의 고온 열처리를 이용한 제2 결정화 공정을 진행한다. 이때, 제2 결정화 공정에 의해 제1 결정화 공정을 진행 할 때, 결정립 내에 발생한 결함이 제거되어 결함이 없는 우수한 결정립을 가지는 다결정 규소막(도시하지 않음)을 형성한다.
도 7a, 7b 및 8에 도시한 바와 같이, 다결정 규소막을 사진 식각하여 화소 영역의 다결정 규소층(150a) 및 구동 영역의 다결정 규소층(150b)을 각각 형성한다.
도 9a, 9b 및 10에 도시한 바와 같이, 다결정 규소층(150a, 150b) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 몰리브덴 텅스텐 등의 금속 물질을 증착하여 게이트 금속막(120)을 형성한 다음, 게이트 금속막(120) 위에 제1 감광막 패턴(51)을 형성한다. 이때, 제1 감광막 패턴(51)은 화소 영역의 상부와 대응하는 영역에는 전체적으로 형성되어 화소 영역을 보호하고 있으며 구동부의 상부에는 구동부의 다결정 규소층(150b)의 일부분에 형성되어 구동부의 게이트선의 형성 영역을 정의한다. 이어 제1 감광막 패턴(51)을 마스크로 게이트 금속막(120)을 식각하여 구동부의 게이트 전극(124b)을 형성한다.
그리고 게이트 전극(124b)을 마스크로 P형 도전형 불순물을 도핑하여 P형 소스 영역(153b), 드레인 영역(155b) 및 채널 영역(154b)을 형성한다. 이때, P형 채널 영역(154b)은 게이트 전극(124b) 아래에 위치한 구동부의 다결정 규소층(150b)으로 불순물이 도핑되지 않으며 P형 소스 영역(153b)과 드레인 영역(155b)을 분리한다.
도 11a, 11b 및 12에 도시한 바와 같이, 제1 감광막 패턴을 제거한 후 게이트 금속막(120) 및 구동부의 게이트 전극(124b)을 포함하는 기판(110) 위에 제2 감광막 패턴(52)을 형성한다. 이때, 제2 감광막 패턴(52)은 구동부의 상부와 대응하는 영역에는 전체적으로 형성되어 구동부를 보호하고 있으며 화소 영역의 상부에는 화소 영역의 다결정 규소층(150a)의 일부분에 형성되어 화소 영역의 게이트선 및 유지 전극선의 형성 영역을 각각 정의한다.
이어 제2 감광막 패턴(52)을 마스크로 게이트 금속막(120)을 등방성 식각하여 화소 영역의 게이트 전극(124a)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않을 수 있다.
그리고 제2 감광막 패턴(52)을 이온 주입 마스크로 하여 화소 영역의 다결정 규소층(150a)에 N형 불순물 이온을 고농도로 도핑하여 N형 소스 영역(153a)과 드레인 영역(155a) 및 채널 영역(154a)을 형성한다. 이때, 채널 영역(154a)은 화소 영역의 게이트 전극(124a) 아래에 위치한 다결정 규소층(150a)으로 불순물이 도핑되지 않으며 N형 소스 영역(153a)과 드레인 영역(155a)을 분리한다. 또한, 다결정 규소층(150b)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 다결정 규소층(150p)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155a)과는 분리되어 있다.
이어 구동부의 제2 감광막 패턴(52)은 남겨두고, 화소 영역의 제2 감광막 패턴(52)을 제거한 후, 화소 영역의 게이트 전극(124a) 및 유지 전극(133)을 이온 주입 마스크로 하여 다결정 규소층(150a)에 N형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다. 이때, N형 채널 영역(154a)은 제2 감광막 패턴(52)에 의해 보호된 다결정 규소층(150a)의 소정 부분 즉, 저농도 도핑 영역(152)에 의하여 화소 영역의 게이트 전극(124a)과 중첩하는 부분으로 축소된다.
도 13a, 13b 및 14에 도시한 바와 같이, 화소 영역의 게이트 전극(124a) 및 구동부의 게이트 전극(124b)을 포함하는 기판(110) 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이때, 제1 층간 절연막(601)은 SiO2/SiN로 이루어진 이중층으로 형성한다. SiO2 단일층보다는 SiO2/SiN 이중층으로 형성하면 SiO 2 단일층으로 형성할 때보다 박막 트랜지스터의 신뢰성이 향상된다.
이어 제1 층간 절연막(601)에 사진 식각 방법으로 N형 소스 영역(153a)과 드레인 영역(155a)을 노출하는 제1 접촉구(161) 및 제2 접촉구(162) 및 P형 소스 영역(153b)과 드레인 영역(155b)을 노출하는 제3 접촉구(163) 및 제4 접촉구(164)를 형성한다.
도 15a, 15b 및 16에 도시한 바와 같이, 제1 접촉구(161), 제2 접촉구(162), 제3 접촉구(163) 및 제4 접촉구(164) 내부를 포함하여 제1 층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 화소 영역의 소스 전극(173a)을 가지는 데이터선(171a)과 드레인 전극(175a) 및 구동부의 소스 전극(173b)과 드레인 전극(175b)을 형성한다. 화소 영역의 데이터선(171a)은 제1 접촉구(161)를 통해 N형 소스 영역(153a)과 연결하고, 드레인 전극(175a)은 제2 접촉구(162)를 통해 N형 드레인 영역(155a)과 연결한다. 또한 구동부의 소스 전극(173b)은 제3 접촉구(163)를 통해 P형 소스 영역(153b)과 연결하고, 드레인 전극(175b)은 제4 접촉구(164)를 통해 P형 드레인 영역(155b)과 연결한다.
도 17a, 17b 및 18에 도시한 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b) 위에 제2 층간 절연막(602)을 형성한 후, 사진 식각 공정으로 식각하여 제5 접촉구(165)를 형성한다.
그리고 제5 접촉구(165) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제5 접촉구(165)를 통해 화소 영역의 드레인 전극(175a)과 연결한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 결정화 공정을 진행할 때 발생하는 열 스트레스를 제거하여 결함이 없는 균일한 다결정 규소층을 얻을 수 있다. 따라서 다결정 규소층을 포함하는 표시판을 형성할 때 다결정 규소층의 전류 특성이 향상되므로 고품질의 표시판을 얻을 수 있다.
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 화소 영역의 배치도이고,
도 3은 도 2에 도시한 박막 트랜지스터 표시판의 표시 영역을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고.
도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 IV-IV' 선을 따라 잘라 도시한 단면도이고,
도 6은 도 1 내지 도 5에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 단면도이고,
도 7a 및 도 7b, 도 9a 및 도 9b, 도 11a 및 도 11b, 도 13a 및 도 13b, 도 15a 및 도 15b, 도 17a 및 도 17b는 각각 도 1 내지 도 5에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 8은 도 7a 및 도 7b의 박막 트랜지스터 표시판을 VIII-VIII' 선 및 VIII'-VIII" 선을 따라 잘라 도시한 단면도이고,
도 10은 도 9a 및 도 9b의 박막 트랜지스터 표시판을 X-X' 선 및 X'-X" 선을 따라 잘라 도시한 단면도이고,
도 12는 도 11a 및 도 11b의 박막 트랜지스터 표시판을 XII-XII' 선 및 XII'-XII" 선을 따라 잘라 도시한 단면도이고,
도 14는 도 13a 및 도 13b의 박막 트랜지스터 표시판을 XIV-XIV' 선 및 XIV'-XIV" 선을 따라 잘라 도시한 단면도이고,
도 16은 도 15a 및 도 15b의 박막 트랜지스터 표시판을 XVI-XVI' 선 및 XVI'-XVI" 선을 따라 잘라 도시한 단면도이고,
도 18은 도 17a 및 도 17b의 박막 트랜지스터 표시판을 XVIII-XVIII' 선 및 XVIII'-XVIII" 선을 따라 잘라 도시한 단면도이고,
도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하기 위한 방법을 설명하기 위한 교번 자장 장치를 개략적으로 나타낸 도면이다.

Claims (4)

  1. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막에 제1 및 제2 결정화 공정을 차례로 진행하여 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 사진 식각하여 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,
    상기 다결정 규소층 위에 게이트 절연막을 차례로 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 결정화 공정은 교번 자장을 이용하여 열처리하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제2 결정화 공정은 로 또는 레이저를 이용하여 열처리하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 비정질 규소막은 500~1000Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 제1 결정화 공정은 절연 기판이 400~600℃ 의 온도를 가지게 하는 박막 트랜지스터 표시판.
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