KR102661120B1 - 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치 Download PDF

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Abstract

기판, 상기 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치된 제1 절연막, 상기 제1 절연막 상에 상기 반도체층과 중첩되게 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되며, 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물, 상기 제1 절연막 및 상기 제2 절연막을 관통하여 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 반도체층은, 상기 게이트 전극과 중첩된 채널 영역, 상기 소스 전극과 연결된 소스 영역, 상기 드레인 전극과 연결된 드레인 영역, 상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역, 및 상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역을 포함하며, 상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역 중 적어도 하나와 중첩된 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE INCLUDING THEREOF}
본 발명은 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치에 관한 것으로, 소자 특성이 개선된 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
표시 장치는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인에 연결된 적어도 하나 이상의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 표시 장치를 구성하는 복수의 화소에 데이터 전압을 인가하는 스위칭 소자이다.
표시 장치가 점차 고집적(high integrity), 및 고성능(high performance)화 되어감에 따라 단채널(short channel) 박막 트랜지스터의 적용이 요구된다. 그러나, 박막 트랜지스터의 채널 길이가 짧아질수록 수평 전계에 의한 핫 캐리어 스트레스(hot carrier stress)에 의해 전자 이동도가 감소하여 오프 전류가 증가하는 문제가 있다.
이에, 박막 트랜지스터의 채널과 소스 영역, 및 채널과 드레인 영역 사이의 일정 부분에 미도핑 영역(off set)을 형성하거나 저농도로 도핑된(lightly dopped) 영역을 형성하는 방법이 개발되고 있다.
본 발명은 소자 특성이 개선된 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치를 제공하고자 한다.
기판, 상기 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치된 제1 절연막, 상기 제1 절연막 상에 상기 반도체층과 중첩되게 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되며, 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물, 상기 제1 절연막 및 상기 제2 절연막을 관통하여 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 반도체층은, 상기 게이트 전극과 중첩된 채널 영역, 상기 소스 전극과 연결된 소스 영역, 상기 드레인 전극과 연결된 드레인 영역, 상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역, 및 상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역을 포함하며, 상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역 중 적어도 하나와 중첩된 박막 트랜지스터를 제공한다.
상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역과 중첩될 수 있다.
상기 게이트 전극은 상기 LDS 영역 및 상기 LDD 영역과 중첩되지 않을 수 있다.
상기 LDS 영역 및 상기 LDD 영역은 상기 소스 영역 및 상기 드레인 영역보다 낮은 농도의 N형 불순물이 도핑될 수 있다.
상기 N형 불순물은 인(P), 비소(As), 및 붕소(B)로 이루어진 군에서 선택된 적어도 하나일 수 있다.
상기 게이트 전극 및 상기 전극 구조물은 동일한 전압이 인가될 수 있다.
상기 채널 영역은 상기 LDS 영역 및 상기 LDD 영역은 낮은 농도의 N형 불순물이 도핑될 수 있다.
상기 비아홀은 2개 이상일 수 있다.
상기 전극 구조물은 평면상에서 섬(island) 형태일 수 있다.
기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 이용하여 저농도 N형 불순물을 도핑하는 단계, 상기 게이트 전극 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막에 상기 게이트 전극을 노출시키는 비아홀을 형성하는 단계, 상기 제2 절연막 상에 상기 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물을 형성하는 단계, 및 상기 전극 구조물을 마스크로 이용하여 고농도 N형 불순물을 도핑하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
상기 게이트 전극은 상기 반도체층의 채널 영역과 중첩되게 형성될 수 있다.
상기 전극 구조물은 상기 반도체층의 저농도 도핑 영역과 중첩되게 형성될 수 있다.
기판, 상기 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치된 제1 절연막, 상기 제1 절연막 상에 상기 반도체층과 중첩되게 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되며, 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물, 상기 제1 절연막 및 상기 제2 절연막을 관통하여 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 반도체층은, 상기 게이트 전극과 중첩된 채널 영역, 상기 소스 전극과 연결된 소스 영역, 상기 드레인 전극과 연결된 드레인 영역, 상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역, 및 상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역을 포함하며, 상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역 중 적어도 하나와 중첩된 표시 장치를 제공한다.
상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역과 중첩될 수 있다.
상기 게이트 전극은 상기 LDS 영역 및 상기 LDD 영역과 중첩되지 않을 수 있다.
상기 LDS 영역 및 상기 LDD 영역은 상기 소스 영역 및 상기 드레인 영역보다 낮은 농도의 N형 불순물이 도핑될 수 있다.
상기 N형 불순물은 인(P), 비소(As), 및 붕소(B)로 이루어진 군에서 선택된 적어도 하나일 수 있다.
상기 게이트 전극 및 상기 전극 구조물은 동일한 전압이 인가될 수 있다.
상기 채널 영역은 상기 LDS 영역 및 상기 LDD 영역은 낮은 농도의 N형 불순물이 도핑될 수 있다.
본 발명에 따른 박막 트랜지스터는 저농도로 도핑된 영역과 수직 방향 전계를 형성하는 전극 구조물을 추가하여 저농도로 도핑된 영역에서의 전계를 조절함으로써, 박막 트랜지스터의 소자 특성을 개선시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 3 내지 도 5는 본 발명의 다른 일실시예들에 따른 박막 트랜지스터를 나타낸 단면도들이다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 7a 내지 도 7e는 본 발명의 다른 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 8a 내지 도 8d는 본 발명의 다른 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
본 발명의 일실시예에 따른 표시 장치는 유기 발광 표시 장치인 것을 전제로 설명한다. 다만, 본 발명의 적용 범위가 유기 발광 표시 장치에 한정되는 것은 아니며, 예를 들어 본 발명은 액정 표시 장치에도 적용될 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 개략적인 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이고, 도 3 내지 도 5는 본 발명의 다른 일실시예들에 따른 박막 트랜지스터를 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 표시 장치는 기판(110), 반도체층(120), 제1 절연막(130), 게이트 배선(141, 143), 제2 절연막(150), 전극 구조물(160), 제3 절연막(170), 데이터 배선(181, 183, 185), 제4 절연막(190), 화소 전극(195), 화소 정의막(197), 유기 발광층(200), 및 공통 전극(300) 등을 포함할 수 있다.
기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
기판(110) 상에 반도체층(120)이 배치된다. 도면에 도시되진 않았지만, 기판(110) 및 반도체층(120) 사이에 버퍼층(미도시)이 배치될 수 있다. 버퍼층(미도시)은 기판(110) 내의 불순물이 상부로 침투하는 것을 방지할 수 있다.
반도체층(120)은 비정질 실리콘층을 결정화한 다결정 실리콘일 수 있다.
반도체층(120)은 채널 영역(121), 소스 영역(122), 드레인 영역(123), LDS 영역(124), 및 LDD 영역(125)을 포함할 수 있다.
채널 영역(121)은 후술할 게이트 전극(143)과 중첩되는 반도체층(120)의 일부분이고, 소스 영역(122)은 후술할 소스 전극(183)과 연결되는 반도체층(120)의 일부분이고, 드레인 영역(123)은 후술할 드레인 전극(185)과 연결되는 반도체층(120)의 일부분이다.
LDS 영역(124)은 소스 영역(122)과 채널 영역(121) 사이의 반도체층(120) 영역이고, LDD 영역(125)는 채널 영역(121)과 드레인 영역(123) 사이의 반도체층(120) 영역이다.
소스 영역(122), 및 드레인 영역(123)은 고농도 N형 불순물이 도핑된 영역일 수 있으며, LDS 영역(124), 및 LDD 영역(125)은 저농도 N형 불순물이 도핑된 영역일 수 있다. N형 불순물은 인(P), 비소(As), 및 붕소(B)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
일반적으로, 고농도로 도핑된 소스 영역(122), 및 드레인 영역(123)의 도핑 농도는 약 ~1015/cm3이고, 저농도로 도핑된 LDS 영역(124), 및 LDD 영역(125)의 도핑 농도는 약 ~1013/cm3이다. 다만, 이에 한정되는 것은 아니다.
채널 영역(121)은 N형 불순물이 도핑되지 않는 것이 바람직하나, 제조 과정에서 LDS 영역(124), 및 LDD 영역(125) 보다 낮은 N형 불순물이 도핑될 수도 있다.
반도체층(120)이 배치된 기판(110) 상에 제1 절연막(130)이 배치된다.
제1 절연막(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제1 절연막(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제1 절연막(130) 상에 게이트 배선(141, 143)이 배치된다.
게이트 배선(141, 143)은 제1 방향(D1)으로 연장된 게이트 라인(141), 및 게이트 라인(141)으로부터 분기된 게이트 전극(143)을 포함할 수 있다.
게이트 전극(143)은 반도체층(120)의 채널 영역(121)과 중첩되게 배치될 수 있다.
게이트 배선(141, 143)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(141, 143)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(141, 143)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선(141, 143)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 배선(141, 143)이 배치된 기판(110) 상에 제2 절연막(150)이 배치된다. 제2 절연막(150)은 제1 절연막(130)과 동일한 물질을 포함할 수 있다.
제2 절연막(150) 상에 전극 구조물(160)이 배치될 수 있다.
전극 구조물(160)은 제2 절연막(150)을 관통하여 게이트 전극(143)과 연결될 수 있다. 예를 들어, 전극 구조물(160)은 제2 절연막(150)에 형성된 비아홀(155)을 통해 게이트 전극(143)과 연결될 수 있다. 도 1 및 도 2는 전극 구조물(160)과 게이트 전극(143)을 연결하는 비아홀(155)이 3개 형성된 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 비아홀(155)은 적어도 하나 이상 형성될 수 있다.
도 1을 참조하면, 전극 구조물(160)은 평면상에서 사각 형태인 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 전극 구조물(160)은 삼각, 원형, 다각 형태 등 다양한 평면상 형태를 가질 수 있다. 또한, 전극 구조물(160)은 평면상에서 섬(island) 형태로 형성될 수 있다.
본 발명의 일실시예에 따른 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 반도체층(120)의 LDS 영역(124)과 중첩하는 제2 영역(164), 및 반도체층(120)의 LDD 영역(125)과 중첩하는 제3 영역(165)를 포함할 수 있다.
다만, 이에 한정되는 것은 아니며, 도 3을 참조하면, 본 발명의 다른 일실시예에 따른 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 및 반도체층(120)의 LDS 영역(124)과 중첩하는 제2 영역(164)을 포함할 수도 있다.
또한, 도 4를 참조하면, 본 발명의 다른 일실시예에 따른 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 및 반도체층(120)의 LDD 영역(125)과 중첩하는 제3 영역(165)를 포함할 수도 있다.
또한, 도 5를 참조하면, 본 발명의 일실시예에 따른 전극 구조물(160)은 반도체층(120)의 LDS 영역(124)과 중첩하는 제2 영역(164), 및 반도체층(120)의 LDD 영역(125)과 중첩하는 제3 영역(165)를 포함할 수도 있다.
본 발명의 일실시예에 따른 전극 구조물(160)은 게이트 배선(141, 143)과 동일한 물질을 포함할 수 있다.
전극 구조물(160)은 게이트 전극(143)과 연결되어 있기 때문에, 게이트 전극(143)과 동일한 전압이 인가될 수 있다.
전극 구조물(160)의 제2 영역(164)은 반도체층(120)의 LDS 영역(124)과 중첩되게 배치되어 수직 전계를 형성할 수 있다. 이러한 수직 전계는 게이트 전극(143)과 LDS 영역(124) 사이에 발생하는 전계를 완화시켜 박막 트랜지스터의 소자 특성을 개선시킬 수 있다.
마찬가지로, 전극 구조물(160)의 제3 영역(165)은 반도체층(120)의 LDD 영역(125)과 중첩되게 배치되어 수직 전계를 형성할 수 있다. 이러한 수직 전계는 게이트 전극(143)과 LDS 영역(125) 사이에 발생하는 전계를 완화시켜 박막 트랜지스터의 소자 특성을 개선시킬 수 있다.
전극 구조물(160)이 배치된 제2 절연막(150) 상에 제3 절연막(170)이 배치될 수 있다. 제3 절연막(170)은 제1 절연막(130)과 동일한 물질을 포함할 수 있다.
제3 절연막(170) 상에 데이터 배선(181, 183, 185)이 배치될 수 있다.
데이터 배선(181, 183, 185)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 데이터 라인(181), 데이터 라인(181)으로부터 분기된 소스 전극(183), 소스 전극(183)과 이격되어 배치된 드레인 전극(185)를 포함할 수 있다.
소스 전극(183)은 제1 절연막(130), 제2 절연막(150), 및 제3 절연막(170)을 관통하여 반도체층(120)의 소스 영역(122)에 연결될 수 있다.
드레인 전극(185)은 제1 절연막(130), 제2 절연막(150), 및 제3 절연막(170)을 관통하여 반도체층(120)의 드레인 영역(123)에 연결될 수 있다.
데이터 배선(181, 183, 185)은 게이트 배선(141, 143)과 동일한 물질을 포함할 수 있다.
데이터 배선(181, 183, 185)이 배치된 제3 절연막(170) 상에 제4 절연막(190)이 배치될 수 있다. 제4 절연막(190)은 제1 절연막(130)과 동일한 물질을 포함할 수 있다.
제4 절연막(190) 상에 화소 전극(195)이 배치될 수 있다. 화소 전극(195)은 제4 절연막(190)을 관통하여 드레인 전극(185)과 연결될 수 있다.
화소 전극(195)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 화소 전극(195)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어질 수 있다.
제4 절연막(190) 상에 화소 정의막(197)이 배치될 수 있다. 화소 정의막(197)은 화소 전극(195)의 가장자리 상에 배치될 수 있다.
화소 정의막(197)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(197)에 의해 구분된 화소 전극(195) 상에 유기 발광층(200)이 배치될 수 있다. 유기 발광층(200)은 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electrontransporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 구성될 수 있다.
유기 발광층(200) 및 화소 정의막(197) 상에 공통 전극(300)이 배치될 수 있다. 공통 전극(300)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어질 수 있다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 6a를 참조하면, 기판(110) 상에 미도핑 반도체층(120a)을 형성한다.
이어서, 미도핑 반도체층(120a)이 형성된 기판(110) 상에 제1 절연막(130)을 도포하고, 제1 절연막(130) 상에 게이트 배선 형성용 물질을 도포한 후, 그 위에 제1 식각 방지층(PR1)을 형성한다.
이어서, 제1 식각 방지층(PR1)을 이용하여 게이트 배선 형성용 물질을 습식 식각하여 게이트 라인(미도시) 및 게이트 전극 패턴(143a)를 형성한다. 제1 식각 방지층(PR1) 및 게이트 전극 패턴(143a)는 후술할 채널 영역 및 저농도 도핑 영역이 형성될 영역과 중첩되게 형성될 수 있다.
도 6b를 참조하면, 상기 형성된 제1 식각 방지층(PR1) 및 게이트 전극 패턴(143a)를 마스크로 이용하여 고농도 N형 불순물(N+)을 도핑한다. 그 결과, 미도핑 반도체층(120a)의 양 단부가 고농도 N형 불순물로 도핑된 소스 영역(122)과 드레인 영역(123)으로 형성될 수 있다.
도 6c를 참조하면, 상기 형성된 제1 식각 방지층(PR1)을 애싱(ashing)하여 제2 식각 방지층(PR2)을 형성하고, 제2 식각 방지층(PR2)을 이용하여 게이트 전극 패턴(143a)을 습식 식각하여 게이트 전극(143)을 형성한다. 그 결과, 저농도 도핑 영역(124, 125)이 될 미도핑 반도체층(120a)이 노출된다. 제2 식각 방지층(PR2) 및 게이트 전극(143)은 후술할 채널 영역이 형성될 영역과 중첩되게 형성될 수 있다.
도 6d를 참조하면, 상기 형성된 제2 식각 방지층(PR2) 및 게이트 전극(143)을 마스크로 이용하여 저농도 N형 불순물(N-)을 도핑한다. 그 결과, 미도핑 반도체층(120a)는 채널 영역(121)이 되고, 채널 영역(121)과 소스 영역(122) 사이, 및 채널 영역(121)과 드레인 영역(123) 사이에 저농도 도핑 영역(124, 125)이 형성될 수 있다. 채널 영역(121), 소스 영역(122), 드레인 영역(123), 및 저농도 도핑 영역(124, 125)을 통칭하여 반도체층(120)이라 한다. 저농도 도핑 영역(124, 125)은 채널 영역(121)과 소스 영역(122) 사이의 LDS 영역(124), 및 채널 영역(121)과 드레인 영역(123) 사이의 LDD 영역(125)을 포함할 수 있다.
도 6e를 참조하면, 제2 식각 방지층(PR2)을 제거하고, 게이트 전극(143)이 형성된 제1 절연막(130) 상에 제2 절연막(150)을 형성한다. 이어서, 제2 절연막(150)에 게이트 전극(143)의 일부를 노출시키는 비아홀(155)을 형성한다.
도 6f를 참조하면, 제2 절연막(150) 상에 비아홀(155)을 통해 게이트 전극(143)과 연결된 전극 구조물(160)을 형성한다. 전극 구조물(160)은 반도체층(120)의 저농도 도핑 영역(124, 125) 중 적어도 하나와 중첩되게 형성될 수 있다. 예를 들어, 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 반도체층(120)의 LDS 영역(124)과 중첩하는 제2 영역(164), 및 반도체층(120)의 LDD 영역(125)과 중첩하는 제3 영역(165)를 포함할 수 있다.
도 7a 내지 도 7e는 본 발명의 다른 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 7a를 참조하면, 기판(110) 상에 미도핑 반도체층(120a)을 형성한다.
이어서, 미도핑 반도체층(120a)이 형성된 기판(110) 상에 제1 절연막(130)을 도포하고, 제1 절연막(130) 상에 게이트 배선 형성용 물질을 도포한 후, 그 위에 제1 식각 방지층(PR1)을 형성한다.
제1 식각 방지층(PR1)은 채널 영역 및 저농도 도핑 영역이 형성될 영역과 중첩되게 형성될 수 있다. 이어서, 제1 식각 방지층(PR1)을 이용하여 게이트 배선 형성용 물질을 습식 식각한다. 이 때, 습식 식각의 특성 상 게이트 전극(143)이 제1 식각 방지층(PR1) 보다 작은 폭을 갖게 형성될 수 있다.
도 7b를 참조하면, 상기 형성된 제1 식각 방지층(PR1)을 마스크로 이용하여 고농도 N형 불순물(N+)을 도핑한다. 그 결과, 미도핑 반도체층(120a)의 양 단부가 고농도 N형 불순물로 도핑된 소스 영역(122)과 드레인 영역(123)으로 형성될 수 있다.
도 7c를 참조하면, 제1 식각 방지층(PR1)을 제거하고, 게이트 전극(143)을 마스크로 이용하여 저농도 N형 불순물(N-)을 도핑한다. 그 결과, 미도핑 반도체층(120a)는 채널 영역(121)이 되고, 채널 영역(121)과 소스 영역(122) 사이, 및 채널 영역(121)과 드레인 영역(123) 사이에 저농도 도핑 영역(124, 125)이 형성될 수 있다. 채널 영역(121), 소스 영역(122), 드레인 영역(123), 및 저농도 도핑 영역(124,125)을 통칭하여 반도체층(120)이라 한다. 저농도 도핑 영역(124, 125)은 채널 영역(121)과 소스 영역(122) 사이의 LDS 영역(124), 및 채널 영역(121)과 드레인 영역(123) 사이의 LDD 영역(125)을 포함할 수 있다.
도 7d를 참조하면, 게이트 전극(143)이 형성된 제1 절연막(130) 상에 제2 절연막(150)을 형성한다. 이어서, 제2 절연막(150)에 게이트 전극(143)의 일부를 노출시키는 비아홀(155)을 형성한다.
도 7e를 참조하면, 제2 절연막(150) 상에 비아홀(155)을 통해 게이트 전극(143)과 연결된 전극 구조물(160)을 형성한다. 전극 구조물(160)은 반도체층(120)의 저농도 도핑 영역(124, 125) 중 적어도 하나와 중첩되게 형성될 수 있다. 예를 들어, 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 반도체층(120)의 LDS 영역(124)과 중첩하는 제2 영역(164), 및 반도체층(120)의 LDD 영역(125)과 중첩하는 제3 영역(165)를 포함할 수 있다.
도 8a 내지 도 8d는 본 발명의 다른 일실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 8a를 참조하면, 기판(110) 상에 미도핑 반도체층(120a)을 형성한다.
이어서, 미도핑 반도체층(120a)이 형성된 기판(110) 상에 제1 절연막(130)을 도포하고, 제1 절연막(130) 상에 게이트 전극(143)을 형성한다. 게이트 전극(143)은 채널 영역이 형성될 영역과 중첩되게 형성될 수 있다.
이어서, 게이트 전극(143)을 마스크로 이용하여 저농도 N형 불순물(N-)을 도핑한다. 그 결과, 미도핑 반도체층(120a)의 양 단부가 저농도 N형 불순물로 도핑된 저농도 도핑 영역(124, 125)으로 형성될 수 있다.
도 8b를 참조하면, 게이트 전극(143)이 형성된 제1 절연막(130) 상에 제2 절연막(150)을 형성한다. 이어서, 제2 절연막(150)에 게이트 전극(143)의 일부를 노출시키는 비아홀(155)을 형성한다.
도 8c를 참조하면, 제2 절연막(150) 상에 비아홀(155)을 통해 게이트 전극(143)과 연결된 전극 구조물(160)을 형성한다. 전극 구조물(160)은 게이트 전극(143)과 중첩하는 제1 영역(161), 저농도 도핑 영역(124, 125)과 중첩하는 제2 영역(164) 및 제3 영역(165)를 포함할 수 있다.
도 8d를 참조하면, 상기 전극 구조물(160)을 마스크로 이용하여 고농도 N형 불순물(N+)을 도핑한다. 그 결과, 미도핑 반도체층(120a)는 채널 영역(121)이 되고, 전극 구조물(160)과 중첩되지 않는 저농도 도핑 영역(124, 125)은 고농도 N형 불순물로 도핑된 소스 영역(122)과 드레인 영역(123)으로 형성될 수 있다.
본 발명에 따른 박막 트랜지스터는 저농도로 도핑된 영역과 수직 방향 전계를 형성하는 전극 구조물을 추가하여 저농도로 도핑된 영역에서의 전계를 조절함으로써, 박막 트랜지스터의 소자 특성을 개선시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
120: 반도체층
130: 제1 절연막
143: 게이트 전극
150: 제2 절연막
160: 전극 구조물
170: 제3 절연막
183: 소스 전극
185: 드레인 전극
190: 제4 절연막

Claims (19)

  1. 기판;
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 상기 반도체층과 중첩되게 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되며, 제1 비아홀 및 제2 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물;
    상기 제1 절연막 및 상기 제2 절연막을 관통하여 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하며,
    상기 반도체층은,
    상기 게이트 전극과 중첩된 채널 영역;
    상기 소스 전극과 연결된 소스 영역;
    상기 드레인 전극과 연결된 드레인 영역;
    상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역; 및
    상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역;을 포함하며,
    상기 전극 구조물은 상기 LDS 영역 및 상기 게이트 전극의 일 가장자리와 중첩하는 제1 영역, 및 상기 LDD 영역 및 상기 게이트 전극의 타 가장자리와 중첩하는 제2 영역을 포함하고, 상기 제1 영역의 상기 전극 구조물은 상기 제1 비아홀을 통해 상기 게이트 전극의 일 가장자리와 연결되고, 상기 제2 영역의 상기 전극 구조물은 상기 제2 비아홀을 통해 상기 게이트 전극의 일 가장자리와 연결되고, 상기 전극 구조물은 상기 게이트 전극의 중심과 중첩하지 않고,
    상기 LDS 영역 및 상기 LDD 영역은 상기 소스 영역 및 상기 드레인 영역보다 낮은 농도의 N형 불순물이 도핑되고, 상기 채널 영역은 상기 LDS 영역 및 상기 LDD 영역보다 낮은 농도의 N형 불순물이 도핑된 박막 트랜지스터.
  2. 제1 항에 있어서, 상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역과 중첩된 박막 트랜지스터.
  3. 제1 항에 있어서, 상기 게이트 전극은 상기 LDS 영역 및 상기 LDD 영역과 중첩되지 않는 박막 트랜지스터.
  4. 삭제
  5. 제1 항에 있어서, 상기 N형 불순물은 인(P), 및 비소(As)로 이루어진 군에서 선택된 적어도 하나인 박막 트랜지스터.
  6. 제1 항에 있어서, 상기 게이트 전극 및 상기 전극 구조물은 동일한 전압이 인가되는 박막 트랜지스터.
  7. 삭제
  8. 제1 항에 있어서, 상기 비아홀은 2개 이상인 박막 트랜지스터.
  9. 제1 항에 있어서, 상기 전극 구조물은 평면상에서 섬(island) 형태인 박막 트랜지스터.
  10. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용하여 저농도 N형 불순물을 도핑하는 단계;
    상기 게이트 전극 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막에 상기 게이트 전극을 노출시키는 비아홀을 형성하는 단계;
    상기 제2 절연막 상에 상기 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물을 형성하는 단계; 및
    상기 전극 구조물을 마스크로 이용하여 고농도 N형 불순물을 도핑하는 단계;를 포함하고,
    상기 반도체층은,
    상기 게이트 전극과 중첩된 채널 영역;
    소스 전극과 연결된 소스 영역;
    드레인 전극과 연결된 드레인 영역;
    상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역; 및
    상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역;을 포함하며,
    상기 채널 영역은 상기 게이트 전극에 의해 마스킹되어 상기 저농도 N형 불순물 및 상기 고농도 N형 불순물이 도핑되지 않고,
    상기 LDS 영역 및 상기 LDD 영역은 상기 저농도 N형 불순물은 도핑되고 상기 고농도 N형 불순물은 상기 전극 구조물에 의해 마스킹되어 도핑되지 않고,
    상기 LDS 영역 및 상기 LDD 영역은 상기 소스 영역 및 상기 드레인 영역보다 낮은 농도의 N형 불순물이 도핑되고, 상기 채널 영역은 상기 LDS 영역 및 상기 LDD 영역보다 낮은 농도의 N형 불순물이 도핑되는 박막 트랜지스터 제조 방법.
  11. 삭제
  12. 삭제
  13. 기판;
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 상기 반도체층과 중첩되게 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되며, 제1 비아홀 및 제2 비아홀을 통해 상기 게이트 전극과 연결된 전극 구조물;
    상기 제1 절연막 및 상기 제2 절연막을 관통하여 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하며,
    상기 반도체층은,
    상기 게이트 전극과 중첩된 채널 영역;
    상기 소스 전극과 연결된 소스 영역;
    상기 드레인 전극과 연결된 드레인 영역;
    상기 소스 영역과 상기 채널 영역 사이의 LDS(Lightly Doped Source) 영역; 및
    상기 드레인 영역과 상기 채널 영역 사이의 LDD(Lightly Doped Drain) 영역;을 포함하며,
    상기 전극 구조물은 상기 LDS 영역 및 상기 게이트 전극의 일 가장자리와 중첩하는 제1 영역, 및 상기 LDD 영역 및 상기 게이트 전극의 타 가장자리와 중첩하는 제2 영역을 포함하고, 상기 제1 영역의 상기 전극 구조물은 상기 제1 비아홀을 통해 상기 게이트 전극의 일 가장자리와 연결되고, 상기 제2 영역의 상기 전극 구조물은 상기 제2 비아홀을 통해 상기 게이트 전극의 일 가장자리와 연결되고, 상기 전극 구조물은 상기 게이트 전극의 중심과 중첩하지 않고,
    상기 LDS 영역 및 상기 LDD 영역은 상기 소스 영역 및 상기 드레인 영역보다 낮은 농도의 N형 불순물이 도핑되고, 상기 채널 영역은 상기 LDS 영역 및 상기 LDD 영역보다 낮은 농도의 N형 불순물이 도핑된 표시 장치.
  14. 제13 항에 있어서, 상기 전극 구조물은 상기 LDS 영역 및 상기 LDD 영역과 중첩된 표시 장치.
  15. 제13 항에 있어서, 상기 게이트 전극은 상기 LDS 영역 및 상기 LDD 영역과 중첩되지 않는 표시 장치.
  16. 삭제
  17. 제13 항에 있어서, 상기 N형 불순물은 인(P), 및 비소(As)로 이루어진 군에서 선택된 적어도 하나인 표시 장치.
  18. 제13 항에 있어서, 상기 게이트 전극 및 상기 전극 구조물은 동일한 전압이 인가되는 표시 장치.

  19. 삭제
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