JP2011171053A - 表示装置 - Google Patents

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Abstract

【課題】ＴＦＴと接続するソース電極あるいはドレイン電極のスルーホールにおけるコンタクト抵抗を減少させ、表示装置の動作効率を向上させる。
【解決手段】スルーホールにおいて、ＴＦＴのソース部とソース電極８が接続している。ソース電極８は、バリヤメタル、Ａｌ合金８２、キャップメタル８３の３層から形成されている。バリヤメタルは半導体層と接触する下層８１ａとＡｌ合金と接触する上層８１ｂとに分かれている。バリヤメタルの下層８１ａをスパッタリングして形成した後、熱処理し、その後、ベースメタルの上層８１ｂ、Ａｌ合金８２、キャップメタル８３を連続してスパッタリングによって形成する。Ａｌ合金８２と接触するバリヤメタルの上層８１ｂは酸化されていないので、スルーホールにおけるコンタクト抵抗の上昇を防止することが出来る。
【選択図】図６

Description

本発明は表示装置に係り、特にスルーホールにおけるコンタクト抵抗を小さくし、応答速度あるいは発光効率を向上させたアクティブマトリクス方式の表示装置に関する。
有機ＥＬ表示装置、あるいは、液晶表示装置では、走査線が第１の方向に延在し、第２の方向に配列している。また、映像信号線が第２の方向に延在して第１の方向に配列している。走査線と映像信号線とで囲まれた領域には、画素が形成され、各画素には薄膜トランジスタ（ＴＦＴ）が形成されている。
有機ＥＬ表示装置では、ＴＦＴによって有機ＥＬ層に供給される電流を制御し、液晶表示装置では、画素電極に供給される映像をスイッチングしている。ＴＦＴはａ−Ｓｉによって形成する場合とｐｏｌｙ−Ｓｉによって形成する場合がある。
有機ＥＬ表示装置では、電流によって有機ＥＬ層を駆動するので、ＴＦＴを構成する半導体の移動度を大きくする必要がある。また、小型の液晶表示装置においては、駆動回路を液晶表示パネル内に搭載することが行われており、駆動回路用のＴＦＴでは、高速動作が必要なために、半導体の移動度を大きくする必要がある。したがって、有機ＥＬ表示装置あるいは、小型の液晶表示装置では、ｐｏｌｙ−ＳｉＴＦＴが使用される。
一般に、ｐｏｌｙ−Ｓｉ半導体層は、まず、ａ−Ｓｉ半導体層を形成したあと、ａ−Ｓｉ半導体層にエキシマレーザーを照射してｐｏｌｙ−Ｓｉ化することが行われている。エキシマレーザーの照射は設備投資が必要なこと、プロセス制御が難しいことから、「特許文献１」には、ａ−Ｓｉ半導体層をエキシマレーザーの照射ではなく、ランプの光を照射することによってｐｏｌｙ−Ｓｉに半導体層を形成する構成が記載されている。
特開２００７−１４２０５９号公報
ｐｏｌｙ−ＳｉＴＦＴは一般には、まず、半導体層を形成し、その上にゲート絶縁膜を挟んでゲート電極が形成される。ゲート電極の上に層間絶縁膜を形成し、層間絶縁膜の上に映像信号線と同層で形成されるソース電極あるいはドレイン電極（以後ソース電極で代表させて表現する）が形成される。ソース電極の上に、ＴＦＴ全体を保護するためにＳｉＮによる無機パッシベーション膜が形成され、その上に有機パッシベーション膜が形成される。
ソース電極は層間絶縁膜に形成されたスルーホールを介して半導体層のソース部と接続する。ところで、映像信号と同層で形成されるソース電極は、抵抗を小さくするためにＡｌ合金が使用される。しかし、Ａｌ原子は移動しやすく、熱工程を通ったり、長時間動作させたりすると、半導体層に拡散し、ＴＦＴの特性を変化させてしまう。
これを防止するために、ソース電極において、Ａｌ合金の下地に例えば、ＭｏＷ等のバリヤメタルを形成する。バリヤメタルはスパッタリングによって形成されるが、スパッタリングしただけのバリヤメタルは、Ａｌに対するバリヤ効果が十分でない。したがって、バリヤメタルを形成したあと、熱処理をしてバリヤメタルを緻密にしてバリア効果を向上させる必要がある。しかし、この熱処理工程において、バリヤメタルが酸化する現象が生ずる。バリヤメタルが酸化すると、これによってＡｌが酸化され、Ａｌ合金との間でコンタクト抵抗が大きくなるという問題を生ずる。
図８〜図１２は以上で説明した従来の方法によるｐｏｌｙ−ＳｉＴＦＴの形成プロセスである。図８において、基板１にまず、ＳｉＮによる第１下地膜２を形成し、その上に、ＳｉＯ２による第２下地膜３を形成する。ガラス基板１に含まれる不純物が半導体層４を汚染することを防止するためである。その後、半導体層４としてａ−Ｓｉ膜を形成する。該ａ−Ｓｉ膜にエキシマレーザーを照射してｐｏｌｙ−Ｓｉ膜に変換する。その後、半導体層４をフォトリソグラフィによってパターニングする。
図９において、半導体層４の上にゲート絶縁膜５を形成した後、半導体層４に、イオンインプランテーションによってイオン注入を行う。このイオン注入は、チャンネル部の導電のタイプをｐ型かｎ型かに規定するためのものである。イオン注入後基板１全体の熱処理を行う。イオンインプランテーションによって注入された原子を半導体層４内にドライブインし活性化するためである。
その後、ゲート絶縁膜５の上にゲート金属をスパッタリングによって形成し、該ゲート金属をフォトリソグラフィによって加工してゲート電極６を形成する。なお、図９では図示していないが、ゲート電極６をマスクとしてＰあるいはＢｏ等の不純物をイオンインプランテーションによって注入し、半導体層４にドレイン部あるいはソース部を形成する。このドレイン部あるいはソース部がドレイン電極あるはソース電極８とコンタクトすることになる。
図１０において、ゲート電極６の上に層間絶縁膜７をプラズマＣＶＤなどによって形成する。層間絶縁膜７を形成したあと、基板１全体の熱処理を行い、半導体層４のドレイン部あるいはソース部に注入されたイオンを内部にドライブインして活性化を行う。その後、層間絶縁膜７及びゲート絶縁膜５に対してスルーホールを形成し、半導体層４のドレイン部あるいはソース部がドレイン電極あるいはソース電極８とコンタクトをとれるようにする。
図１１において、層間絶縁膜７の上にバリヤメタルをスパッタリングによって形成する。バリヤメタルは例えば、ＭｏＷ等、Ｍｏもしくは、Ｔｉ、Ｔａ、Ｍｎ、Ｒｕ、Ｖ、Ｃｏなどに代表される高融点金属やその化合物やその合金によって形成される。バリヤメタルは層間絶縁膜７のスルーホール内にもスパッタリングされるので、ソース電極８あるいはドレイン電極は、半導体層４のソース部あるいはドレイン部とコンタクトを取ることが出来る。
ところで、バリヤメタルは後でスパッタリングされるＡｌ合金８２のバリアとなるものであるが、スパッタリングされただけでは、十分に緻密な膜となっていない。バリア効果を出すためには、スパッタリングされたバリヤメタルに対して熱処理を行う必要がある。
この熱処理は、基板１をスパッタリング装置から大気中に取り出し、例えば、Ｎ２雰囲気で行われる。基板１を大気中に取り出すことによってバリヤメタルの表面が酸化する。
図１２に示すように、バリヤメタルの上には、ソース電極８あるいはドレイン電極の本体であるＡｌ合金８２がスパッタリングされる。バリヤメタルの表面が酸化されていると、バリヤメタルとコンタクトするＡｌを酸化することになり、スルーホールにおけるコンタクト抵抗が大きくなる。コンタクト抵抗が大きくなると、有機ＥＬ表示装置では、有機ＥＬ層を発光させる電流が十分にとれなくなり、液晶表示装置では、スイッチング特性が劣化する。
本発明の課題は、このような、スルーホールにおけるコンタクト抵抗の増大を防止することである。
本発明は上記問題を克服するものであり、ＴＦＴのソース部と接続するソース電極をバリヤメタル、Ａｌ合金、キャップメタルの３層で形成し、バリヤメタルをさらにＴＦＴのソース部と接触する下層と、Ａｌ合金と接触する上層の２層に分けて形成する。
まず、バリヤメタルの下層をスパッタリングによって形成したあと、基板をチャンバーから取り出して熱処理を行う。バリヤメタルの下層の膜構造を緻密にしてＡｌに対するバリヤ効果を発揮させるためである。その後、基板を再び真空チャンバー内に入れて、バリヤメタルの上層、Ａｌ合金、キャップメタルを連続してスパッタリングによって形成する。
バリヤメタルの下層は、大気中に取り出したときに酸化されるが、この層は、後で、真空中でスパッタリングされるバリヤメタルの上層によって覆われるので、酸化したバリヤメタルとＡｌ合金は接触することは無いので、Ａｌ合金中のＡｌが酸化されることは無く、コンタクト抵抗を低く抑えることが出来る。
本発明によれば、ＴＦＴとドレイン電極あるいはソース電極とのコンタクト抵抗が小さくなるので、有機ＥＬ表示装置においては、駆動電圧の上昇を抑えることが出来、その結果、有機ＥＬ表示装置の発光効率を上げることが出来る。
また、液晶表示装置においては、スルーホールにおけるＴＦＴとソース電極とのコンタクト抵抗を小さくできるので、特にＴＦＴによって駆動回路を形成したときに、駆動回路の動作スピードを上げることが出来る。
有機ＥＬ表示装置の画素部の断面図である。 本発明における基板において、半導体層を形成した状態の断面図である。 本発明における基板において、ゲート電極を形成した状態の断面図である。 本発明における基板に層間絶縁膜を形成し、スルーホールを形成した状態の断面図である。 本発明における２層のバリヤメタルを形成した状態を示す断面図である。 本発明におけるソース電極を形成した状態を示す断面図である。 本発明のソース電極の断面図である。 従来例の基板において、半導体層を形成した状態の断面図である。 従来例の基板において、ゲート電極を形成した状態の断面図である。 従来例の基板に層間絶縁膜を形成し、スルーホールを形成した状態の断面図である。 従来例におけるバリヤメタルを形成した状態を示す断面図である。 従来例におけるソース電極を形成した状態を示す断面図である。
以下に、本発明を有機ＥＬ表示装置に適用した場合を例にとって説明する。具体的な実施例を説明する前に、有機ＥＬ表示装置の概要を説明する。図１は本発明が適用される有機ＥＬ表示装置における画素部の断面図である。有機ＥＬ表示装置は、有機ＥＬ層１４からの光が基板１と反対側に放射されるトップエミッション型と、有機ＥＬ層１４からの光が基板１側に放射されるボトムエミッション型とがある。
図１はトップエミッション型の例であり、光が白抜きの矢印Ｌ方向に放射される。トップエミッション型は、発光面積を大きくとれるので、画面輝度の点では有利である。有機ＥＬ表示装置では、複数の有機層を下部電極１３と上部電極１５でサンドイッチした構成となっており、上部電極１５をアノードとした場合をトップアノード、上部電極１５をカソードとした場合をトップカソードと呼んでいる。
一般には、アノード側が環境に対して安定なので、トップカソード型が使用される場合が多い。すなわち、下部電極１３まで形成したＴＦＴ基板を別メーカに販売し、別メーカにおいて、有機ＥＬ層１４および上部電極１５を形成する場合もあるので、下部電極１３を安定なアノードとすると都合がよいからである。
図１において、ＳｉＮによって形成される第１下地膜２とＳｉＯ２によって形成される第２下地膜３がガラスで形成された素子基板１に被着されている。第１下地膜２、第２下地膜３ともに、ガラスからの不純物が半導体層４を汚染することを防止する役割を有する。
第２下地膜３の上には、ｐｏｌｙ−Ｓｉによる半導体層４が形成されている。半導体層４はまず、ａ−Ｓｉによって形成され、ａ−Ｓｉ膜をエキシマレーザーによってアニールして、ｐｏｌｙ−Ｓｉ膜に変換している。ｐｏｌｙ−Ｓｉに対してイオンインプランテーションを行い、その後熱処理をおこなって、半導体層４のチャンネルの導電型をｐ型かｎ型かに規定する。
半導体層４を覆ってゲート絶縁膜５が形成されている。ゲート絶縁膜５の上にゲート電極６が形成されている。ゲート電極６をマスクとして、ＰあるいはＢをイオンインプランテーションによって注入し、その後熱処理によって活性化することによって半導体層４に導電性の高いドレイン部あるいはソース部を形成する。
ゲート電極６の上に、層間絶縁膜７が形成されている。層間絶縁膜７は、ゲート電極６あるいはゲート配線と、映像信号線あるいは映像信号線と同層で形成されるドレイン電極およびソース電極８とを絶縁する役割を有する。層間絶縁膜７に対し、フォトリソグラフィによってスルーホールを形成する。
層間絶縁膜７の上に映像信号線および映像信号線と同層で形成されるソース電極８およびドレイン電極を形成する。図１においては、層間絶縁膜７の上には、ソース電極８のみが記載されているので、以後、ソース電極８で代表させる。ソース電極８は、電気抵抗を小さくするために、Ａｌ合金８２によって厚く形成される。
ところで、Ａｌは不安定であり、他の層に拡散しやすい。半導体層４に拡散するとＴＦＴの特性を劣化させるので、Ａｌが半導体層４に拡散しないように、バリヤメタルが形成される。本発明は、後で説明するように、バリヤメタルを２層で形成し、ＡＬ合金とバリヤメタルとのコンタクト抵抗の増大を抑え、かつ、スルーホールにおけるコンタクト抵抗を小さくすることが特徴である。
また、Ａｌは熱処理によってヒロックを生ずる。ヒロックが生ずると、絶縁膜を突き破ってソース電極８と対向電極の導電層がショートする。これを防止するために、Ａｌ合金８２の上にキャップメタル８３を形成し、Ａｌのヒロックの成長を抑えている。なお、本実施例では、バリヤメタルもキャップメタル８３もＭｏＷで形成されているが、特に限定されるものではなく、Ｍｏもしくは、Ｔｉ、Ｔａ、Ｍｎ、Ｒｕ、Ｖ、Ｃｏなどに代表される高融点金属やその化合物やその合金であってもよい。
ソース電極８を覆ってＴＦＴ全体を保護するための無機パッシベーション膜９がＣＶＤによって形成される。無機パッシベーション膜９を覆って、平坦化膜を兼ねた有機パッシベーション膜１０が形成される。有機パッシベーション膜１０は平坦化膜としての役割を持っているので、１〜４μｍ程度と厚く形成される。
ソース電極８と有機ＥＬ層１４の下部電極１３とのコンタクトを取るために、有機パッシベーション膜１０および無機パッシベーション膜９にスルーホールを形成する。その後Ａｌ合金をスパッタリング等によって形成し、有機ＥＬ層１４の下部電極１３とソース電極８のコンタクトを取る。なお、Ａｌ合金は反射率が高いので、トップエミッションの場合の反射電極１２としての役割を有する。
反射電極１２としてのＡｌ合金の上に有機ＥＬ層１４の下部電極１３としてのＩＴＯを被着する。ＩＴＯは仕事関数が大きいので、有機ＥＬ層１４に対するアノードとして使用することが出来る。ＩＴＯは被着後、抵抗率を小さくするために熱処理を行う。
下部電極１３の上には有機ＥＬ層１４が形成される。有機ＥＬ層１４は一般には５層構造であり、下部電極１３側からホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層となっている。電子注入層の上には、上部電極１５であるカソードとしてＩＺＯが被着される。
なお、有機ＥＬ層１４が端部において段切れによって破壊することを防止するために、画素と画素の間にバンク１１が形成される。バンク１１は有機材料で形成する場合もあるし、ＳｉＮのような無機材料で形成する場合もある。有機材料を使用する場合は、一般にはアクリル樹脂によって形成される。
有機ＥＬ層１４は水分が存在すると発光特性が劣化する。したがって、図１に示す基板１に対して、ＴＦＴおよび有機ＥＬ層が形成された側を図示しないガラスによる封止基板によって封止する。有機ＥＬ層１４等が形成された基板１と封止基板は周辺において封止される。
本発明は図１において、Ａで示す部分の、ソース電極８と半導体層４のソース部とののコンタクトを取るためのスルーホール部のコンタクト抵抗が大きくなることを防止するものである。なお、本発明は図１のＡ部のみでなく、例えば、ドレイン電極と半導体層４のドレイン部とのコンタクトについても同様である。
以下に実施例によって本発明の内容を詳細に説明する。
図２〜図６は図１に示す有機ＥＬ表示装置において、ソース電極８の形成までのプロセスを記載したものである。図２〜図４は、従来例で説明した図８〜図１０と同様であるので説明を省略する。すなわち、図４において、層間絶縁膜７とゲート絶縁膜５にスルーホールが形成された状態までは、従来例と同様である。
ソース電極８をバリヤメタル、Ａｌ合金８２、キャップメタル８３の３層構造とすることも従来例と同様である。本発明の特徴は、バリヤメタルを２層に分けて成膜することである。すなわち、バリヤメタルの下層８１ａは、バリヤメタルとしての本来の役割である、Ａｌ原子がｐｏｌｙ−Ｓｉ半導体層４に拡散することを防止することであり、バリヤメタルの上層８１ｂはＡｌ合金８２とのコンタクトを良好にして、スルーホールにおけるコンタクト抵抗を低減することである。なお、Ａｌ合金８２はＡｌを含む金属という意味で用いている。
図５において、まず、ＭｏＷをスパッタリングすることによって、バリヤメタルの下層８１ａを形成する。バリヤメタルの下層８１ａの厚さは例えば、３０ｎｍ程度である。スパッタリングによって被着された状態のＭｏＷは非晶質状態なので、バリヤ効果が十分でない。そこで、ＭｏＷをスパッタリングした基板１をスパッタリング装置から取り出して加熱炉に投入し、熱処理を行い、ＭｏＷ膜を緻密な膜に変換し、十分なバリヤ効果を持たせる。
しかし、ＭｏＷを被着した状態において、基板１を大気中に取り出すので、ＭｏＷの表面が酸化する。また、基板１の加熱は窒素雰囲気中で行われるが、窒素中に若干酸素が残留しているので、基板１の加熱中もＭｏＷの酸化が進行する。このように、酸化されたＭｏＷの上にＡｌ合金８２を被着すると、Ａｌ合金８２中のＡｌが酸化され、Ａｌ２Ｏ３が形成される。Ａｌ２Ｏ３は絶縁物なので、Ａｌ合金８２とＭｏＷとのコンタクト抵抗が大きくなる。
有機ＥＬ表示装置において、スルーホールにおけるコンタクト抵抗が大きくなると、有機ＥＬ層１４に電流を流すための電圧上昇をもたらす。また、消費電力も増加する。したがって、スルーホールにおけるコンタクト抵抗はできるだけ小さくしなければならない。
本発明は、ＭｏＷによってバリヤメタルの下層８１ａを形成し、バリヤメタルを熱処理してバリヤ効果を持たせたあと、Ａｌ合金８２を形成する前にＭｏＷによってバリヤメタルの上層８１ｂを形成する。バリヤメタルの上層８１ｂは、図５において点線で示されている。バリヤメタルの上層８１ｂのＭｏＷの厚さは例えば、１３ｎｍである。
バリヤメタルの上層８１ｂは、Ａｌ合金８２とのコンタクトを良好にするためであり、また、Ａｌに対するバリヤ効果の役割は、バリヤメタルの下層８１ａが担うので、厚く形成する必要は無い。一方、バリヤメタルの下層８１ａは、本来のバリヤ効果を持たせる必要があるので、所定の厚さが必要である。すなわち、バリヤメタルの下層８１ａはバリヤメタルの上層８１ｂよりも厚く形成される。
その後、ソース電極８の本来の役割を担うＡｌ合金８２をスパッタリングによって形成する。本発明では、Ａｌ合金８２はＡｌＳｉである。Ａｌ合金８２は抵抗を小さくするために２５０ｎｍ程度と、厚く形成される。その後、Ａｌ合金８２の上にキャップメタル８３としてＭｏＷを厚さ７５ｎｍ程度、スパッタリングによって形成する。キャップメタル８３の役割は、Ａｌのヒロックを抑えることである。その後、バリヤメタル、Ａｌ合金８２、キャップメタル８３で構成される金属層をフォトリソグラフィによってパターニングし、ソース電極８、ドレイン電極、映像信号線等を形成する。
ところで、バリヤメタルの上層８１ｂは、Ａｌ合金８２とのコンタクトを良好にするためであり、バリヤ効果はバリヤメタルの下層８１ａが担うので、スパッタリングしたままの非晶質状態でもよい。すなわち、バリヤメタル（上層８１ｂ）に対しては、スパッタリング後に熱処理をして緻密な膜にする必要は無い。したがって、バリヤメタルの上層８１ｂとＡｌ合金８２、さらにキャップメタル８３はチャンバー内で真空を破らずに連続して形成することが出来る。
本発明では、バリヤメタルを２層に形成している。しかし、上記のように、バリヤメタルの上層８１ｂは、Ａｌ合金８２およびキャップメタル８３と同一真空チャンバー内で連続してスパッタリングすることが出来る。バリヤメタルの上層８１ｂの厚さは１３ｎｍ、Ａｌ合金８２の厚さは２５０ｎｍ、キャップメタル８３の厚さは、７５ｎｍであるから、バリヤメタルの上層８１ｂをスパッタリングすることによるタクト時間の増加は極めて小さい。すなわち、本発明を実施しても、プロセス時間の増加は殆ど生じない。
図７は、図６におけるソース電極８のみを取り出した断面図である。図７において、ソース電極８は、バリヤメタル、Ａｌ合金８２、キャップメタル８３から構成されており、バリヤメタルは下層８１ａと上層８１ｂに分かれている。図７において、バリヤメタルの下層８１ａの厚さｔｂ１は２６ｎｍ、バリヤメタルの上層８１ｂの厚さｔｂ２は１３ｎｍ、Ａｌ合金８２の厚さｔａは２５０ｎｍ、キャップメタル８３の厚さｔｃは７５ｎｍである。
図７において、バリヤメタルの下層８１ａは熱処理を受けているので、緻密な結晶構造が形成されている。一方、バリヤメタルの上層８１ｂは、スパッタリングされたままの状態なので、非晶質に近い状態となっている。また、バリヤメタルの下層８１ａに形成された結晶粒界は、図７に示す、下層８１ａと上層８１ｂの境界である点線Ｂの部分において切れているので、ＴＥＭ、ＳＥＭ等によって境界を観察することが出来る。
また、図７に示すバリヤメタルの下層８１ａおよびバリヤメタル下層８１ａ／バリヤメタル上層８１ｂの界面には酸素が多く含まれているのに対して、バリヤメタルの上層８１ｂおよびバリヤメタル上層８１ｂ／Ａｌ合金８２の界面には酸素は殆ど含まれていないので、バリヤメタルの上層８１ｂと下層８１ａをＳＩＭＳ等によって元素分析することによって下層８１ａと上層８１ｂの２層が形成されていることを確認することが出来る。
図７のような本発明の構成によるソース電極８を用いた場合の複数のスルーホール部の直列抵抗と、従来構成によるソース電極８を用いた場合の複数のスルーホール部の直列抵抗とを比較した。その結果、本発明の構成による複数のスルーホール部の直列抵抗は２７．８Ωであるのに対し、従来構成による複数のスルーホール部の直列抵抗は１１２．９Ωであった。本発明における直列抵抗は、従来例における直列抵抗の１／４以下となっており、本発明の効果は非常に大きい。
以上は、有機ＥＬ表示装置の表示領域のＴＦＴ付近のスルーホールを例にとって説明したが、表示領域周辺に、駆動回路をＴＦＴによって形成する場合は、駆動回路のＴＦＴ周辺のスルーホールについても、同時に本発明を適用することが出来る。
以上の説明では、有機ＥＬ表示装置を例にとって説明した。液晶表示装置においてもＴＦＴを使用していることは有機ＥＬ表示装置と同様である。特に、ｐｏｌｙ−ＳｉＴＦＴを使用して、表示領域の周辺に駆動回路を内蔵した液晶表示装置においては、スルーホール部におけるコンタクト抵抗は、駆動ＴＦＴの動作速度に大きな影響を及ぼす。本発明をこのような液晶表示装置に適用することによって、高性能な駆動回路を内蔵した液晶表示装置を実現することが出来る。なお、このような液晶表示装置において、駆動回路の駆動ＴＦＴに本発明を適用することによって、表示領域内のスイッチングＴＦＴについても同時に本発明が適用されることになる。
１…基板、 ２…第１下地膜、 ３…第２下地膜、 ４…半導体層、 ５…ゲート絶縁膜、 ６…ゲート電極、 ７…層間絶縁膜、 ８…ソース電極、 ９…無機パッシベーション膜、 １０…有機パッシベーション膜、 １１…バンク、 １２…反射電極、 １３…下部電極、 １４…有機ＥＬ層、 １５…上部電極、 ８１ａ…バリヤメタル下層、 ８１ｂ…バリヤメタル上層、 ８２…Ａｌ合金、 ８３…キャップメタル。

Claims (6)

  1. 走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第２の方向に配列し、前記走査線と前記映像信号線とで囲まれた領域に画素が形成され、前記画素は、ＴＦＴと、下部電極と上部電極で挟持された有機ＥＬ層を有する有機ＥＬ表示装置であって、
    前記ＴＦＴと前記下部電極を接続するソース電極は、バリヤメタル、Ａｌを含む金属、キャップメタルの３層によって形成され、
    前記バリヤメタルは前記ＴＦＴと接触する第１の層と、前記Ａｌを含む金属と接触する第２の層によって形成されていることを特徴とする有機ＥＬ表示装置。
  2. 前記バリヤメタルおよび前記キャップメタルは高融点金属を含む金属によって形成されていることを特徴とする請求項１に記載の有機ＥＬ表示装置。
  3. 走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第２の方向に配列し、前記走査線と前記映像信号線とで囲まれた領域に画素が形成され、前記画素は、スイッチングＴＦＴと、画素電極を有する表示領域と、前記表示領域の周辺に駆動回路が駆動ＴＦＴによって形成された液晶表示装置であって、
    前記駆動ＴＦＴと接続するソース電極は、バリヤメタル、Ａｌを含む金属、キャップメタルの３層によって形成され、
    前記バリヤメタルは前記駆動ＴＦＴと接触する第１の層と、前記Ａｌを含む金属と接触する第２の層によって形成されていることを特徴とする液晶表示装置。
  4. 前記バリヤメタルおよび前記キャップメタルは高融点金属を含む金属によって形成されていることを特徴とする請求項３に記載の有機ＥＬ表示装置。
  5. 走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第２の方向に配列し、前記走査線と前記映像信号線とで囲まれた領域に画素が形成され、前記画素には、ＴＦＴと、下部電極と上部電極で挟持された有機ＥＬ層が形成された基板を有する有機ＥＬ表示装置の製造方法であって、
    前記ＴＦＴと前記下部電極を接続するソース電極は、バリヤメタル、Ａｌを含む金属、キャップメタルの３層によって形成し、
    前記バリヤメタルは前記ＴＦＴと接触する第１の層と、前記Ａｌを含む金属と接触する第２の層によって形成し、
    前記バリヤメタルの前記第１の層をスパッタリングによって形成した後、前記基板を熱処理し、
    その後、前記第１の層の上に前記バリヤメタルの第２の層、前記Ａｌを含む金属、キャップメタルを連続してスパッタリングによって形成することを特徴とする有機ＥＬ表示装置の製造方法。
  6. 走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第２の方向に配列し、前記走査線と前記映像信号線とで囲まれた領域に画素が形成され、前記画素は、スイッチングＴＦＴと、画素電極を有する表示領域と、前記表示領域の周辺に駆動回路が駆動ＴＦＴによって形成された液晶表示装置の製造方法であって、
    前記駆動ＴＦＴと接続するソース電極は、バリヤメタル、Ａｌを含む金属、キャップメタルの３層によって形成し、
    前記バリヤメタルは前記駆動ＴＦＴと接触する第１の層と、前記Ａｌを含む金属と接触する第２の層によって形成し、
    前記バリヤメタルの前記第１の層をスパッタリングによって形成した後、前記基板を熱処理し、
    その後、前記第１の層の上に前記バリヤメタルの第２の層、前記Ａｌを含む金属、キャップメタルを連続してスパッタリングによって形成することを特徴とする液晶表示装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103018990B (zh) * 2012-12-14 2015-12-02 京东方科技集团股份有限公司 一种阵列基板和其制备方法、及液晶显示装置
CN104393023B (zh) 2014-12-01 2018-01-26 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117189A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置
JP2001350159A (ja) * 2000-06-06 2001-12-21 Hitachi Ltd 液晶表示装置及びその製造方法
JP2003317971A (ja) * 2002-04-26 2003-11-07 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2005109347A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005116592A (ja) * 2003-10-03 2005-04-28 Takehide Shirato 電界効果トランジスタ
JP2008028363A (ja) * 2006-06-21 2008-02-07 Seiko Epson Corp 電気光学装置の製造方法
JP2009049244A (ja) * 2007-08-21 2009-03-05 Hitachi Displays Ltd 液晶表示装置
JP2009211009A (ja) * 2008-03-06 2009-09-17 Hitachi Displays Ltd 液晶表示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP2007142059A (ja) 2005-11-17 2007-06-07 Hitachi Displays Ltd 表示装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117189A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置
JP2001350159A (ja) * 2000-06-06 2001-12-21 Hitachi Ltd 液晶表示装置及びその製造方法
JP2003317971A (ja) * 2002-04-26 2003-11-07 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2005109347A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005116592A (ja) * 2003-10-03 2005-04-28 Takehide Shirato 電界効果トランジスタ
JP2008028363A (ja) * 2006-06-21 2008-02-07 Seiko Epson Corp 電気光学装置の製造方法
JP2009049244A (ja) * 2007-08-21 2009-03-05 Hitachi Displays Ltd 液晶表示装置
JP2009211009A (ja) * 2008-03-06 2009-09-17 Hitachi Displays Ltd 液晶表示装置

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