KR101513158B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 박막트랜지스터 및 그 제조방법에 관한 것으로서, 그 구성은 게이트전극을 포함한 하부기판상에 게이트절연막, 비정질실리콘층과 열전이층을 연속적으로 적층한후 레이저 조사를 이용한 결정화공정을 통해 상기 비정질실리콘층을 결정화실리콘층으로 변환시키고 상기 결정화실리콘층과 열전이층계면에 금속실리사이드층을 형성하며, 상기 열전이층을 제거한후 상기 금속실리사이드층상에 n+실리콘층을 형성한후 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층을 선택적으로 패터닝한후 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층상에 일정길이만큼 이격된 소스전극과 드레인전극을 형성하는 단계와; 상기 패터닝된 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층상에 일정길이만큼 이격된 소스전극과 드레인전극을 형성하는 단계와; 상기 소스전극과 드레인전극을 차단막으로 하여 상기 노출된 n+실리콘층과 금속실리사이드층을 제거하는 단계와; 상기 소스전극과 드레인전극을 차단막으로 하여 상기 노출된 n+실리콘층을 제거하는 단계와; 상기 소스전극과 드레인전극을 포함한 하부기판상에 보호막을 형성한후 콘택홀을 형성하고 이어 상기 보호막상에 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.

Description

박막트랜지스터 및 그 제조방법{Thin film transistor and method for fabricating the same}
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 직접적인 열결정화방식의 박막트랜지스터 제조시 소자의 전기적 특성을 개선함과 동시에 별도의 식각정지막을 형성하지 않고 금속실리사이드를 이용하여 식각정지막 기능을 대체하는 박막트랜지스터 및 그 제조방법에 관한 것이다.
ITC (Indirect Thermal Crystallization)기술은 기존의 UV 엑시머 레이저(Excimer Laser)에 비해 안정적인 IR 다이오드 레이저를 이용하여 조사된 에너지를 열전이층 (photo-heat transition layer)에서 열로 변환하여 이때 발생되는 순간적인 고온의 열을 이용하여 결정화실리콘을 형성하는 기술이다.
이러한 안정적인 다이오드 레이저를 이용하여 결정화실리콘을 형성하는 경우에, 열전이층을 통해 간접적인 고상 결정화가 가능하여 균일한 소자 특성을 얻을 수 있다.
이러한 ITC (Indirect Thermal Crystallization)기술을 적용한 종래기술에 따른 박막트랜지스터에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 박막트랜지스터의 개략적인 단면도이다.
종래기술에 따른 박막트랜지스터는, 도 1에 도시된 바와 같이, 투명재질로 이루어진 하부기판(11)상에 형성된 게이트전극(13)과; 상기 게이트전극(13)을 포함한 하부기판(11)상에 형성된 게이트절연막(15)과; 상기 게이트전극(13)과 중첩되는 상기 게이트절연막(15)상에 형성된 결정화실리콘층(17a)과; 상기 결정화실리콘층(17a)상에 채널길이만큼 이격되어 형성된 n+실리콘층(23)과; 상기 n+실리콘층(23)을 포함한 게이트절연막(15)상에 형성된 소스전극(25) 및 드레인전극(27)과; 상기 소스전극(25), 드레인전극(27) 및, 상기 채널지역에 해당되는 액티브층의 노출된 부분을 포함한 게이트절연막(15)상에 형성된 보호막(29)과; 상기 보호막(29)에 형성되고 상기 드레인전극(27)과 전기적으로 접속되는 화소전극(31)을 포함하여 구성된다.
한편, 종래기술에 따른 박막트랜지스터 제조방법에 대해 도 2a 내지 도 2j를 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2j는 종래기술에 따른 박막트랜지스터 제조공정 단면도이다.
도 2a에 도시된 바와 같이, 투명한 유리 등으로 이루어진 하부 어레이기판(101)상에 금속물질을 증착한후 이를 마스크공정에 의해 선택적으로 패터닝하여 게이트전극(13)을 형성한다.
그다음, 도 2b에 도시된 바와 같이, 상기 게이트전극(13)을 포함한 하부기판(11)상에 질화규소(SiNx) 등으로 이루어진 게이트절연막(15)을 형성한다.
이어서, 상기 게이트절연막(15)상부에는 수소화 비정질실리콘층(hydroge- nated amorphous silicon) 등으로 이루어진 반도체층(17)과 열전이층(heat transition layer) (19)을 연속적으로 형성한다.
그다음, 도 2c에 도시된 바와 같이, IR 다이오드 레이저 (diode laser)를 상기 열전이층(19)에 조사하여 상기 반도체층(17)을 결정화실리콘층(17a)으로 변환시킨다.
이어서, 도 2d에 도시된 바와 같이, 열전이층(19)을 습식 식각(wet etch) 공정을 통해 제거한다. 이때, 상기 결정화실리콘층(17a)표면에는 수십 nÅ 의 금속실리사이드층(metal silicide layer)(21)이 형성된다.
그다음, 도 2e에 도시된 바와 같이, 상기 노출된 금속실리사이드층(21)을 습식공정에 의해 제거한후 상기 결정화실리콘층(17a)표면에 n+ 불순물이 고농도로 도핑되어 있는 n+ 실리콘층(113)을 형성한다. 이때, 상기 n+ 실리콘층(113)은 박막트랜지스터의 오믹콘택층으로 사용한다.
한편, 다른 실시예로서, 상기 n+ 실리콘층(113)을 형성하기 전에 상기 결정화실리콘층(17a)의 플라즈마 데미지를 방지하기 위해 상기 결정화실리콘층(17a)상에 식각정지막(etch stopper) (미도시)을 형성할 수도 있다.
이어서, 도 2f에 도시된 바와 같이, 상기 n+ 실리콘층(23), 결정화실리콘층(107a)을 마스크공정에 의해 선택적으로 패터닝한다.
그다음, 도 2g에 도시된 바와 같이, 상기 선택적으로 패터닝된 상기 n+ 실리콘층(23) 및 결정화실리콘층(17a)을 포함한 상기 게이트절연막(15)상에 금속물질을 증착한후 이를 마스크공정에 의해 선택적으로 패터닝하여 소스전극(25)과, 이 소스 전극(25)과 채널길이만큼 이격된 드레인전극(27)을 각각 형성한다. 이때, 상기 소스전극(25)과 드레인전극(27)사이에 위치하는 상기 n+ 실리콘층(23) 부분이 외부로 노출된다.
이렇게 하여, 상기 소스전극(25)과 드레인전극(27)은 그 아래의 결정화실리콘층(17a), 게이트전극(13)과 함께 스위칭소자인 박막트랜지스터를 구성한다.
또한, 상기 박막트랜지스터의 채널은 상기 소스전극(25)과 드레인전극(27)사이의 결정화실리콘층(17a)내에 형성된다.
이어서, 도 2h에 도시된 바와 같이, 상기 소스전극(25)과 드레인전극(27)을 차단막으로 하여 상기 노출된 n+실리콘층(23)부분을 건식 식각공정을 진행하여 제거한다.
그다음, 도 2i에 도시된 바와 같이, 상기 소스전극(25)과 드레인전극(27)을 포함한 하부기판(11)상에 평탄화 특성이 우수하며 감광성을 가지는 유기물질, 또는 저유전율 특성을 가지는 절연물질, 또는 무기물질인 질화 규소 등으로 이루어진 보호막(29)을 형성한다.
이어서, 상기 보호막(29)을 마스크공정에 의해 선택적으로 패터닝하여 상기 보호막(29)내에 상기 드레인전극(27)의 일부를 노출시키는 콘택홀(31)을 형성한다.
그다음, 상기 콘택홀(31)을 포함한 보호막(29)상에 ITO 또는 IZO 등의 투명한 도전물질으로 이루어진 금속물질층(미도시)을 증착한후 이를 마스크공정에 의해 선택적으로 제거하여 화소전극(33)을 형성한다.
이렇게 하여, 상기 하부기판(11)상에 박막트랜지스터를 제조하는 공정을 완 료하게 된다.
그러나, 상기 종래기술에 따른 박막트랜지스터 및 그 제조방법에 의하면 다음과 같은 문제점이 있다.
종래기술에 따른 박막트랜지스터은 하부 게이트 구조로서 백채널 에칭(back channel etch)시에 플라즈마 데미지에 의한 소자 열화가 예상되며, 건식식각공정 마진 관계로 액티브층 두께를 일정 이상 유지해야 하는 단점이 있다.
이렇게 하는 경우에 소자 측면으로는 직렬(series) 저항 증가에 따라 전기적 특성 저하가 된다.
한편, 이러한 문제점을 해결하기 위해 제안된 식각정지막(etch stopper) 구조를 적용하는 경우에, 플라즈마 데미지는 줄일 수 있지만 기존 공정대비 최소 1 마스크 공정, 즉 식각정지막패턴을 형성하는 공정이 추가될 뿐만 아니라 열전이층 식각후 금속실리사이드층 식각공정이 추가되므로 제조공정이 복잡해지는 단점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 직접적인 열결정화방식의 박막트랜지스터 제조시 소자의 전기적 특성을 개선함과 동시에 별도의 식각정지막을 형성하지 않고 금속실리사이드를 이용하여 식각정지막 기능을 대체시키므로써 제조공정을 단순화시킬 수 있는 박막트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는, 하부기판상에 형성된 게이트전극과; 상기 게이트전극을 포함한 하부기판상에 형성된 게이트절연막과; 상기 게이트전극과 중첩되는 상기 게이트절연막상에 형성된 결정화실리콘층과; 상기 결정화실리콘층상에 일정길이만큼 이격되어 적층된 금속실리사이드층 및 n+실리콘층과; 상기 n+실리콘층을 포함한 게이트절연막상에 형성된 소스전극 및 드레인 전극과; 상기 소스전극과 드레인 전극, 상기 결정화실리콘층, 금속실리사이드층 및 n+실리콘층을 포함한 게이트절연막상에 형성되고 상기 드레인 전극 일부를 노출시키는 보호막과; 상기 보호막에 형성되고 상기 드레인전극과 전기적으로 접속되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은,하부기판상에 게이트전극을 형성하는 단계와; 상기 게이트전극을 포함한 하부기판상에 게이트절연막, 비정질실리콘층과 열전이층을 연속적으로 적층하는 단계와; 상기 레 이저 조사를 이용한 결정화공정을 통해 상기 비정질실리콘층을 결정화실리콘층으로 변환시키고 상기 결정화실리콘층과 열전이층계면에 금속실리사이드층을 형성하는 단계와; 상기 열전이층을 제거한후 상기 금속실리사이드층상에 n+실리콘층을 형성하는 단계와; 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층을 선택적으로 패터닝하는 단계와; 상기 패터닝된 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층상에 일정길이만큼 이격된 소스전극과 드레인전극을 형성하는 단계와; 상기 패터닝된 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층상에 일정길이만큼 이격된 소스전극과 드레인전극을 형성하는 단계와; 상기 소스전극과 드레인전극을 차단막으로 하여 상기 노출된 n+실리콘층을 제거하는 단계와; 상기 소스전극과 드레인전극을 포함한 하부기판상에 보호막을 형성하는 단계와; 상기 보호막에 상기 드레인전극일부를 노출시키는 콘택홀을 형성하는 단계와; 상기 보호막상에 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 및 그 제조방법에 의하면 다음과 같은 효과가 있다.
본 발명은 식각정지막을 형성하기 위한 별도의 마스크공정이 불필요하고, 마스크 공정의 추가없이도 3∼4 마스크공정에 의해 소자 제조가 가능하며, 기존의 금속실리사이드 제거 공정 등이 생략되므로 제조공정을 단순화시킬 수 있다.
또한, 본 발명은 기존의 식각정지막 구조없이도 금속실리사이드가 식각정지 막 구조 역할을 하기 때문에 얇은 액티브층 사용이 가능하며, 플라즈마 데미지도 없게 되므로 소자의 전기적 특성이 개선된다.
이하, 본 발명의 바람직한 실시예에 따른 박막트랜지스터에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 박막트랜지스터를 개략적으로 나타낸 단면도이다.
본 발명에 따른 박막트랜지스터는, 도 3에 도시된 바와 같이, 투명재질로 이루어진 하부기판(101)상에 형성된 게이트전극(103)과; 상기 게이트전극(103)을 포함한 하부기판(101)상에 형성된 게이트절연막(105)과; 상기 게이트전극(103)과 중첩되는 상기 게이트절연막(105)상에 형성된 결정화실리콘층(107a)과; 상기 결정화실리콘층(107a)상에 채널길이만큼 이격되어 적층된 금속실리사이드층(111) 및 n+실리콘층(113)과; 상기 n+실리콘층(113)을 포함한 게이트절연막(105)상에 형성된 소스전극(117) 및 드레인전극(119)과; 상기 소스전극(117)과 드레인전극(119), 결정화실리콘층(107a), 금속실리사이드층(111) 및 n+실리콘층(113)을 포함한 게이트절연막(105)상에 형성되고, 상기 드레인 전극(119) 일부를 노출시키는 보호막(121)과; 상기 보호막(121)에 형성되고 상기 드레인전극(119)과 전기적으로 접속되는 화소전극(125)을 포함하여 구성된다.
여기서, 상기 게이트전극 형성용 금속물질로는 Al과 Al합금등의 Al 계열 금속, Ag과 Ag합금 등의 Ag 계열금속, Mo과 Mo 합금 등의 Mo 계열금속, Cr, Ti, Ta 등을 사용한다.
또한, 이들은 물질적 성질이 다른 두개의 막, 즉 하부막과 그 위의 상부막을 포함할 수 있다. 상부막은 게이트라인의 신호지연이나 전압강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를들면 Al 계열금속 또는 Ag 계열 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide)나 IZO (indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 예를들어 Ti, Ta, Cr, Mo 계열 금속 등으로 이루어지거나, 또는 하부막과 상부막의 조합의 예로는 Cr/Al-Nd 합금을 들 수 있다.
또한, 상기 금속실리사이드층(111)은 수십 nÅ , 예를들어 10∼90Å 두께로 형성된다.
그리고, 상기 n+실리콘층(113)은 박막트랜지스터의 오믹콘택층으로 사용한다.
더우기, 상기 소스전극(117)과 드레인전극(119)을 형성하기 위한 금속물질로는 Al 계열 금속, Ag 계열 금속, Mo 계열 금속, Cr, Ti, Ta 등의 물질을 사용하며, 다중층으로 형성할 수도 있다.
또한, 상기 화소전극(125)은 ITO 또는 IZO 등의 투명한 도전물질으로 이루어진 금속물질중에서 어느 하나를 사용하여 형성한다.
한편, 본 발명에 따른 박막트랜지스터 제조방법에 대해 도 4a 내지 도 4k를 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4k는 본 발명에 따른 박막트랜지스터 제조공정 단면도이다.
도 4a에 도시된 바와 같이, 투명한 유리 등으로 이루어진 하부기판(101)상에 금속물질을 증착한후 이를 마스크공정에 의해 선택적으로 패터닝하여 게이트전극(103)을 형성한다.
이때, 상기 금속물질로는 Al과 Al합금등의 Al 계열 금속, Ag과 Ag합금 등의 Ag 계열금속, Mo과 Mo 합금 등의 Mo 계열금속, Cr, Ti, Ta 등을 사용한다.
또한, 이들은 물질적 성질이 다른 두개의 막, 즉 하부막과 그 위의 상부막을 포함할 수 있다. 상부막은 게이트라인의 신호지연이나 전압강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를들면 Al 계열금속 또는 Ag 계열 금속으로 이루어진다.
이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide)나 IZO (indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 예를들어 Ti, Ta, Cr, Mo 계열 금속 등으로 이루어지거나, 또는 하부막과 상부막의 조합의 예로는 Cr/Al-Nd 합금을 들 수 있다.
그다음, 상기 게이트전극103)을 포함한 하부기판(101)상에 질화규소(SiNx) 등으로 이루어진 게이트절연막(105)을 형성한다.
이어서, 상기 게이트절연막(105)상부에는 수소화 비정질실리콘층(hydroge-nated amorphous silicon) 등으로 이루어진 반도체층(107)과 열전이층(heat transition layer) (109)을 연속적으로 형성한다. 이때, 상기 열전이층(heat transition layer)은 몰리브덴(Mo), Mo/Ti, Cu 등의 금속 물질을 스퍼터링방법으로 증착하여 형성한다.
그다음, 도 4c에 도시된 바와 같이, IR 다이오드 레이저 (diode laser)를 상 기 열전이층(109)에 조사하여 상기 반도체층(107)을 결정화실리콘층(107a)으로 변환시킨다. 이때, 상기 IR 다이오드 레이저 조사시에 발생되는 에너지를 상기 열전이층(109)에서 열로 변화하며, 이때 발생된 순간적인 고온의 열을 이용하여 상기 반도체층(107)을 결정화시켜 미세 결정화실리콘층(107a)을 형성한다. 따라서, 이렇게 다이오드 레이저를 이용하고 열전이층(109)을 통해 간접적인 고상 결정화가 가능해 균일한 소자 특성을 얻을 수 있으므로 고신뢰성, 고이동도, 균일도의 특성에 적합한 디스플레이에 응용할 있다.
이어서, 도 4d에 도시된 바와 같이, 열전이층(109)을 습식 식각(wet etch) 공정을 통해 제거한다. 이때, 상기 결정화실리콘층(107a)표면에는 수십 nÅ 의 금속실리사이드층(metal silicide layer)(111)이 형성된다.
그다음, 도 4e에 도시된 바와 같이, 상기 금속실리사이드층(111)상에 PECVD (plasma enhanced chemical vapor deposition)방법을 이용하여 n+ 불순물이 고농도로 도핑되어 있는 n+ 실리콘층(113)을 형성한다. 이때, 상기 n+ 실리콘층(113)은 박막트랜지스터의 오믹콘택층으로 사용한다.
이어서, 도 4f에 도시된 바와 같이, 상기 n+ 실리콘층(113), 금속실리사이드층(111) 및 결정화실리콘층(107a)을 마스크공정에 의해 선택적으로 패터닝한다.
그다음, 도 4g에 도시된 바와 같이, 상기 선택적으로 패터닝된 상기 n+ 실리콘층(113), 금속실리사이드층(111) 및 결정화실리콘층(107a)을 포함한 상기 게이트절연막(105)상에 금속물질을 증착한후 이를 마스크공정에 의해 선택적으로 패터닝하여 소스전극(117)과, 이 소스전극(117)과 채널길이만큼 이격된 드레인전극(119) 을 각각 형성한다. 이때, 상기 소스전극(117)과 드레인전극(119)사이에 위치하는 지역, 즉 채널지역에 위치하는 n+ 실리콘층(113) 부분이 외부로 노출된다.
이렇게 하여, 상기 소스전극(117)과 드레인전극(119)은 그 아래의 결정화실리콘층(107a), 게이트전극(103)과 함께 스위칭소자인 박막트랜지스터를 구성한다.
또한, 상기 박막트랜지스터의 채널은 상기 소스전극(117)과 드레인전극(119)사이의 결정화실리콘층(107a)내에 형성된다.
그리고, 상기 소스전극(117)과 드레인전극(119)을 형성하기 위한 금속물질로는 Al 계열 금속, Ag 계열 금속, Mo 계열 금속, Cr, Ti, Ta 등의 물질을 사용하며, 다중층으로 형성할 수도 있다.
이어서, 도 4h에 도시된 바와 같이, 상기 소스전극(117)과 드레인전극(119)을 차단막으로 하여 상기 노출된 n+실리콘층(113)부분을 SF6Cl계 식각소스(etching source)를 이용하여 건식 식각공정을 진행하여 제거한다. 이때, 상기 SF6Cl계 식각소스(etching source)를 이용하여 식각하는 경우에, 상기 n+실리콘층(113)과 금속실리사이드층(111)간의 식각선택비가 높기 때문에 상기 n+실리콘층(113) 부분만 제거되고 상기 금속실리사이드층(111)은 잔류하게 된다.
따라서, 상기 n+실리콘층(113)의 건식식각 공정시에, 상기 n+실리콘층(113)을 건식식각하더라도 그 하부의 결정화실리콘층(107a)은 금속실리사이드층(111)이 차단막(blocking layer), 즉 식각정지막(etching stopper) 역할을 하므로 얇은 두께로 형성할 수 있다.
그다음, 도 4i에 도시된 바와 같이, 상기 건식식각공정을 진행한후, 상기 제거된 n+실리콘층(113)아래에 노출된 금속실리사이드층(111)부분을 건식식각공정 또는 습식식각공정을 이용하여 제거한다. 이때, 상기 금속실리사이드층(111)과 결정화실리콘층(107a)간의 선택비가 높은 식각조건을 적용한다. 상기 식각조건중 건식식각(Dry etching)시에는 SF6O2계 또는 CF4O2계를 이용하므로써 금속실리사이드층(111)이 제거되며, 습식식각(Wet etching)시에는 과수/F-계에서 금속실리사이드층(111)이 제거된다.
그다음, 도 4j에 도시된 바와 같이, 상기 소스전극(117)과 드레인전극(119)을 포함한 하부기판(101)상에 평탄화 특성이 우수하며 감광성을 가지는 유기물질, 또는 저유전율 특성을 가지는 절연물질, 또는 무기물질인 질화 규소 등으로 이루어진 보호막(121)을 형성한다.
이어서, 상기 보호막(121)을 마스크공정에 의해 선택적으로 패터닝하여 상기 보호막(121)내에 상기 드레인전극(119)의 일부를 노출시키는 콘택홀(123)을 형성한다.
그다음, 상기 콘택홀(123)을 포함한 보호막(121)상에 ITO 또는 IZO 등의 투명한 도전물질으로 이루어진 금속물질층(미도시)을 증착한후 이를 마스크공정에 의해 선택적으로 제거하여 화소전극(125)을 형성한다.
이때, 상기 화소전극(113)를 액정표시장치에 적용시, 데이터전압이 인가되면, 공통전압(common voltage)을 인가받은 다른 상부기판(미도시)의 공통전극(미도 시)과 함께 전기장을 생성하므로써 화소전극(125)과 공통전극(미도시)사이의 액정층(미도시)의 액정분자들을 배열시키게 된다.
이렇게 하여, 하부기판(101)상에 박막트랜지스터를 제조하는 공정을 완료하게 된다.
한편, 도면에는 도시하지 않았지만, 상기에 같은 공정순으로 이용하여 제조된 박막트랜지스터를 액정표시장치의 하부기판상에 적용하는 경우, 상기 하부기판과 합착되는 상부기판상에 제조하는 공정들에 대해 간략하게 설명하면 다음과 같다.
도면에는 도시하지 않았지만, 투명한 유리 등의 재질로 구성된 상부기판상에 Cr과 같은 불투명 금속물질로 복수개의 단위셀영역을 한정하는 블랙매트릭스(미도시)를 형성한다.
이때, 상기 블랙매트릭스(미도시)는 인접한 셀로부터 입사되는 빛을 흡수함으로써 콘트라스트의 저하를 방지하게 된다.
그다음, 상기 블랙매트릭스(미도시)사이의 상부기판의 표면에는 적(R), 녹(G), 청(B)색의 컬러필터층(미도시)을 형성한다.
이때, 상기 컬러필터층(미도시)는 적(R), 녹(G), 청(B)색의 컬러필터를 포함하여 특정 파장대역의 빛을 투과시키므로써 컬러표시를 가능하게 한다.
이어서, 상기 컬러필터층(미도시) 및 블랙매트릭스(미도시)를 포함한 상부기판(미도시)상에 투명한 도전물질로 구성된 공통전극(미도시)을 형성한다.
여기서, 상기 공통전극(미도시)은 상부기판에 형성된 경우에 대해 설명하였 지만, 액정표시패널의 구동모드에 따라 하부기판(미도시)에 형성할 수도 있다.
그다음, 앞에 서술한 어레이 형성공정을 수행한 하부기판(미도시) 및 상부기판(미도시)의 전면에는 제1편광판(미도시)과 제2편광판(미도시)을 각각 형성한다.
이렇게 하부기판(미도시) 및 상부기판(미도시)에서의 어레이공정을 진행한후 이들 하부기판 및 상부기판사이에 액정층(미도시)을 형성하므로써 액정표시패널 제조공정을 완료한다.
한편, 본 발명에 따른 박막트랜지스터는 상기에서 설명한 액정표시장치이외에도 스위칭소자가 요구되는 반도체장치, 유기전계발광소자(OLED) 또는 기타 표시장치에도 적용 가능함을 밝혀 두기로 한다.
이상에서와 같이, 본 발명에 따른 박막트랜지스터 제조방법을 이용하는 경우에, 식각정지막을 형성하기 위한 별도의 마스크공정이 불필요하고, 마스크 공정의 추가없이도 3∼4 마스크공정에 의해 소자 제조가 가능하며, 기존의 금속실리사이드 제거 공정 등이 생략되므로 제조공정을 단순화시킬 수 있다.
또한, 기존의 식각정지막 구조없이도 금속실리사이드가 식각정지막 구조 역할을 하기 때문에 얇은 반도체층(즉, 액티브층) 사용이 가능하며, 플라즈마 데미지도 없게 되므로 소자의 전기적 특성이 개선된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 박막트랜지스터를 개략적으로 나타난 단면도이다.
도 2a 내지 도 2j는 종래기술에 따른 박막트랜지스터 제조공정 단면도이다.
도 3은 본 발명에 따른 박막트랜지스터를 개략적으로 나타난 단면도이다.
도 4a 내지 도 4k는 종래기술에 따른 박막트랜지스터 제조공정 단면도이다.
*** 도면의 주요부분에 대한 설명 ***
101 : 하부기판 103 : 게이트전극
105 : 게이트절연막 107 : 비정질실리콘층
107a : 결정화실리콘층 109 : 열전이층
111 : 금속실리사이드층 113 : n+실리콘층
117 : 소스전극 119 : 드레인전극
121 : 보호막 123 : 콘택홀
125 : 화소전극

Claims (9)

  1. 하부기판상에 형성된 게이트전극과;
    상기 게이트전극을 포함한 하부기판상에 형성된 게이트절연막과;
    상기 게이트전극과 중첩되는 상기 게이트절연막상에 형성된 결정화실리콘층과;
    상기 결정화실리콘층상에 일정길이만큼 이격되어 적층된 금속실리사이드층 및 n+실리콘층과;
    상기 n+실리콘층을 포함한 게이트절연막상에 형성된 소스전극 및 드레인전극과;
    상기 소스전극과 드레인 전극, 결정화실리콘층, 금속실리사이드층 및 n+ 실리콘층을 포함한 게이트절연막상에 형성되고, 상기 드레인 전극을 노출시키는 보호막과;
    상기 보호막에 형성되고 상기 드레인전극과 전기적으로 접속되는 화소전극을 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터.
  2. 삭제
  3. 하부기판상에 게이트전극을 형성하는 단계와;
    상기 게이트전극을 포함한 하부기판상에 게이트절연막, 비정질실리콘층과 열전이층을 연속적으로 적층하는 단계와;
    레이저 조사를 이용한 결정화공정을 통해 상기 비정질실리콘층을 결정화실리콘층으로 변환시킨 후, 상기 열전이층을 제거하여 상기 결정화실리콘층의 표면에 금속실리사이드층을 형성하는 단계와;
    상기 금속실리사이드층상에 n+실리콘층을 형성하는 단계와;
    상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층을 선택적으로 패터닝하는 단계와;
    상기 패터닝된 상기 n+실리콘층, 금속실리사이드층과 결정화실리콘층을 포함한 게이트 절연막상에 일정길이만큼 이격된 소스전극과 드레인전극을 형성하는 단계와;
    상기 소스전극과 드레인전극을 차단막으로 하여 노출된 상기 n+실리콘층을 제거하는 단계와;
    상기 소스전극과 드레인전극을 차단막으로 하여 노출된 상기 금속실리사이드층을 제거하는 단계와;
    상기 소스전극과 드레인전극을 포함한 하부기판상에 보호막을 형성하는 단계와;
    상기 보호막에 상기 드레인전극일부를 노출시키는 콘택홀을 형성하는 단계와;
    상기 보호막상에 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제3항에 있어서, 상기 열전이층은 몰리브덴(Mo), Mo/Ti, Cu 등의 금속 물질중에서 어느 하나를 스퍼터링방법으로 증착하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  5. 제3항에 있어서, 상기 열전이층은 습식 식각(wet etch) 공정을 통해 제거하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  6. 제3항에 있어서, 상기 n+ 실리콘층과 금속실리사이드층은 식각선택비가 높은 것을 특징으로 하는 박막트랜지스터 제조방법.
  7. 제3항에 있어서, 상기 소스전극과 드레인전극을 차단막으로 하여 상기 노출된 n+실리콘층은 SF6Cl계 식각소스를 이용한 건식 식각공정을 진행하여 제거하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 제3항에 있어서, 상기 소스전극과 드레인전극을 차단막으로 하여 상기 노출된 금속실리사이드층은 건식식각공정 또는 습식식각공정에 통해 제거하되, 건식식각시에는 SF6O2계 또는 CF4O2계를 이용하고, 습식식각시에는 과수/F-계를 이용하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제3항에 있어서, 상기 금속실리사이드층은 식각정지막으로 사용하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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