KR101884561B1 - 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 제조방법을 제공한다. 금속 산화물 박막 트랜지스터 제조방법은, 기판 상에 게이트 전극을 형성하는 단계, 게이트 전극 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 위치하고, 게이트 절연막과의 계면에 질소가 도핑된 금속 산화물 반도체층을 형성하는 단계 및 금속 산화물 반도체층의 양단에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다. 본 발명에 따르면, 금속 산화물 반도체층 및 게이트 절연막의 계면에 질소 기능기를 도입함으로써, 금속 산화물의 산소 공공의 비율을 높여 금속 산화물 반도체 박막 트랜지스터의 특성을 향상시킬 수 있다.
Description
본 발명은 트랜지스터에 관한 것으로, 더욱 자세하게는 금속 산화물 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT) 소자는 디스플레이 정보기기에서 하나의 픽셀(pixel)을 스위칭하는 중요한 핵심 소자로서, 현재의 디스플레이 관련 전자제품들의 성능을 좌우하며 현재까지 비약적인 발전을 이루어왔다. 특히 평판 디스플레이 산업은 한국의 핵심 산업으로 부상하였으며, 국가의 이익이 되는 중요한 산업이 되고 있다.
종래의 평판 디스플레이는 그 내부의 스위칭 소자로 박막 트랜지스터를 사용하였다. 이러한 평판 표시 장치의 경우, 투명 기판(예를 들어, 유리, 플라스틱 기판)상에 박막 트랜지스터를 제작하여 사용하였다. 또한, 종래의 박막 트랜지스터의 경우, 활성층으로 실리콘 박막을 사용하였다.
그러나, 평판 디스플레이에 사용하는 투명 기판의 경우, 열에 매우 취약한 특성을 갖고 있다. 따라서, 양질의 실리콘 박막을 증착하여 이를 박막 트랜지스터의 활성층으로 사용하는 데는 그 한계가 있었다.
따라서, 최근에는 박막 트랜지스터의 활성층으로 산화물, 구체적으로 금속 산화물을 사용하고 있다. 이러한 산화물 박막 트랜지스터(oxide TFT)는 기존의 비정질 실리콘층을 사용한 박막 트랜지스터에 비해 높은 전자 이동도를 나타내며 다결정 실리콘층을 사용한 박막 트랜지스터에 비해 우수한 균일도를 나타내는 장점이 있다. 또한, 금속 산화물 반도체층은 가시광에 대하여 투명하도록 광학적 밴드갭이 크기 때문에 플라스틱 기판 등의 유연하고 투명한 박막 트랜지스터에 적용 가능한 특징을 보이고 있다.
다만, 이러한 산화물 반도체는 전자이동도와 같은 전기적 특성을 더욱 향상될 필요가 있었고, 종래에, 산화물 박막 트랜지스터의 활성층의 물성을 변화시키며 소자 특성을 확보하기 위하여 박막 트랜지스터 활성층 증착 방법의 변화, 박막 트랜지스터 활성층 내에 불순물이나 가스 주입 또는 플라즈마 처리 등과 같은 방법이 사용되어 왔다.
그 중에서도 산화물 반도체 박막의 신뢰성 확보는 산소 공공(oxygen vacancy)과 가장 관련이 깊다. 산화물 반도체 내의 산소 공공은 자유전자를 발생시키고, 이 전자들은 전하운반체인 캐리어(carrier)가 되어 전기전도도를 높이는 역할을 하게 된다. 즉, 종래의 산화물 반도체 박막에 있어 산소 공공을 높이는 것에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는 금속 산화물의 산소 공공의 비율을 높여 금속 산화물 반도체 박막 트랜지스터의 특성을 향상시킬 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 금속 산화물 박막 트랜지스터 제조방법을 제공한다. 상기 금속 산화물 박막 트랜지스터 제조방법은, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 위치하고, 상기 게이트 절연막과의 계면에 질소가 도핑된 금속 산화물 반도체층을 형성하는 단계 및 상기 금속 산화물 반도체층의 양단에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 금속 산화물 반도체층을 형성하는 단계는, 상기 게이트 절연막 상에 질소 기능기 함유 폴리머층을 형성하는 단계, 상기 폴리머층 상에 금속 산화물 전구체 용액을 코팅하여 금속 산화물 코팅층을 형성하는 단계 및 상기 코팅층을 건조한 후, 열처리하는 단계를 포함하는 것일 수 있다.
상기 폴리머층을 형성하는 단계는, 상기 게이트 절연막 상에 폴리머 용액을 스핀코팅하는 것일 수 있다. 상기 질소는, 상기 금속 산화물 반도체층의 내부 보다 상기 게이트 절연막에 인접한 표면부에 더 높은 농도로 도핑되는 것일 수 있다.
상기 폴리머는 아민기를 포함하는 것일 수 있다. 상기 질소 기능기 함유 폴리머(polymer)는 폴리비닐아민(polyvinylamine), 폴리알릴아민(polyallylamine), 폴리리신(polylysine) 및 폴리에틸렌이민(polyethyleneimine, PEI)으로 이루어진 군으로부터 선택되는 어느 하나인 것일 수 있다. 상기 금속 산화물 반도체층의 금속 산화물은 산화 인듐갈륨아연(IGZO)을 포함하는 것일 수 있다. 상기 게이트 절연막은 실리콘계 산화물을 포함하는 것일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 금속 산화물 박막 트랜지스터를 제공한다. 상기 금속 산화물 박막 트랜지스터는, 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하고, 상기 게이트 절연막과의 계면에 질소가 도핑된 금속 산화물 반도체층, 상기 금속 산화물 반도체층 상에 위치하는 소스 전극 및 드레인 전극을 구비할 수 있다.
상기 질소는, 상기 금속 산화물 반도체층의 내부 보다 표면부에 더 높은 농도로 도핑된 것일 수 있다. 상기 금속 산화물 반도체층의 금속 산화물은 산화 인듐갈륨아연(IGZO)을 포함하는 것일 수 있다. 상기 금속 산화물 반도체 박막 트랜지스터는 바텀 게이트 구조일 수 있다.
본 발명에 따르면, 금속 산화물 반도체층 및 게이트 절연막의 계면에 질소 기능기를 도입함으로써, 금속 산화물의 산소 공공의 비율을 높여 금속 산화물 반도체 박막 트랜지스터의 특성을 향상시킬 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 금속 산화물 박막 트랜지스터의 제조방법을 순서대로 나타낸 단면도들이다.
도 2a 내지 도 2c, 도 3a 내지 도 3c는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 두께(thickness)를 나타낸 이미지이다.
도 4a 내지 도 4b, 도 5a 내지 도 5b는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 결정화도(crystallinity)를 나타낸 이미지이다.
도 6은 본 발명의 실험예 2에 따른 박막 트랜지스터의 모빌리티(mobility)를 측정한 결과를 나타낸 그래프이다.
도 7a 내지 도 7b는 본 발명의 실험예 2에 따른 박막 트랜지스터의 ID-VG 전환 특성을 측정한 결과를 나타낸 그래프이다.
도 2a 내지 도 2c, 도 3a 내지 도 3c는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 두께(thickness)를 나타낸 이미지이다.
도 4a 내지 도 4b, 도 5a 내지 도 5b는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 결정화도(crystallinity)를 나타낸 이미지이다.
도 6은 본 발명의 실험예 2에 따른 박막 트랜지스터의 모빌리티(mobility)를 측정한 결과를 나타낸 그래프이다.
도 7a 내지 도 7b는 본 발명의 실험예 2에 따른 박막 트랜지스터의 ID-VG 전환 특성을 측정한 결과를 나타낸 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 금속 산화물 반도체 박막 트랜지스터의 제조방법을 순서대로 나타낸 단면도들이다.
도 1a를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 유리, 금속, 반도체 또는 고분자 기판일 수 있다. 상기 금속 기판은, 예컨대, 스테인리스 금속(steel use stainless, SUS) 기판일 수 있고, 상기 반도체 기판은, 예컨대, 실리콘 웨이퍼(wafer)일 수 있다. 일 예로서, 상기 기판(100)은 실리콘 웨이퍼일 수 있다.
상기 기판(100) 상에 게이트 전극(200)이 형성될 수 있다. 상기 게이트 전극(200)은 알루미늄, 은, 구리, 몰리브덴, 크롬, 티타늄, 탄탈륨, 및 이들 각각의 합금들을 포함하는 군에서 선택되는 하나의 금속 전극일 수 있다. 그러나, 이에 한정되지 않고, 상기 기판(100)이 반도체 또는 금속 기판인 경우, 상기 게이트 전극(200)의 형성이 생략되고 기판(100) 자체가 게이트 전극으로서의 역할을 수행할 수도 있다.
도 1b를 참조하면, 상기 게이트 전극(200)상에 게이트 절연막(300)이 형성될 수 있다. 예를 들어, 상기 게이트 절연막(300)은 실리콘 산화물(SiOx) 또는 하프늄 산화물(HfOx)을 포함할 수 있다. 일 예로서, 상기 게이트 절연막(300)은 실리콘 산화물(SiO2)일 수 있다. 상기 게이트 절연막(300)을 형성하는 방법으로는, 예를 들어, 원자층 증착법(Atomic layer deposition, ALD) 또는 화학 기상 증착법(Chemical vapor deposition)을 사용할 수 있다.
상기 게이트 절연막(300)의 표면 상에는 소수성 표면 개질층(310)이 형성될 수 있다. 상기 개질을 위하여, 예컨대, 트리알콕시알킬실레인 또는 트리할로알킬 실레인을 사용할 수 있다. 이때, 상기 알킬은 C4 내지 C20의 알킬기, 상기 알콕시는 C1 내지 C3의 알콕시, 상기 할로겐 원소는 Cl, Br 또는 I일 수 있다. 일 예로는, 상기 소수성 표면 개질층(310)을 형성하기 위하여 트리클로로(옥타데실)실레인(trichloro(octadecyl)silane (OTS))을 사용할 수 있다.
도 1c를 참조하면, 상기 소수성 표면 개질층(310)을 패터닝하여 식각할 수 있다. 이 후, 상기 게이트 절연막(300), 구체적으로는, 상기 소수성 표면 개질층(310) 패턴 사이에 노출된 상기 게이트 절연막(300) 상에 질소(-N) 기능기(functional group) 함유 폴리머층(400)이 형성될 수 있다. 구체적으로, 상기 폴리머층(400)의 폴리머(polymer)는, 아민기(amine)를 포함하는 것일 수 있다. 예를 들어, 상기 폴리머(polymer)는 폴리비닐아민(polyvinylamine), 폴리알릴아민(polyallylamine), 폴리리신(polylysine) 및 폴리에틸렌이민(polyethyleneimine, PEI)으로 이루어진 군으로부터 선택되는 어느 하나일 수 있다. 일 예로서, 상기 폴리머는 폴리에틸렌이민(polyethyleneimine, PEI)일 수 있으며, 구체적으로 가지형 구조의 폴리에틸렌이민일 수 있다.
상기 폴리머층(400)을 형성하는 방법으로는, 상기 게이트 절연막(300) 상에 폴리머를 포함하는 용액, 일 예로, 폴리머를 포함하는 알코올 용액을 스핀코팅(spin coating) 할 수 있다. 이때, 상기 폴리머를 포함하는 알코올 용액은, 상기 폴리머층(400)이 상기 소수성 표면 개질층(310) 패턴 사이에 노출된 게이트 절연막(300) 상에, 별도의 패터닝 공정을 거치지 않고 선택적으로 형성될 수 있도록 한다. 형성된 상기 폴리머층(400)의 두께는 5nm 내지 10nm일 수 있다.
상기 폴리머층(400)상에 금속 산화물 (코팅)층(500)을 형성할 수 있다. 예를 들어, 금속 산화물은 산화 아연(ZnO), 산화 인듐아연(IZO), 산화 인듐갈륨아연(IGZO) 및 산화 인듐주석아연(IZTO)으로 이루어진 군으로부터 선택되는 어느 하나일 수 있다. 더 구체적으로, 상기 금속 산화물은 산화 인듐갈륨아연(IGZO) 일 수 있다. 상기 산화 인듐갈륨아연(IGZO)은 다성분계 산화물 반도체로써, 전자이동도(mobility), 전하농도 및 산소결함 농도 제어 측면에 있어 우수한 효과를 발휘할 수 있다.
상기 금속 산화물층(500)을 형성하는 방법으로는, 예를 들어, 소결(sintering), 용액 공정, 플라즈마 강화 화학적 기상 증착(PECVD) 또는 스퍼터링(sputtering) 등을 사용할 수 있으며, 구체적으로는 용액 공정, 더 구체적으로는, 졸-겔(sol-gel)법을 사용할 수 있다.
보다 구체적으로, 금속 산화물 전구체 용액을 제조할 수 있다. 상기 전구체 용액은 용매에 금속 산화물 전구체, 예컨대, 금속 아세테이트(metal acetate), 금속 나이트레이트(metal nitrate) 및 금속 하이드록사이드(metal hydroxide)과 같은 금속염, 일 예로는 인듐염 수화물, 갈륨염 수화물 및 아연염 수화물을 용해하여 제조될 수 있다. 예컨대, 상기 용매는 에탄올, 일 예로는 2-메톡시에탄올(2-methoxyethanol)일 수 있다. 그런 다음, 상기 전구체 용액을 상기 폴리머층(400)에 도포하여 코팅할 수 있다. 일 예로, 상기 코팅은 스핀 코팅법을 사용할 수 있으며, 상기 코팅 후, 상기 금속 산화물 코팅층(500)은 일 예로, 70℃ 내지 100℃의 온도 범위에서 건조될 수 있다. 형성된 상기 금속 산화물 코팅층(500)의 두께는 4 nm 내지 10 nm일 수 있다.
상기 용매는 전술된 상기 폴리머층(400)의 선택적 형성과 동일한 원리로, 상기 금속 산화물 코팅층(500)이 상기 소수성 표면 개질층(310) 패턴 사이에 노출된 상기 폴리머층(400) 상에 별도의 패터닝 공정을 거지지 않고, 선택적으로 형성될 수 있도록 한다.
이 후, 상기 금속 산화물 코팅층(500)에 열처리를 수행할 수 있다. 예를 들어, 상기 열처리의 온도는 250℃ 내지 500℃, 구체적으로는 300℃ 내지 400℃일 수 있다. 상기 금속 산화물 반도체층(500)을 형성하는 방법 중, 상기 용액공정, 일 예로, 졸-겔법 이외의 방법을 사용할 경우에는, 증착과 동시에 열처리가 수행될 수 있다.
도 1d를 참조하면, 상기 폴리머층(도 1c의 400) 상에 형성된 상기 금속 산화물 코팅층(도 1c의 500)을 열처리하여 질소가 도핑된 금속 산화물 반도체층(500')을 형성할 수 있다. 구체적으로는, 상기 게이트 절연막(300) 상에 상기 질소가 도핑된 금속 산화물 반도체층(500')이 형성될 수 있다. 상기 금속 산화물 반도체층(500')은 전계에 의한 금속 산화물층 내의 전자 또는 정공들의 이동(mobility)에 따라 전류가 흐를 수 있는 채널(channel)을 형성할 수 있다.
상기 열처리는 상기 폴리머층(400)의 폴리머, 구체적으로는, 폴리에틸렌이민을 분해하고, 상기 폴리에틸렌이민 내의 질소 기능기를 상기 금속 산화물 표면에 도핑할 수 있다.
즉, 상기 열처리에 의하여 상기 폴리머층(400)이 분해됨과 동시에, 상기 질소 기능기가 상기 금속 산화물 반도체층(500')의 내부보다는 게이트 절연막에 인접하는 표면부에 더 높은 농도로 도핑될 수 있으며, 더 구체적으로는, 상기 금속 산화물 반도체층(500') 및 상기 게이트 절연막(300)과의 계면에 질소가 도핑할 수 있다. 다시 말해서, 상기 게이트 절연막(300) 표면의 OH기를 질소 함유 기능기, 구체적으로 아민기로 개질함으로써, 개질된 상기 게이트 절연막(300)상에 금속 산화물 반도체층을 제공할 수 있다.
상기 질소는 금속 산화물 내에 침투되어 상기 금속 산화물 반도체층(500')의 산소 공공(oxygen vacancy)의 비율을 높일 수 있다. 이에 따라, 상기 반도체층(500')을 포함하는 소자의 모빌리티(mobility)를 증가시키는 효과를 발휘할 수 있다. 일 예로, 상기 열처리는 300℃ 내지 500℃, 구체적으로, 300℃ 내지 400℃의 범위에서 수행됨으로써, 상기 소자의 모빌리티를 증가시키는 효과를 증대시킬 수 있다.
도 1e를 참조하면, 전술된 도 1a 내지 도 1d에 의하여 제조된 금속 산화물 반도체층(500')을 구비하는 금속 산화물 반도체 박막 트랜지스터를 제조할 수 있다.
예를 들어, 상기 금속 산화물 반도체 박막 트랜지스터는 바텀(bottom)게이트 구조일 수 있다. 상기 금속 산화물 반도체 박막 트랜지스터는, 도 1a 내지 도 1d에서 설명된, 기판(100), 게이트 전극(200), 게이트 절연막(300), 질소가 도핑된 금속 산화물 반도체층(500')을 구비하고, 상기 금속 산화물 반도체층(500') 상에 위치하는 절연막(600) 및 상기 절연막(600) 상에 위치하는 소스 전극(700) 및 드레인 전극(800)을 더 구비할 수 있다.
상기 소스 전극(700) 및 드레인 전극(800)은 상기 금속 산화물 반도체층(500') 상에 위치하는 절연막(600)을 관통하여, 상기 금속 산화물 반도체층(500')의 양쪽 단부에 각각 접속되도록 형성될 수 있다. 상기 소스 전극(700) 및 드레인 전극(800)은 알루미늄, 은, 구리, 몰리브덴, 크롬, 티타늄, 탄탈륨, 및 이들 각각의 합금들을 포함하는 군에서 선택되는 하나의 금속 전극들일 수 있다. 예컨대, 상기 소스 전극(700) 및 드레인 전극(800)의 두께는 100nm일 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실험예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
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제조예
1: 질소가
도핑된
금속 산화물
반도체층
제조>
단결정 실리콘 기판을 준비한다. 상기 실리콘 기판을 클리닝한 후, 트리클로로(옥타데실)실레인(trichloro(octadecyl)silane (OTS))을 45분간 디핑(dipping)처리하였다. 그 다음에, 마스크를 씌우고 15분간 UV처리하여 활성층 패터닝을 위해 상기 OTS를 제거하였다.
한편, 금속 산화물인 IGZO 제조를 위하여, 질산 인듐염(Indium nitrate hydrate), 질산 갈륨염(Gallium nitrate hydrate) 및 염화 아연(Zinc chloride)을 2-메톡시 에탄올(2-methoxyethanol에 각각 용해시켜 3개의 바이알(vial)에 금속 산화물 전구체 용액을 제조하였다. 각 용액은 0.5M에 맞추어 인듐 용액 183mg/5ml, 갈륨 용액 21mg/1 ml, 아연 용액 49mg/2ml의 농도로 각각 제조되었다. 이때, 염화 아연을 넣은 바이알에만 안정제인 에탄올아민(ethanolamine)을 0.6ml 섞고 그 후에 상기 아연 바이알을 먼저 50분간 스터링을 하였다. 그런 다음, 스터링된 아연 바이알에 나머지 두 용액을 부어 12시간 스터링하였다.
상기 실리콘 기판 상에 폴리에틸렌이민(polyethyleneimine (PEI)) 용액을 스핀 코팅하였다. 상기 폴리에틸렌이민 용액은 용매인 2-메톡시에탄올에 4 mg/ml의 농도로 제조되었고, 상기 스핀 코팅은 6000rpm의 속도로 60초간 수행되었다. 이 후, 80℃서 5분 동안 예열(prebake) 하였다.
형성된 폴리에틸렌이민(polyethyleneimine (PEI))층 상에, 앞서 제조된 금속 산화물 전구체 용액을 스핀 코팅한 후, 80℃서 5분 동안 예열(prebake) 하였다. 그런 다음, 400 ℃에서 열처리하여 질소가 도핑된 금속 산화물 반도체층을 제조하였다.
<
제조예
2: 질소가
도핑된
금속 산화물
반도체층을
포함하는 금속 산화물 박막 트랜지스터 제조>
전술된 제조예 1과 동일한 방법으로 제조된 질소가 도핑된 금속 산화물 반도체층을 준비한 후, 상기 반도체층 상에 Al 금속을 섀도우 마스크를 사용하여 증착함으로써, 소스 전극 및 드레인 전극을 각각 100nm로 형성하였다.
<
비교예
: 질소가
도핑되지
않은 금속 산화물
반도체층을
구비하는 금속 산화물 박막 트랜지스터>
폴리머층을 형성하지 않은 것을 제외하고는 전술된 제조예 1과 동일한 방법을 사용하여 금속 산화물층을 제조하였다.
<
실험예
1: 열처리 온도에 따른 질소가
도핑된
금속 산화물
반도체층에서의
물리적 특성 비교>
전술된 제조예 1과 동일한 방법을 사용하여 질소가 도핑된 금속 산화물 반도체층을 제조하되, 실험군으로 상기 열처리의 온도를 300℃, 350℃ 및 400℃로 달리하였다. 대조군으로는 전술된 비교예와 동일한 방법을 사용하여 금속 산화물 반도체층을 제조하되, 열처리의 온도를 300℃, 350℃ 및 400℃로 달리하였다.
각 실험군 및 대조군들의 반도체층에서의 물리적 특성(두께(thickness), 결정화도(crystallinity))을 주사전자현미경(SAM)의 이미지로 비교하였다.
<
실험예
2: 열처리 온도에 따른 질소가
도핑된
금속 산화물
반도체층에서의
전기적 특성 비교>
전술된 제조예 2과 동일한 방법을 사용하여 질소가 도핑된 금속 산화물 반도체층을 포함하는 금속 박막 트랜지스터를 제조하되, 실험군으로 상기 열처리의 온도를 300℃, 350℃ 및 400℃로 달리하였다.
각 실험군 박막 트랜지스터에서의 전기적 특성(모빌리티, ID-VG 전환 특성)을 측정하였다.
도 2a 내지 도 2c, 도 3a 내지 도 3c는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 두께(thickness)를 나타낸 이미지이다.
도 2a 내지 도 2c를 참조하면, 비교예, 즉, 폴리머층을 형성하지 않은 금속 산화물 반도체층에서, 열처리 온도에 따른(300℃, 350℃, 400℃) 상기 금속 산화물 반도체층의 두께를 확인할 수 있다.
도 3a 내지 도 3c를 참조하면, 제조예 1, 즉, 폴리머층이 도입된 금속 산화물 반도체층에서, 열처리 온도에 따른(300℃, 350℃, 400℃) 두께를 확인할 수 있다. 즉, 상기 제조예 1에서, 상기 폴리머층이 보이지 않는 것으로 보아, 상기 열처리에 의하여 상기 폴리머층이 분해되어, 질소가 금속 산화물 반도체층의 전체에 도핑되었음을 예측할 수 있다.
도 4a 내지 도 4b, 도 5a 내지 도 5b는 본 발명의 실험예 1에 따른 금속 산화물 반도체층의 결정화도(crystallinity)를 나타낸 이미지이다.
도 4a 내지 도 5b의 금속 산화물 반도체층 모두 비정질인 것으로 확인되었다.
도 6은 본 발명의 실험예 2에 따른 박막 트랜지스터의 모빌리티(mobility)를 측정한 결과를 나타낸 그래프이다.
도 6을 참조하면, 열처리 온도가 증가함에 따라, 제조예 2, 즉, 질소가 도핑된 금속 산화물 반도체층을 포함하는 박막 트랜지스터의 모빌리티가 비교예에 비하여 증가함을 알 수 있다. 그 중에서도 상기 열처리 온도가 350℃ 내지 400℃의 구간에서 제조예 2의 모빌리티가 비교예에 비하여 확연히 증가함을 알 수 있다. 특히, 열처리 온도 400℃에서는 제조예 2의 모빌리티가 비교예에 비하여 현저히 높은 것을 알 수 있다.
즉, 제조예 2는 질소가 금속 산화물 반도체층에 도핑됨으로써, 상기 반도체층 내의 캐리어 이동도(carrier mobility)가 증가된 것으로 예측된다.
도 7a 및 도 7b는 본 발명의 실험예 2에 따른 박막 트랜지스터의 ID-VG 전환 특성을 측정한 결과를 나타낸 그래프이다.
도 7a 및 도 7b를 참조하면, 도 7a, 즉, 비교예에 따른 박막 트랜지스터와 도 7b, 즉, 제조예 2에 따른 박막 트랜지스터의 게이트 전압-드레인 전류(VG-ID) 전환 커브(transfer curve) 그래프를 비교하면, 제조예 2의 경우 문턱전압이 비교예에 비하여 낮아졌음을 알 수 있다. 특히, 열처리 온도 350℃에서는 제조예 2가 비교예에 비하여 문턱전압이 현저히 낮아졌음을 알 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 폴리머층
500: 금속 산화물 (코팅)층
500': (질소가 도핑된) 금속 산화물 반도체층
600: 절연막
700: 소스 전극 800: 드레인 전극
300: 게이트 절연막 400: 폴리머층
500: 금속 산화물 (코팅)층
500': (질소가 도핑된) 금속 산화물 반도체층
600: 절연막
700: 소스 전극 800: 드레인 전극
Claims (12)
- 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 아민기를 함유하는 폴리머층을 형성하는 단계;
상기 아민기를 함유하는 폴리머층 상에 금속 산화물 반도체층을 형성하는 단계;
상기 금속 산화물 반도체층을 열처리하는 단계; 및
상기 금속 산화물 반도체층의 양단에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 금속 산화물 박막 트랜지스터 제조방법. - 제1항에 있어서,
상기 금속 산화물 반도체층은 아민기가 도핑되고,
상기 아민기는 상기 금속 산화물 반도체층의 내부 보다 상기 게이트 절연막에 인접하는 표면부에 더 높은 농도로 도핑되는 것인, 금속 산화물 박막 트랜지스터 제조방법. - 제1항에 있어서,
상기 금속 산화물 반도체층을 형성하는 단계는,
상기 폴리머층 상에 금속 산화물 전구체 용액을 코팅하는 것인, 금속 산화물 박막 트랜지스터 제조방법. - 제1항에 있어서,
상기 폴리머층을 형성하는 단계는, 상기 게이트 절연막 상에 폴리머 용액을 스핀코팅하는 것인, 금속 산화물 박막 트랜지스터 제조방법. - 삭제
- 제4항에 있어서,
상기 폴리머 용액의 폴리머(polymer)는 폴리비닐아민(polyvinylamine), 폴리알릴아민(polyallylamine), 폴리리신(polylysine) 및 폴리에틸렌이민(polyethyleneimine, PEI)으로 이루어진 군으로부터 선택되는 어느 하나인 것인, 금속 산화물 박막 트랜지스터 제조방법. - 제1항에 있어서,
상기 금속 산화물 반도체층의 금속 산화물은 산화 인듐갈륨아연(IGZO)을 포함하는 것인, 금속 산화물 박막 트랜지스터 제조방법. - 제1항에 있어서,
상기 게이트 절연막은 실리콘계 산화물을 포함하는 것인, 금속 산화물 박막 트랜지스터 제조방법. - 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하고, 아민기가 도핑된 금속 산화물 반도체층;
상기 금속 산화물 반도체층 상에 위치하는 소스 전극 및 드레인 전극을 구비하고, 상기 아민기는 상기 금속 산화물 반도체층의 내부 보다 상기 게이트 절연막에 인접하는 표면부에 더 높은 농도로 도핑된 것인, 금속 산화물 반도체 박막 트랜지스터. - 삭제
- 제9항에 있어서,
상기 금속 산화물 반도체층의 금속 산화물은 산화 인듐갈륨아연(IGZO)을 포함하는 것인 금속 산화물 반도체 박막 트랜지스터. - 삭제
Priority Applications (1)
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| KR1020170032268A KR101884561B1 (ko) | 2017-03-15 | 2017-03-15 | 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법 |
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| KR1020170032268A KR101884561B1 (ko) | 2017-03-15 | 2017-03-15 | 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법 |
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| KR101884561B1 true KR101884561B1 (ko) | 2018-08-01 |
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ID=63227892
Family Applications (1)
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| KR1020170032268A KR101884561B1 (ko) | 2017-03-15 | 2017-03-15 | 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법 |
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| KR (1) | KR101884561B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729358A (zh) * | 2019-10-24 | 2020-01-24 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制造方法 |
| CN112436060A (zh) * | 2020-11-23 | 2021-03-02 | 西交利物浦大学 | 掺杂钾离子的薄膜晶体管及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110068270A (ko) | 2009-12-15 | 2011-06-22 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이기판의 제조방법 |
| KR20120059414A (ko) * | 2010-11-30 | 2012-06-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US20160268526A1 (en) * | 2015-01-30 | 2016-09-15 | Northwestern University | Charge-transporting metal oxide-polymer blend thin films |
-
2017
- 2017-03-15 KR KR1020170032268A patent/KR101884561B1/ko active IP Right Grant
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| CN110729358B (zh) * | 2019-10-24 | 2022-11-04 | Tcl华星光电技术有限公司 | 薄膜晶体管及其制造方法 |
| CN112436060A (zh) * | 2020-11-23 | 2021-03-02 | 西交利物浦大学 | 掺杂钾离子的薄膜晶体管及其制备方法 |
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