KR20230101123A - 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기 - Google Patents
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Abstract
본 발명은 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기에 관한 발명으로서, 구체적으로는 낮은 공정 온도에서 제작이 가능하여 다양한 종류의 유연한 기판에 적용 가능하면서도 소자의 특성이 저하되지 않는 것을 특징으로 하는 박막 트랜지스터, 그 제작 방법으로서 낮은 공정 온도가 적용된 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기에 관한 것이다.
Description
본 발명은 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기에 관한 발명으로서, 구체적으로는 낮은 공정 온도에서 제작이 가능하여 다양한 종류의 유연한 기판에 적용 가능하면서도 소자의 특성이 저하되지 않는 것을 특징으로 하는 박막 트랜지스터, 그 제작 방법으로서 낮은 공정 온도가 적용된 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기에 관한 것이다.
디스플레이가 고화질로 발전함에 따라 기존에 사용되어 왔던 비정질 실리콘 반도체를 이용한 박막 트랜지스터 소자보다 높은 이동도 특성이 요구된다. 최근 고화질의 모바일 디스플레이의 구동 소자로는 다결정 실리콘 반도체들이 사용되고 있지만, 상대적으로 낮은 공정 비용으로 제작이 가능한 대형 OLED TV 등에 사용되는 산화물 반도체를 이용한 박막 트랜지스터 역시 많은 관심을 받고 있다.
또한, 최근 유연한 플렉서블(flexible) 디스플레이들이 기능상의 장점으로 인하여 많은 관심을 받고 있는데 유연한 기판 위에 트랜지스터 소자를 제작하여야 하므로 디스플레이 백플레인 제조 공정 온도는 상기 유연 기판이 견딜 수 있는 온도를 상회할 수 없어 조건이 까다로운 문제가 있었다.
이러한 이유 때문에 공정 온도를 낮추기는 어려우므로 기판의 소재가 한정되게 되었는데, 유연한 기판용 플라스틱 소재로는 폴리이미드가 현재 유일한 소재로 한정되어 사용되고 있을 뿐이다.
반면에, 낮은 공정 온도로 높은 이동도 특성을 가지는 소자 제작이 가능하다면 낮은 공정 온도로 인한 비용 절감도 가능하며, 폴리이미드 외에 폴리에테르 술폰(PES, polyether sulfone), 또는 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate)과 같은 보다 저렴한 유연 기판들도 사용 가능해질 것이다. 그러나 현재까지 획기적으로 공정 온도를 낮출 수 있는 방법은 개발되지 않은 상황이므로 소재상, 구조상으로 트랜지스터 소자를 낮은 온도에서 제작이 가능한 방법을 개발할 필요성이 대두되고 있는 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 해결하고자 하는 과제는 대면적 디스플레이의 균일도 확보가 가능한 산화물 반도체의 비정질 상태를 유지하면서도, 다양한 종류의 유연 기판에 사용이 가능하도록 저온의 공정 온도에서 제작이 가능한 박막 트랜지스터와 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여, 본 발명은 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된, 반도체층 및 상기 반도체층 양단에 각각 형성되어 상기 반도체층을 통해 통전되는 소스 및 드레인 전극; 및 상기 반도체층 상에 형성되고, 산소와의 결합 해리 에너지가 500 kJ/mol 이상인 산소결핍 유도물질을 포함하는 산소결핍 유도층;을 포함하고, 상기 반도체층은 상기 산소결핍 유도층과 접촉한 계면 부근에서 상기 게이트 절연막에 접촉한 계면 부근보다 산소 농도가 낮은 산소 농도의 구배를 갖는 박막 트랜지스터를 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도층은 상기 산소결핍 유도물질 및 상기 산소결핍 유도물질이 상기 반도체층의 산소와 결합하여 형성된 산화물을 포함하며, 산소의 농도는 상기 반도체층에 접촉한 계면 부근이 반대면보다 높은 농도 구배를 갖는 것일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도층은 상기 소스 및 드레인 전극에 직접 접촉되지 않을 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층은 비정질(amorphous)의 금속 산화물을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층은 비정질의 아연(Zn), 인듐(In), 갈륨(Ga), 니켈(Ni), 구리(Cu) 및 주석(Sn) 중 선택된 하나 이상의 산화물을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층은 비정질의 인듐-갈륨 산화물을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 채널층은 X선 회절 스펙트럼상 2θ가 30.6˚±0.2˚ 및 35.5˚±0.2˚의 영역에서 회절 피크를 나타내지 않을 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층은 하기 수학식 1에 따라 계산한 산소 농도의 감소율이 30% ~ 50%인 것일 수 있다.
[수학식 1]
상기 수학식 1에 있어서, 
는 산소 농도 감소율, 
는 반도체층에 포함된 비정질 산화물이 순수한 상태에서 갖는 산소 농도, 
는 상기 박막 트랜지스터의 반도체층 전체에 포함된 산소의 농도를 각각 나타낸다.
본 발명의 바람직한 일실시예에 있어서, 상기 채널층은 5㎚~100㎚의 두께를 갖는 것일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도층은 탄탈륨(Ta), 스트론튬(Sr), 칼슘(Ca), 가돌리늄(Gd), 스칸듐(Sc), 지르코늄(Zr), 알루미늄(Al), 티타늄(Ti), 나이오븀(Nb), 실리콘(Si), 게르마늄(Ge), 붕소(B), 몰리브덴(Mo), 인(P), 텅스텐(W), 황(S), 하프늄(Hf), 란타넘(La), 이트륨(Y) 및 탄소(C) 중 적어도 하나의 산화물을 포함하는 것일 수 있다.
본 발명은 또한, 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판; 및 상기 플라스틱 기판 상에 형성된 상기 박막 트랜지스터;를 포함하는 트랜지스터 소자를 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 분자량 5,000 g/mol 이상인 고분자는 연화점이 50℃ ~ 250℃인 것일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 플라스틱 기판 상에 상기 게이트 전극이 접촉하고 상기 소스 및 드레인 전극이 상기 플라스틱 기판에 접촉되지 않을 수 있다.
본 발명의 바람직한 다른 실시예에 있어서, 상기 플라스틱 기판 상에 상기 소스 및 드레인 전극이 접촉하고 상기 게이트 전극이 상기 플라스틱 기판에 접촉되지 않을 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 플라스틱 기판은 폴리에테르술폰(polyethersulfone, PES), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN), 폴리에테르에테르케톤(Polyether ether ketone, PEEK), 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET), 폴리아릴레이트(Polyarylate, PAR), 사이클릭올레핀폴리머(Cyclic Olefin Polymer, COP), 폴리노보넨(polynorbornene), 폴리카보네이트(Polycarbonate, PC), 폴리이미드(Polyimide, PI) 및 섬유강화플라스틱(Fiber Reinforced Plastic, FRP) 중에서 선택된 하나 이상을 포함할 수 있다.
본 발명은 또한,
1) 분자량이 5,000 g/mol 이상인 플라스틱 기판 상에 게이트 전극을 형성하는 단계;
2) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계:
3) 상기 게이트 절연막 상에 소스 전극, 반도체 채널층 및 드레인 전극을 형성하되, 상기 반도체층의 양단에 각각 소스 전극 및 드레인 전극을 형성하여 상기 반도체층을 통하여 통전되도록 하는 단계;
4) 상기 반도체층 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 증착하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 기판 상에 형성된 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법을 제공한다.
또한, 다른 실시예는 1) 분자량이 5,000 g/mol 이상인 플라스틱 기판 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 증착하는 단계;
2) 상기 산소결핍 유도물질을 실링하도록 반도체층을 형성하고, 상기 반도체층 양단에 소스 및 드레인 전극을 형성하는 단계;
3) 상기 반도체층, 소스 및 드레인 전극 상에 게이트 절연막을 형성하는 단계;
4) 상기 게이트 절연막 상에 게이트 전극을 형성하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 기판 상에 형성된 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법을 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 트랜지스터 소자는 상기 산소결핍 유도물질의 두께와 상기 반도체층의 두께는 1:1 ~ 3:1의 두께비를 갖도록 증착한 것일 수 있다.
또한, 본 발명은 상기 트랜지스터 소자를 포함하는 전자 기기를 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 전자 기기는 디스플레이 패널 또는 웨어러블(wearable) 전자기기일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 디스플레이 패널은 플렉서블(flexible) 디스플레이 패널일 수 있다.
본 발명의 박막 트랜지스터는 150℃ 정도의 저온에서 열처리하여 제작 가능한 바, 채널층의 산화물이 결정화되는 것을 막을 수 있어, 대면적 디스플레이에 적용하더라도 디스플레이의 균일도의 확보가 가능한 비정질 상태를 유지할 수 있다.
또한, 본 발명의 박막 트랜지스터는 상술한 바와 같이 저온에서 열처리하는 공정으로 제작 가능한 바, 유연한 플라스틱 기판으로 다양한 소재를 적용 가능한 장점이 있어 원가를 절감하는 것이 가능하다.
도 1 내지 4는 본 발명의 바람직한 4가지 실시 형태에 따른 트랜지스터 소자의 층상 구조를 개략적으로 나타낸 도면이다.
도 5는 여러가지 원소들(그 이온들)의 산소와의 결합 해리 에너지(BDE, Bond Dissociation Energy)를 나타낸 표이다.
도 6은 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자(위) 및 종래 기술에 따른 트랜지스터 소자(아래)의 X레이 회절 스펙트럼을 비교 도시한 그래프이다.
도 7a 및 도 7b는 각각 종래 기술에 따른 트랜지스터 소자 및 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자의 비행시간 2차 이온 질량 분석(Time of Flight Secondary Ion Mass Spectrometry, TOF-SIMS) 결과를 나타낸 그래프이다.
도 8a 및 8b는 각각 종래 기술에 따른 트랜지스터 소자 및 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자의 전달 특성(전류-전압) 결과를 나타낸 그래프이다.
도 9a 및 도 9b는 산소결핍 유도 물질 층 유무에 따른 산소 1s 상태에서의 광전자 분광(X-ray Photoelectron Spectroscopy, XPS) spectra 분석을 나타낸 그래프이다. 도 9a는 산소결핍 유도 물질 층이 없는 소자의 경우이고, 도 9b는 산소결핍 유도 물질 층이 있는 소자인데, 산소결핍 유도 물질 층이 없는 소자와 비교 시 산소결핍 유도 물질 층이 있는 소자가 금속-산소(M-O lattice)간 결합력이 1.91% 증가되었고, 불순물(impurity)이 3.1% 감소된 결과를 나타내어 소자의 특성이 향상되었음을 확인하였다.
도 10a 및 도 10b는 산소결핍 유도 물질 층 유무에 따른 산화물 반도체 박막들의 (a) 캐리어 농도 특성 및 (b) 홀 이동도 특성 예시이다. 캐리어 농도와 홀 이동도 특성 모두 산소결핍 유도 물질 층이 존재하는 박막의 특성이 크게 향상된 것을 확인할 수 있으며 이는 도 8a 및 도 8b에서 나타난 소자 분석 결과와 일치하는 것을 알 수 있다.
도 5는 여러가지 원소들(그 이온들)의 산소와의 결합 해리 에너지(BDE, Bond Dissociation Energy)를 나타낸 표이다.
도 6은 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자(위) 및 종래 기술에 따른 트랜지스터 소자(아래)의 X레이 회절 스펙트럼을 비교 도시한 그래프이다.
도 7a 및 도 7b는 각각 종래 기술에 따른 트랜지스터 소자 및 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자의 비행시간 2차 이온 질량 분석(Time of Flight Secondary Ion Mass Spectrometry, TOF-SIMS) 결과를 나타낸 그래프이다.
도 8a 및 8b는 각각 종래 기술에 따른 트랜지스터 소자 및 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자의 전달 특성(전류-전압) 결과를 나타낸 그래프이다.
도 9a 및 도 9b는 산소결핍 유도 물질 층 유무에 따른 산소 1s 상태에서의 광전자 분광(X-ray Photoelectron Spectroscopy, XPS) spectra 분석을 나타낸 그래프이다. 도 9a는 산소결핍 유도 물질 층이 없는 소자의 경우이고, 도 9b는 산소결핍 유도 물질 층이 있는 소자인데, 산소결핍 유도 물질 층이 없는 소자와 비교 시 산소결핍 유도 물질 층이 있는 소자가 금속-산소(M-O lattice)간 결합력이 1.91% 증가되었고, 불순물(impurity)이 3.1% 감소된 결과를 나타내어 소자의 특성이 향상되었음을 확인하였다.
도 10a 및 도 10b는 산소결핍 유도 물질 층 유무에 따른 산화물 반도체 박막들의 (a) 캐리어 농도 특성 및 (b) 홀 이동도 특성 예시이다. 캐리어 농도와 홀 이동도 특성 모두 산소결핍 유도 물질 층이 존재하는 박막의 특성이 크게 향상된 것을 확인할 수 있으며 이는 도 8a 및 도 8b에서 나타난 소자 분석 결과와 일치하는 것을 알 수 있다.
이하, 본 발명의 구성 및 효과의 상세한 설명에 앞서, 본 명세서에서 사용된 용어의 의미를 정의한다.
본 명세서에서 “산소와의 결합 해리 에너지(bond dissociation energy)”는 해당 원소(예컨대 원소 A라 한다)가 산소와 A-O 결합을 형성하면서 방출하는 에너지 또는 A-O 결합이 끊어지면서 방출하는 에너지를 의미한다.
본 명세서에서 “원소를 포함한다”는 것은 해당 원소가 원소 형태로 포함되어 있는 것뿐만 아니라, 어떤 화합물에 해당 원소가 포함되어 이온 상태로 포함된 것까지 포괄하는 의미이다.
본 명세서에서 “모체 물질”이란, 해당 구성을 형성하기 위하여 제공되는 원료 물질에 가공 과정을 거쳐 최종 물건이 얻어졌을 때, 최종 물건에서 해당 구성을 형성하기 위하여 제공된 원료 물질을 의미한다. 반도체층의 모체 물질이란, 반도체층이 산소결핍 유도층에 산소를 빼앗겨 반도체층이 환원되기 전의 산화물을 의미한다.
이하, 본 발명의 상세한 구성 및 효과에 대하여 첨부된 도면 및 실시예를 들어 설명한다.
상술한 바와 같이, 종래의 박막 트랜지스터 소자의 경우, 저온 공정을 구현하기 위하여 채널층의 고재를 개선하는 연구가 대부분이었으며, 소재가 변화하는 경우 트랜지스터 소자의 특성 자체가 변하기 때문에 적합한 물성을 갖는 트랜지스터 개발에 어려움이 있어 왔다.
이에, 소재를 변경하는 대신에 동일 소재를 사용하되 소자의 구조를 개선하여 소자 특성을 개선시키는 방법에 대한 연구가 진행되어 왔음은 상술한 바와 같다. 소자의 구조를 개선하는 경우에는 소재를 변경 적용하는 경우에도 동일하게 적용될 수 있기 때문에 종래의 연구 방향에 비하여 범용성을 가진다는 장점이 있다.
이에, 본 발명자들은 소자의 구조 개선을 위한 연구에 박차를 가하여 본 발명에 이르렀으며, 본 발명은 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된, 반도체층 및 상기 반도체층 양단에 각각 형성되어 상기 반도체층을 통해 통전되는 소스 및 드레인 전극; 및 상기 반도체층 상에 형성되고, 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 포함하는 산소결핍 유도층;을 포함하고, 상기 반도체층은 상기 산소결핍 유도층과 접촉한 계면 부근에서 상기 게이트 절연막에 접촉한 계면 부근보다 산소 농도가 낮은 산소 농도의 구배를 갖는 박막 트랜지스터를 제공한다.
본 발명에 따른 박막 트랜지스터는 반도체층(종래 트랜지스터 소자에서는 주로 금속 산화물이 사용됨)을 저온에서 결정화시키기 위하여 금속유도 결정화 공정법(Metal induced crystallization, MIC) 등을 이용하던 종래의 트랜지스터 소자와 달리, 반도체층에 직접 접촉하고 산소와의 결합해리 에너지가 큰 산소결핍 유도물질을 포함하는 산소결핍 유도층을 도입함으로써, 반도체층 내의 산소 농도를 낮추어 반도체층 내 일부 영역에서 산소의 결핍 상태를 유도함으로써 저온 공정에서도 우수한 전기적 물성을 가지는 트랜지스터 소자의 제작이 가능해져 유연 플라스틱 기판에도 적용 가능한 장점이 있다. 종래에는 유연 플라스틱 기판은 그 소재가 연화점이 높은(대략 400℃ 이상) 폴리이미드 소재로 제한되어 있었는데 본 발명을 적용함으로써 보다 다양한 소재의 유연 플라스틱 기판 상에 박막 트랜지스터를 형성하는 것이 가능해져 플렉시블 디스플레이나 웨어러블 디바이스 등 유연 기판이 요구되는 분야에 폭넓게 적용 가능해졌다.
종래의 MIC 결정화 공정에 의하여 박막 트랜지스터 소자를 제작하는 경우, 열처리 과정에서 400℃ 이상의 고온 조건이 필요하였지만, 본 발명에 따라서 박막 트랜지스터 소자를 제작하는 경우, 열처리 공정은 150℃ 가량의 낮은 온도에서도 유연 기판 상에 반도체층의 목표하는 물성을 달성하는 것이 가능한 장점이 있으며, 이에 따른 효과는 상술한 바와 같이 다양한 기판 소재의 적용이 가능하다는 것이다.
바람직하게는, 상기 산소결핍 유도층은 상기 산소결핍 유도물질 및 상기 산소결핍 유도물질이 상기 반도체층의 산소와 결합하여 형성된 산화물을 포함하며,
산소의 농도는 상기 반도체층에 접촉한 계면 부근이 반대면보다 높은 농도 구배를 가질 수 있다.
산소결핍 유도물질이란, 산소와의 결합 해리 에너지(Bond Dissociation Energy, BDE)가 500 kJ/mol이상인 물질을 의미하는데, 산소결핍 유도물질은 산소와 결합하면서 BDE 만큼의 에너지를 방출하고, 산소와의 결합이 끊어지는 경우 BDE 만큼의 에너지를 흡수하여야 한다.
본 발명에 따른 산소결핍 유도물질은 산소와의 결합 해리 에너지가 크기 때문에, 상기 반도체층의 산화물에서 산소와 결합한 물질(일반적으로 금속 또는 준금속)의 산소와의 결합 해리 에너지보다 더 크다. 이로 인하여, 상기 반도체층에 산소결핍 유도물질이 접촉된 상태에서 열처리를 하게 되면, 반도체층의 산소가 결합을 이탈하여 상기 산소결핍 유도물질과 결합하여 산화물을 형성하게 되며, 이러한 방향이 열역학적으로 유리한 방향이므로 반도체층은 산소결핍 유도물질과 접촉한 계면으로부터 산소를 잃게 되므로 산소결핍 유도물질과의 계면으로부터 멀어질수록 산소의 농도가 높아지는 농도 구배를 갖게 되며, 반도체층은 모체 물질보다 산소 농도가 감소하게 된다.
반대로, 상기 산소결핍 유도물질은 반도체층으로부터 산소를 빼앗아 결합하게 되므로, 반도체층과의 계면으로부터 멀어질수록 산소의 농도가 낮아지게 되는 산소 농도의 구배를 갖게 된다.
본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도층은 상기 소스 및 드레인 전극에 직접 접촉되지 않을 수 있다.
구체적인 산소결핍 유도층의 배치 형태를 설명하기 위하여 첨부된 도면을 참조한다.
도 1 내지 도 4는 본 발명의 바람직한 일실시예에 따른 트랜지스터 소자의 층상 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하면 트랜지스터 소자(1000)는 박막 트랜지스터(100)와 기판(200)을 포함하며, 상기 박막 트랜지스터(100)는 기판(200) 상에 순차적으로 게이트 전극(110), 게이트 절연막(120), 반도체층(130) 및 산소결핍 유도층(140)의 순서로 적층되어 있다. 소스 전극(151) 및 드레인 전극(152)은 각각 상기 게이트 절연막(120) 상에 적층되어 게이트 절연막(120)에 접촉되어 있고, 반도체층(130)의 양단에 형성되어 있다.
또한, 상기 소스 전극(151) 및 드레인 전극(152)은 서로 직접 접촉되어 있지 않으되, 상기 반도체층(130)을 통하여 전기적으로 통전된 것을 확인할 수 있다.
도 1에서는 소스 전극(151) 및 드레인 전극(152)이 게이트 절연막 상에 적층되어 있으나, 반도체층(130)과의 관계에서 반도체층(130)이 먼저 적층되고 그 위에 소스 전극(151) 및 드레인 전극(152)이 적층된 형태를 띠고 있다.
또한, 상기 산소결핍 유도층(140)은 상기 반도체층(130)의 상에 적층되어 있으나, 소스 전극(151) 및 드레인 전극(152)에는 직접적으로 접촉되어 있지 않다.
도 2는 도 1의 실시예와 유사하게, 기판(200) 상에 게이트 전극(110), 게이트 절연막(120), 반도체층(130) 및 산소결핍 유도층(140)의 순서로 적층되어 있으나, 도 1과 다르게 소스 전극(151) 및 드레인 전극(152)이 먼저 게이트 절연막(120) 상에 이격되게 적층되고, 그 위의 소스 전극(151)과 드레인 전극(152)의 사이에 반도체층(130)을 적층하여 소스 전극(151)과 드레인 전극(152)이 채널층(130)을 매개로 통전될 수 있도록 배치되어 있다.
도 2에서도 산소결핍 유도층(140)은 상기 반도체층(130) 상에 적층되어 있으며, 소스 전극(151) 및 드레인 전극(152)과는 직접적으로 접촉되어 있지 않다.
도 3 및 도 4는 기판(200) 상에 산소결핍 유도층(140), 반도체층(130), 게이트 절연막(120) 및 게이트 전극(110)의 순서로 적층된 층상 구조를 가지고 있다.
도 3의 경우, 소스 전극(151), 산소결핍 유도층(140) 및 드레인 전극(152)의 순서(반대의 순서도 무방하다)로 서로 이격되게 적층된 후, 그 위에 반도체층(130)이 적층되어 이격된 소스 전극(151) 및 드레인 전극(152)이 통전되도록 한다.
도 4는 도 3과 유사하지만, 산소결핍 유도층(140) 상에 반도체층(130)이 먼저 적층되어 산소결핍 유도층(140)이 소스 전극(151) 및 드레인 전극(152)과 이격되며, 그 위에 소스 전극(151) 및 드레인 전극(152)이 적층된 형태이다. 그 위에 이어서 게이트 절연막(120) 및 게이트 전극(110)이 순차적으로 적층되어 박막 트랜지스터를 이룬다.
도 1 내지 4에서 공통적인 구조는 게이트 전극(110)이 소스 전극(151) 및 드레인 전극(152)과 게이트 절연막(120)에 의하여 서로 절연되어 있으며, 소스 전극(151) 및 드레인 전극(152)은 서로 직접적으로 접촉되어 있지 않고 반도체층(130)에 의하여 전기적으로 연통되는 구조를 하고 있으며, 산소결핍 유도층(140)이 반도체층(130)과 접촉되어 있고, 산소결핍 유도층(140)은 소스 전극(151) 및 드레인 전극(152)과 직접 접촉되지 않은 것이다.
이하, 각 구성별로 설명한다.
본 발명의 박막 트랜지스터(100)는 게이트 절연막(120)의 중심으로 일면에 게이트 전극(110)이 형성되고, 반대면에 소스 전극(151) 및 드레인 전극(152)가 형성되어 게이트 전극(110)은 소스 전극(151) 및 드레인 전극(152)과 절연되어 있다.
게이트 전극(110)은 알루미늄(aluminium, Al), 크롬(chromium, Cr), 구리(copper, Cu), 탄탈륨(tantalum, Ta), 티타늄(titanium, Ti), 몰리브덴(molybdenum, Mo), 텅스텐(tungsten, W) 또는 이들의 합금 중에서 선택된 금속으로 이루어진 것일 수 있다.
게이트 절연막(120)은 게이트 전극(110)을 소스(151) 및 드레인(152) 전극과 절연시킬 수 있도록 충분히 높은 유전율(permittivity)을 가지는 물질을 선택함이 바람직하다. 게이트 절연막(120)에는 바람직하게는 실리콘 산화물(silicon oxide, SiO2), 실리콘 산질화물(silicon oxynitride, SiOxNy), 알루미늄 산화물(aluminium oxide, Al2O3), 알루미늄 산질화물(aluminium oxynitride, (AlN)x·(Al2O3)1-x)의 막이거나, 이들의 복합막일 수 있다.
상기 게이트 절연막(120)을 기준으로 게이트 전극(110)의 반대면에는 반도체층(130)이 형성되며, 반도체층(130)은 바람직하게는 금속 산화물층일 수 있다. 상기 반도체층(130)은 예컨대 아연(zinc, Zn), 인듐(indium, In), 갈륨(gallium, Ga), 니켈(nickel, Ni), 구리(copper, Cu) 및 주석(tin, Sn) 중 선택된 하나 이상의 금속 산화물층일 수 있다. 바람직하게는 상기 반도체층(130)은 인듐-갈륨 산화물(IGO)의 층일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 채널층은 비정질(amorphous)일 수 있다.
본 발명에 따른 박막 트랜지스터(100)는 상기 소스 전극(151)과 드레인 전극(152) 사이에 비정질의 반도체층(130)을 구비함으로써 디스플레이 패널에 적용하는 경우에도 물성의 우수한 균일도를 제공할 수 있는 장점이 있다. 또한, 동시에 높은 전하 이동도와 정전류 테스트 조건을 만족할 수도 있다.
도 6은 본 발명의 바람직한 일실시예에 따라 반도체층(130)에 접촉한 산소결핍 유도층(140)을 구비한 박막 트랜지스터(위쪽 붉은 선) 및 종래 기술에 따라 산소결핍 유도층(140)이 결여된 박막 트랜지스터(아래쪽 검은 선)의 X선 회절 스펙트럼을 비교 도시한 도면이다.
도 6을 참고하면, 본 발명의 박막 트랜지스터 및 종래 기술에 따른 박막 트랜지스터 모두 인듐-갈륨 산화물(IGO)를 반도체층으로 채택하고 있으며, 붉은 선의 본 발명의 박막 트랜지스터는 산화물층인 IGO 결정의 (222)면 및 (400) 면의 회절 피크가 나타나지 않는 반면, 검은 선에 나타난 종래 기술의 박막 트랜지스터는 IGO 결정의 (222)면에서 회절 피크가 나타남을 확인할 수 있다. 즉, 본 발명에 따른 박막 트랜지스터(100)는 채널층(130)의 금속 산화물이 모두 비정질 상태임을 알 수 있다.
IGO 산화물 결정에 대하여 열처리 온도를 400 도 이상으로 올렸을 때는 일반적으로 2θ 값이 각각 결정의 (222)와 (400) 면에 해당되는 30.6˚ ± 0.2 ˚ 와 35.5˚ ± 0.2˚ 도 부근에서 피크가 명확하게 관찰되어 전형적인 체심 입방 빅스비아이트(bixbyite) 결정 구조를 나타낸다고 할 수 있는 것이 알려져 있다. 이것이 도 6에서 종래 기술에 따라 제조된 박막 트랜지스터의 IGO 결정에 대한 X 레이 회절 스펙트럼인 검은 선으로 표시되고 있다.
그러나 150℃에서 열처리 후 박막 트랜지스터의 반도체층인 IGO 산화물에서 X 레이 회절 스펙트럼에서는 상기한 영역에서 피크를 거의 관찰할 수 없었고 이는 150℃의 열처리 온도에서는 반도체 박막이 무정형 상태로 존재하는 것을 나타낸다. 이는 도 6에서 본 발명에 따라 제조된 박막 트랜지스터의 반도체층인 IGO 결정에 대한 X 레이 회절 스펙트럼인 붉은 선으로 표시되고 있다. 앞의 문장에서 IGO 결정이라 기재하기는 하였으나, 도 6을 참조하면 실제로는 반도체층이 비정질(amorphous)인 것을 확인할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층(130)은 비정질의 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn) 중 선택된 하나 이상의 산화물을 포함할 수 있다. 보다 바람직하게는 상기 반도체층(130)은 비정질의 인듐-갈륨 산화물을 포함할 수 있다.
상기 인듐-갈륨 산화물은 바람직하게는 인듐과 갈륨의 몰비가 30:70 ~ 90:10일 수 있다. 인듐은 반도체 구성 요소 내에서 캐리어 전도성을 증가시키는 성질을 갖고 갈륨은 캐리어를 억제하여 반도체 소자가 꺼졌을 때 낮은 전류 값을 유지하도록 반도체 성을 가지는 성질을 가지므로, 만일 인듐:갈륨의 몰비가 10:90보다 작은 경우(즉, 갈륨이 지나치게 많은 경우), 반도체 캐리어를 억제하는 힘이 너무 강해지게 되어 소자 특성 저하 문제가 있을 수 있으며, 95:5보다 큰 경우(즉, 인듐이 지나치게 많은 경우), 소자가 반도체성을 잃고 전도성만 가지게 되는 문제가 있을 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 반도체층(130)은 그 모체 물질에 비하여 산소의 농도가 30% ~ 50% 더 낮은 것일 수 있다.
여기서 모체 물질이라 함은 상기 반도체층(130)을 형성하기 위하여 제공한 원료 물질을 의미하며, 바람직하게는 인듐-갈륨 산화물(IGO)일 수 있다. 본 발명의 바람직한 일실시예에 따른 박막 트랜지스터는 각 적층 구조의 형성 후에 열처리에 의하여 상기 산소결핍 유도층(140)에 의하여 산소 농도가 저하된다.
이 때, 열처리 과정에서 상기 반도체층(130)의 금속 산화물, 바람직하게는 인듐-갈륨 산화물의 산소 원자가 산소결핍 유도층(140)의 산소결핍 유도물질의 높은 산소와의 결합해리 에너지(BDE)로 인하여 산소결핍 유도물질과 결합하여 산소 상기 산소결핍 유도층(140)과 접촉한 계면 부근에서 산소의 농도가 낮아지게 되고 이는 산소 농도의 구배를 야기한다.
만일 상기 반도체층(130)의 산소의 농도가 모체 물질에 비하여 50%를 초과하여 더 감소한 경우, 반도체층(130)이 금속성을 지나치게 강하게 띠게 되므로 트랜지스터의 스위치로서의 역할을 충분히 수행하지 못하게 될 수 있으며, 채널층(130)의 산소의 농도가 모체 물질에 비하여 30% 미만으로 감소한 경우, 즉 충분히 산소 결핍이 유도되지 못한 경우, 소자 특성의 변화가 미미할 수 있다.
여기서 산소의 농도가 30% 감소했다고 하는 것은 정량적인 농도가 30% 감소한 것이 아니라, 감소 전의 모체 물질의 산소 농도를 COi, 감소 후의 채널층(130)의 산소 농도를 COf라 했을 때, 산소의 농도가 하기 수학식 1에 의하여 정하여지는 감소율 ΔCO만큼 감소했음을 의미한다.
[수학식 1]
산소결핍 유도층(140)의 존재 및 열처리에 의하여 유도되는 반도체층(130)의 산소결핍 및 산소 농도의 구배는 도 7a 및 도 7b를 참조하면 확인할 수 있다.
도 7a는 산소결핍 유도층(140)을 구비하지 않은 종래 기술에 따른 박막 트랜지스터의 비행시간 2차 이온 질량 분석(TOF-SIMS) 결과를 나타낸 그래프이다.
도 7b는 본 발명의 바람직한 일 실시예에 따라 산소결핍 유도층(140)을 구비한 박막 트랜지스터의 TOF-SIMS 결과를 나타낸 그래프이다.
2차 이온 질량분석기는 높은 에너지의 이온(일차이온, primary ion)을 고체시료 표면에 충돌시켰을 때 스퍼터링 현상에 의해 방출되는 이온(이차이온, secondary ion)을 질량분석기를 통해서 분별하여 시료의 구성 원소，화합물의 종류 및 농도를 분석하는 기기로서 검출한계(detection limit)가 낮아서 ppm-ppb 수준의 낮은 농도까지 분석할 수 있는 것이 장점이다.
도 7a 및 7b의 x축의 스퍼터링 시간(sputtering time)은 샘플 최외곽 표면에서부터 기판 쪽 방향으로 깎이는 시간을 나타내므로 샘플 표면에서부터의 깊이를 나타낸다고 볼 수 있으며, y축의 강도(intensity)는 검출된 원소들의 강도를 나타낸 것이므로 샘플 깊이 방향으로 검출된 원소들의 상대적인 변화량을 확인할 수 있다.
x축 값을 따라 0에서 커지는 방향으로 이동하면 채널층(130)으로부터 게이트 전극(110)의 방향으로 각 성분의 함량의 상대값(y축 단위가 상대값임)을 알 수 있어 농도 변화를 알 수 있는데, 도 7a를 참고하면, Cs_2O+의 보라색 선이 스퍼터링 시간 0 부근에서 약 110s 부근까지 거의 일정하게 유지되는 것을 알 수 있다. 이는 채널층(130)의 산화물을 나타내며, 산화물층인 채널층(130) 내에서 산소의 농도는 층 전체에 걸쳐서 매우 균일한 값을 갖는다는 것을 알 수 있다.
이에 반하여, 도 7b를 참고하면, 스퍼터링 시간이 0에서 100s까지 Cs_2O+의 보라색 선은 매우 낮은 값을 가지며 100s에서 120s까지 급격하게 증가한 후, 120s부터 약 300s까지 서서히 증가하는 값을 나타냄을 알 수 있다. 또한, CsTa+의 회색 선은 약 스퍼터링 타임 50s에서 약 120s까지 거의 일정한 값을 나타내는 것을 확인할 수 있는데, 이는 약 50s~120s는 탄탈럼(Ta)을 포함하는 산소결핍 유도층(140)이며, 금속 산화물인 채널층(130)과의 계면에서 산소를 공급받아 산화물이 발생하였다는 것을 의미한다. 또한, 120s~300s에서 산소의 농도가 점차로 증가하는 것은 채널층(130)의 금속 산화물에 포함된 산소가 산소결핍 유도층(140)과 접촉한 채 열처리에 의하여 산소가 산소결핍 유도층(140)으로 확산 및 산소결핍 유도물질과 결합하여 산소 농도의 저하가 일어났음을 의미한다. 따라서, 농도 구배는 게이트 절연막(120)과 접촉한 면이 높고, 산소결핍 유도층(140)과 결합한 면이 낮도록 형성되는 것을 확인할 수 있다.
상기와 같이 산소 농도의 구배가 발생함으로 인하여 반도체층(130) 내에서도 전하 이동도가 국지적으로 불균일하게 되고, 전하(전자 또는 정공)의 이동 경로가 채널층 내의 주요 전하 이동 경로인 절연체와의 계면 부근 외에 산소결핍 유도물질층과의 계면 부근에도 산소 공공(oxygen vacancy)이 증가하게 되어, 소자의 이동도 특성이 향상되는 효과를 갖는다.
본 발명의 바람직한 일실시예에 있어서, 상기 채널층은 5㎚~100㎚의 두께를 갖는 것일 수 있다. 더욱 바람직하게는 상기 채널층은 10㎚~40㎚의 두께를 가질 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도층(140)은 탄탈륨(Tantalum, Ta), 스트론튬(Strontium, Sr), 칼슘(Calcium, Ca), 가돌리늄(Gadolinium, Gd), 스칸듐(Scandium, Sc), 지르코늄(Zirconium, Zr), 알루미늄(Aluminium, Al), 티타늄(Titanium, Ti), 나이오븀(Niobium, Nb), 실리콘(Silicon, Si), 게르마늄(Germanium, Ge), 붕소(Boron, B), 몰리브덴(Molybdeum, Mo), 인(Phosphorus, P), 텅스텐(Tungsten, W), 황(Sulfur, S), 하프늄(Hafnium, Hf), 란타넘(Lanthanum, La), 이트륨(Yttrium, Y) 및 탄소(Carbon, C) 중 적어도 하나의 산화물을 포함하는 것일 수 있다. 산소결핍 유도층은 일반적으로 금속 원소를 모체 물질로 사용할 수 있지만, 반드시 금속 물질이 아닌 경우에도 산소와의 결합 해리 에너지가 큰 경우라면 적용이 가능하다.
위와 같이 산소결핍 유도층에 사용되어 산소와 결합하고, 산화물을 형성하는 모체 물질들을 본 명세서에서는 산소결핍 유도물질이라 한다.
더욱 바람직하게는 상기 산소결핍 유도층(140)은 탄탈럼(Ta)의 산화물을 포함하는 것일 수 있다. 탄탈럼은 높은 결합 해리 에너지를 가지는 특성으로 인하여 산소결핍 유도물질로 적합하며, 상기 산소결핍 유도물질이 상기 반도체층(130)의 산화물로부터 산소를 공급받아 탄탈럼의 산화물이 상기 산소결핍 유도층(140)에 생성된다.
또한, 상기 산소결핍 유도층(140)은 예컨대 5㎚~100㎚의 두께로 형성될 수 있다. 더욱 바람직하게는 상기 산소결핍 유도층은 10㎚~30㎚의 두께로 형성될 수 있다.
상기 소스 전극(151) 및 드레인 전극(152)은 상기 반도체층(130)의 양단에 반도체층과 접촉되도록 형성되되, 소스 전극(151)과 드레인 전극(152)은 직접 접촉하지 않도록 형성된다.
상기 소스 전극(151)과 드레인 전극(152)은 각각 독립적으로 알루미늄(Aluminium, Al), 네오디뮴(Neodymium, Nd), 은(Silver, Ag), 크롬(Chromium, Cr), 티타늄(Titanium, Ti), 탄탈럼(Tantalum, Ta), 몰리브덴(Molybdenum, Mo) 또는 이들을 포함하는 합금을 포함하거나, 전도성의 금속 산화물 막을 사용하여 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명은 또한, 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판; 및
상기 플라스틱 기판 상에 형성된 상기 박막 트랜지스터;
를 포함하는 트랜지스터 소자를 제공한다.
본 발명의 트랜지스터 소자는 상술한 박막 트랜지스터를 적용함으로 인하여 유연성을 갖는 상기 분자량 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판에 적용 가능하며, 종래 기술에 따르면, 고온 열처리를 요구하여 플라스틱 기판이 약 400℃ 가량으로 높은 연화점을 갖는 폴리이미드(polyimide, PI) 기판으로 한정된 것에 비하여 보다 다양하고 저렴한 플라스틱 기판에 적용 가능한 장점이 있다.
즉, 본 발명은 연화점이 150℃ 내지 250℃으로 폴리이미드에 비하여 낮은 유연한 플라스틱 기판을 사용하여 공정하는 것이 가능해진다.
이와 같이 유연한 플라스틱 기판 상에 형성된 트랜지스터 소자를 제공함으로써 최근 수요가 증가하고 있는 플렉서블 디스플레이, 웨어러블 기기 등 유연한 회로가 필요한 영역에 적합하게 사용될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 플라스틱 기판 상에 상기 게이트 전극이 접촉하고 상기 소스 및 드레인 전극이 상기 플라스틱 기판에 접촉되지 않을 수 있다. 이는 도 1 및 도 2에 나타난 트랜지스터 소자의 층상 구조에 따른 실시 태양이다.
본 발명의 바람직한 일실시예에 있어서, 상기 플라스틱 기판 상에 상기 소스 및 드레인 전극이 접촉하고 상기 게이트 전극이 상기 플라스틱 기판에 접촉되지 않을 수 있다. 이는 도 3 및 도 4에 나타난 트랜지스터 소자의 층상 구조에 따른 실시 태양이다.
본 발명의 바람직한 일실시예에 있어서, 상기 플라스틱 기판은 폴리에테르술폰(polyethersulfone, PES), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN), 폴리에테르에테르케톤(polyether ether ketone, PEEK), 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET), 폴리아릴레이트(polyarylate, PAR), 사이클릭올레핀폴리머(cyclic olefin polymer, COP), 폴리노보넨(polynorbornene), 폴리카보네이트(polycarbonate, PC), 폴리이미드(polyimide, PI) 및 섬유강화플라스틱(fiber reinforced plastic, FRP) 중에서 선택된 하나 이상을 포함할 수 있다. 그러나 반드시 이에 제한되는 것은 아니다.
본 발명은 또한,
1) 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판 상에 게이트 전극을 형성하는 단계;
2) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계:
3) 상기 게이트 절연막 상에 소스 전극, 반도체층 및 드레인 전극을 형성하되, 상기 반도체층의 양단에 각각 소스 전극 및 드레인 전극을 형성하여 상기 반도체층을 통하여 통전되도록 하는 단계;
4) 상기 반도체층 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 증착하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 기판 상에 형성된 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법을 제공하며,
1) 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질층을 증착하는 단계;
2) 상기 산소결핍 유도물질층 상에, 상기 산소결핍 유도물질을 실링하도록 반도체층을 형성하고, 상기 반도체층 양단에 소스 및 드레인 전극을 형성하는 단계;
3) 상기 반도체층, 소스 및 드레인 전극 상에 게이트 절연막을 형성하는 단계;
4) 상기 게이트 절연막 상에 게이트 전극을 형성하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 기판 상에 형성된 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법을 제공한다.
상기 트랜지스터 소자의 제조방법에 있어서, 열처리 온도 범위는 상술한 분자량 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판의 연화점 이하에서 형성되므로, 폴리이미드 이외에 상기 열거한 바와 같은 저렴한 유연 플라스틱 기판 상에서도 저온 공정이 가능해지는 장점이 있다.
전자의 제조방법은 도 1 또는 도 2에 따라 게이트 전극(110)이 기판(200)에 접촉한 형태의 트랜지스터 소자(1000)를 제조하는 방법이며, 후자의 제조방법은 도 3 또는 도 4에 따라 소스 전극(151) 및 드레인 전극(152)이 기판(200)에 접촉한 형태의 트랜지스터 소자(1000)을 제조하는 방법이다.
각 층은 바람직하게는 증착(deposition)법에 의하여 형성될 수 있으며, 예컨대 스퍼터링(sputtering) 등의 물리적 증착법, 화학적 기상 증착법(chemical vapor deposition, CVD), 또는 원자층 증착법(Atomic Layer Deposition, ALD)에 의하여 증착하여 형성할 수 있다.
특히, 본 발명의 바람직한 일실시예에 있어서, 상기 산소결핍 유도물질은 상기 반도체층(130)과 1:1 ~ 3:1의 두께비를 갖도록 형성될 수 있다. 만일 산소결핍 유도물질과 상기 반도체층(130)의 두께비가 1:1 이하인 경우, 즉 산소결핍 유도물질의 두께가 지나치게 작은 경우, 즉 반도체층(130) 금속 산화물이 지나치게 많아 산소결핍 유도물질이 부족한 경우, 반도체층(130)에서 산소의 결핍이 충분히 일어나지 않으므로 본 발명의 목적을 달성하지 못할 수 있다.
반대로 산소결핍 유도물질과 채널층(140) 간의 몰비가 3:1을 초과하는 경우, 열처리에 의하여 반도체층(130)의 산소 농도가 지나치게 결핍되므로 반도체층(130)의 전하 이동도가 지나치게 상승하여 도체에 가까워지므로 트랜지스터의 스위치 역할을 제대로 수행하지 못할 수 있다.
바람직하게는 상기 기판(200) 상에 박막 트랜지스터(100)가 형성된 후 상기 트랜지스터 소자(1000)을 증착후 열처리를 수행할 수 있다. 이는 상기 도 1 및 도 2에 따른 실시 태양에서, 산소결핍 유도물질을 증착하기 전에 수행할 수 있다.
상기 증착 후 열처리(post-deposition annealing, PDA)는 바람직하게는 대기 분위기에서 약 150℃ 내지 800℃의 온도로 수행할 수 있다. 그러나, 본 발명의 목적을 달성하기 위하여서는 상기 반도체층(130)의 결정화가 진행되지 않도록 하기 위하여 150℃~200℃의 범위에서 증착 후 열처리를 수행함이 바람직하다.
또한, 이는 상술한 바와 같이, 연화점이 낮고 저렴한 플라스틱을 포함하는 유연 기판에 대해서도 적용 가능한 공정이므로, 발명 목적 및 원가 절감 측면에서도 선택권이 넓어지게 되는 장점이 있다.
구체적으로, 상기 5) 단계는 PES, PEN 등의 저렴한 유연 기판의 변형을 야기하지 않도록 약 120℃ 내지 200℃의 온도에서 수행함이 바람직하다.
또한, 본 발명은 상기 트랜지스터 소자를 포함하는 전자 기기를 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 전자 기기는 디스플레이 패널일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 디스플레이 패널은 플렉서블(flexible) 디스플레이 패널일 수 있다.
또는, 상기 전자 기기는 웨어러블(wearable) 기기일 수 있다.
이하에서는, 구체적인 실시예를 들어 본 발명의 효과를 좀 더 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 이하의 실시예로 제한 해석되어서는 안 된다. 통상의 기술자는 본 발명의 구성을 그 기술적 사상의 범위 내에서 구체적인 적용 분야에 따라서 생략, 치환 또는 부가하여 변형 실시할 수 있을 것이다.
<실시예>
실시예 1
폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN) 기판 상에, 금속 마스크를 고정한 상태에서 몰리브덴(molybdenum, Mo) 금속을 스퍼터링 공정으로 증착하여 게이트 전극을 형성하였다.
상기 게이트 전극 위에 원자층 증착법(Atomic layer deposition, ALD) 공정으로 실리콘 옥사이드(Silicon oxide, SiO2)를 증착하여 게이트 절연막을 상기 게이트 전극 위에 형성하였다.
또한, 다시 상기 게이트 절연막 상에 금속 마스크를 고정한 상태에서 스퍼터링 공정으로 인듐과 갈륨의 비가 7:3인 인듐-갈륨 산화물의 패터닝된 반도체층을 증착하여 약 20nm의 두께로 형성 후에 대기 분위기에서 150
의 온도로 1시간 동안 어닐링하였다.
또한, 상기 게이트 절연막 상에 금속 마스크를 고정한 상태에서 몰리브덴 금속을 스퍼터링 공정으로 증착하되, 상기 반도체층의 양단에, 상기 반도체층의 일부 영역 상에 접촉되도록 하여 소스 전극과 드레인 전극을 각각 증착하되, 소스 전극과 드레인 전극은 직접 접촉하지 않도록 소스/드레인 전극을 형성하였다.
그 후, 상기 반도체층 상에 산소결핍 유도물질로서 탄탈럼(Tantalum, Ta) 금속을 금속 마스크를 고정한 상태에서 스퍼터링 공정으로 증착하여 산소결핍 유도물질의 층을 형성하였다. 이 때, 상기 산소결핍 유도물질의 층은 상기 소스 전극 및 드레인 전극에는 직접적으로 접촉되지 않도록 형성하였으며, 상기 채널층의 두께 대비 산소결핍 유도물질의 탄탈럼 금속의 두께는 약 0.5배가 되도록 하였다.
산소결핍 유도물질의 층까지 형성된 트랜지스터 소자를 다시 150
의 온도로 1시간 동안 열처리하여 산소결핍 유도층을 형성하여 본 발명에 따른 트랜지스터 소자를 제작하였다.
실시예 1에서 스퍼터링 공정을 실시하는 동안에는 아르곤(Argon, Ar) 기체와 산소 기체(Oxygen, O2) 간의 분압은 각각 18 sccm, 2 sccm를 유지하도록 조절하였다.
실시예 2
실시예 1과 동일하게 실시하되, 게이트 절연막으로 알루미늄 옥사이드(Aluminum oxide, Al2O3)을 사용한 점만을 달리 하여 트랜지스터 소자를 제작하였다.
실시예 3
실시예 1과 동일하게 실시하되, 상기 반도체층 내에 포함된 인듐과 갈륨의 몰비를 8:2로 달리 한 인듐-갈륨 산화물로 형성한 점을 달리 하여 트랜지스터 소자를 제작하였다.
실시예 4
실시예 1과 동일하게 실시하되, 스퍼터링 공정으로 산화물 채널층을 증착시 아르곤(Ar)과 산소(O2)의 분압 조건을 하기 표 1에 나타낸 바와 같이 다르게 하여 형성한 점을 달리 하여 트랜지스터 소자를 제작하였다.
실시예 5
실시예 1과 동일하게 실시하되, 상기 기판을 폴리이미드 소재로 사용한 점을 다르게 하여 트랜지스터 소자를 제작하였다.
실시예 6
실시예 1과 동일하게 실시하되, 상기 기판을 실리콘 옥사이드가 증착된 실리콘 웨이퍼 소재로 사용한 점을 다르게 하여 트랜지스터 소자를 제작하였다.
실시예 7
실시예 1과 동일하게 실시하되, 상기 탄탈럼 층을 상기 반도체 층 두께의 5배인 100 nm로 한 점을 다르게 하여 트랜지스터 소자를 제작하였다.
실시예 8
실시예 1과 동일하게 실시하되, 상기 탄탈럼 층을 상기 반도체 층 두께의 25%인 5nm로 한 점을 다르게 하여 트랜지스터 소자를 제작하였다.
비교예 1
실시예 1과 동일하게 실시하되, 실시예 1과 달리, 탄탈럼 금속을 증착하지 않은 트랜지스터 소자를 제조하였다.
비교예 2
실시예 1과 동일하게 실시하되, 탄탈럼 층을 형성한 후, 어닐링 온도를 300℃로 하여 어닐링을 수행한 점만을 다르게 하여 트랜지스터 소자를 제작하였다.
비교예 3
실시예 1과 동일하게 실시하되, 탄탈럼 층을 형성한 후, 어닐링 온도를 100℃로 하여 어닐링을 수행한 점만을 다르게 하여 트랜지스터 소자를 제작하였다.
| 구분 | 산소결핍유도층 /반도체층 두께비 |
어닐링 온도 | 기판 | 게이트 절연막 | 반도체층 성분 (비율은 몰비) |
| 실시예 1 | 0.5:1 (10nm:20nm) | 150℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 실시예 2 | 2.5:1 | 150℃ | PEN | Al2O3 | IGO(Id:Ga=7:3) |
| 실시예 3 | 2.5:1 | 150℃ | PEN | SiO2 | IGO(Id:Ga=8:2) |
| 실시예 4 | 2.5:1 | 150℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 실시예 5 | 2.5:1 | 150℃ | PI | SiO2 | IGO(Id:Ga=7:3) |
| 실시예 6 | 2.5:1 | 150℃ | Si | SiO2 | IGO(Id:Ga=7:3) |
| 실시예 7 | 5:1 (100nm:20nm) | 150℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 실시예 8 | 0.25:1 (5nm:20nm) | 150℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 비교예 1 | - | 150℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 비교예 2 | 2.5:1 | 300℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
| 비교예 3 | 2.5:1 | 100℃ | PEN | SiO2 | IGO(Id:Ga=7:3) |
<실험예>
실험예 1: 반도체층 내 산소 농도 구배의 확인
실시예 1 및 비교예 1에 따라 제조한 트랜지스터 소자를 TOF-SIMS 분석법을 사용하여 원소의 상대적인 분포 상태를 측정하였으며, 그 결과를 도 7b 및 도 7a에 각각 나타내었다. 도 7a를 참고하면, 탄탈럼 층이 없는 경우, Cs_2O+가 나타내는 산소 농도가 반도체층 내에서 큰 구배 없이 일정한 것을 확인할 수 있는 반면에, 도 7b를 참고하면, 탄탈럼 층이 존재하고 열처리까지 수행하였을 때, 탄탈럼 층 아래에서 반도체 층이 나타나고, 반도체 층은 탄탈럼 층 부근에서 산소 농도가 낮고 아래로 내려갈수록, 즉 탄탈럼 층과의 계면에서 멀어질수록 산소의 농도가 증가하는 농도의 구배를 갖는 것을 확인할 수 있다.
실험예 2: 반도체층의 비결정성 평가
실시예 1 및 비교예 1에 따라 제조한 트랜지스터 소자에서 반도체 층의 비정질 여부를 파악하기 위하여 X 레이 회절 실험을 수행하였으며, 그 결과를 도 6에 나타내었다. 실시예 1의 회절 스펙트럼은 적색 선으로, 비교예 1의 회절 스펙트럼은 흑색 선으로 나타내었다. 각 샘플의 X 레이 회절 스펙트럼에서 노이즈를 제거하고 피크가 나타난 위치를 기록하였는데 X선 회절 스펙트럼상 2θ가 30.6˚±0.2˚및 35.5˚±0.2˚의 영역에서 비교예 1은 회절 피크가 확인되는데 반하여, 실시예 1은 회절 피크가 발견되지 않아서 결정성을 가지지 않음을 확인할 수 있다.
실험예 3: 트랜지스터의 전기적 특성 평가
실시예 1 및 비교예 1에 따라 제조한 트랜지스터 소자의 전기적 전달 특성(전류-전압)들을 측정하여 소자 전계에 의한 전자 이동도(field-effect electron mobility, μFE), 문턱 전압(subthreshold voltage, VTH) 이하에서의 기울기(subthreshold swing, SS), 및 문턱 전압을 평가하였고 그 결과는 도 8a 및 도 8b에 나타낸 바와 같다. 비교예 1 소자의 전계에 의한 전자 이동도는 24 cm2/Vs, 문턱 전압 이하에서의 기울기 및 문턱전압은 각각 3.2, -5.2 V였으나, 실시예 1 소자의 전계에 의한 전자 이동도는 116 cm2/Vs, 문턱전압 이하에서의 기울기 및 문턱전압은 각각 1.6, -7.1 V 로 이동도 및 문턱전압 이하에서의 기울기 특성이 향상된 값을 나타냄을 알 수 있다.
실험예 4: 반도체층의 구조 및 결합 특성 평가
실시예 1 및 비교예 1에 따라 제조한 트랜지스터 소자에서 반도체층의 변화를 파악하기 위해 산소 1s 상태에서의 광전자 분광(X-ray Photoelectron Spectroscopy, XPS) spectra 분석 실험을 수행하였으며, 그 결과를 도 9a 및 도 9b에 나타내었다. 산소결핍 유도 물질 층이 없는 소자와 비교 시 산소결핍 유도 물질 층이 있는 소자가 금속-산소(M-O lattice)간 결합력이 1.91% 증가되었고, 불순물(impurity)이 3.1% 감소된 결과를 나타낸 것을 확인할 수 있다.
실험예 5: 반도체층의 캐리어 농도 및 홀 이동도 특성 평가
실시예 1 및 비교예 1에 따라 제조한 트랜지스터 소자에서 반도체층의 캐리어 농도 변화와 홀 이동도 특성 분석 실험을 수행하였으며, 그 결과를 도 10a 및 도 10b에 나타내었다. 산소결핍 유도 물질 층이 존재하는 산화물 반도체 박막들의 캐리어 농도는 100배 이상 증가하였고 홀 이동도 특성 또한 크게 향상된 것을 확인할 수 있으며 이는 도 8a 및 도 8b에서 나타난 소자 분석 결과와 일치하는 것을 알 수 있다.
1000: 트랜지스터 소자
100: 박막 트랜지스터
110: 게이트 전극
120: 게이트 절연막
130: 채널층
140: 산소결핍 유도층
151: 소스 전극
152: 드레인 전극
200: 기판
100: 박막 트랜지스터
110: 게이트 전극
120: 게이트 절연막
130: 채널층
140: 산소결핍 유도층
151: 소스 전극
152: 드레인 전극
200: 기판
Claims (21)
- 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된, 반도체층 및 상기 반도체층 양단에 각각 형성되어 상기 반도체층을 통해 통전되는 소스 및 드레인 전극; 및
상기 반도체층 상에 형성되고, 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 포함하는 산소결핍 유도층;을 포함하고,
상기 반도체층은 상기 산소결핍 유도층과 접촉한 계면 부근에서 상기 게이트 절연막에 접촉한 계면 부근보다 산소 농도가 낮은 산소 농도의 구배를 갖는 박막 트랜지스터.
- 제1항에 있어서,
상기 산소결핍 유도층은 상기 산소결핍 유도물질 및 상기 산소결핍 유도물질이 상기 반도체층의 산소와 결합하여 형성된 산화물을 포함하며,
산소의 농도는 상기 반도체층에 접촉한 계면 부근이 반대면보다 높은 농도 구배를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,
상기 산소결핍 유도층은 상기 소스 및 드레인 전극에 직접 접촉되지 않는 것을 특징으로 하는 박막 트랜지스터.
- 제3항에 있어서,
상기 반도체층은 비정질(amorphous)의 금속 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제4항에 있어서,
상기 반도체층은 비정질의 아연(Zn), 인듐(In), 갈륨(Ga), 니켈(Ni), 구리(Cu) 및 주석(Sn) 중 선택된 하나 이상의 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서,
상기 반도체층은 비정질의 인듐-갈륨 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제6항에 있어서,
상기 반도체층은 X선 회절 스펙트럼상 2θ가 30.6˚±0.2 ˚, 및 35.5 ˚ ±0.2 ˚의 영역에서 회절 피크를 나타내지 않는 것을 특징으로 하는 박막 트랜지스터.
- 제4항에 있어서,
상기 반도체층은 하기 수학식 1에 따라 계산한 산소 농도의 감소율이 30% ~ 50%인 것을 특징으로 하는 박막 트랜지스터:
[수학식 1]
,
상기 수학식 1에 있어서,는 산소 농도 감소율,
는 반도체층에 포함된 비정질 산화물이 순수한 상태에서 갖는 산소 농도,
는 상기 박막 트랜지스터의 반도체층 전체에 포함된 산소의 농도를 각각 나타낸다.
- 제8항에 있어서,
상기 채널층은 5㎚~100㎚의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,
상기 산소결핍 유도물질은 탄탈륨(Ta), 스트론튬(Sr), 칼슘(Ca), 가돌리늄(Gd), 스칸듐(Sc), 지르코늄(Zr), 알루미늄(Al), 티타늄(Ti), 나이오븀(Nb), 실리콘(Si), 게르마늄(Ge), 붕소(B), 몰리브덴(Mo), 인(P), 텅스텐(W), 황(S), 하프늄(Hf), 란타넘(La), 이트륨(Y) 및 탄소(C) 중 적어도 하나인 것을 특징으로 하는 박막 트랜지스터.
- 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판; 및
상기 플라스틱 기판 상에 형성된 제1항에 따른 박막 트랜지스터;를 포함하는 트랜지스터 소자.
- 제11항에 있어서,
상기 분자량 5,000 g/mol 이상인 고분자는 연화점이 50℃ ~ 250℃인 것을 특징으로 하는 트랜지스터 소자.
- 제11항에 있어서,
상기 플라스틱 기판 상에 상기 게이트 전극이 접촉하고 상기 소스 및 드레인 전극이 상기 플라스틱 기판에 접촉되지 않는 것을 특징으로 하는 트랜지스터 소자.
- 제11항에 있어서,
상기 플라스틱 기판 상에 상기 소스 및 드레인 전극이 접촉하고 상기 게이트 전극이 상기 플라스틱 기판에 접촉되지 않은 것을 특징으로 하는 트랜지스터 소자.
- 제11항에 있어서,
상기 분자량 5,000 g/mol 이상인 고분자는 폴리에테르술폰(polyethersulfone, PES), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN), 폴리에테르에테르케톤(polyether ether ketone, PEEK), 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET), 폴리아릴레이트(polyarylate, PAR), 사이클릭올레핀폴리머(cyclic olefin polymer, COP), 폴리노보넨(polynorbornene), 폴리카보네이트(polycarbonate, PC), 폴리이미드(polyimide, PI) 및 섬유강화플라스틱(fiber reinforced plastic, FRP) 중에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 트랜지스터 소자.
- 1) 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판 상에 게이트 전극을 형성하는 단계;
2) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계:
3) 상기 게이트 절연막 상에 소스 전극, 반도체층 및 드레인 전극을 형성하되, 상기 반도체층의 양단에 각각 소스 전극 및 드레인 전극을 형성하여 상기 반도체층을 통하여 통전되도록 하는 단계;
4) 상기 반도체층 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 증착하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법.
- 1) 분자량이 5,000 g/mol 이상인 고분자를 포함하는 플라스틱 기판 상에 산소와의 결합 해리 에너지가 500kJ/mol 이상인 산소결핍 유도물질을 증착하는 단계;
2) 상기 산소결핍 유도물질을 실링하도록 반도체층을 형성하고, 상기 반도체층 양단에 소스 및 드레인 전극을 형성하는 단계;
3) 상기 반도체층, 소스 및 드레인 전극 상에 게이트 절연막을 형성하는 단계;
4) 상기 게이트 절연막 상에 게이트 전극을 형성하여 박막 트랜지스터를 형성하는 단계; 및
5) 상기 박막 트랜지스터를 120℃~200℃의 온도로 열처리하여 상기 산소결핍 유도물질을 산화시키는 단계;를 포함하는 트랜지스터 소자의 제조방법.
- 제16항 또는 제17항에 있어서,
상기 산소결핍 유도물질의 두께와 상기 반도체층의 두께는 1:10 ~ 3:1의 두께비를 갖도록 증착하는 것을 특징으로 하는 트랜지스터 소자의 제조방법.
- 제11항에 따른 트랜지스터 소자를 포함하는 전자 기기.
- 제19항에 있어서,
상기 전자 기기는 디스플레이 패널 또는 웨어러블(wearable) 전자기기인 것을 특징으로 하는 전자 기기.
- 제20항에 있어서,
상기 디스플레이 패널은 플렉서블(flexible) 디스플레이 패널인 것을 특징으로 하는 전자 기기.
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- 2021-12-29 KR KR1020210190954A patent/KR102661897B1/ko active IP Right Grant
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