CN103872138A - 晶体管、制造晶体管的方法和包括该晶体管的电子器件 - Google Patents

晶体管、制造晶体管的方法和包括该晶体管的电子器件 Download PDF

Info

Publication number
CN103872138A
CN103872138A CN201310665394.8A CN201310665394A CN103872138A CN 103872138 A CN103872138 A CN 103872138A CN 201310665394 A CN201310665394 A CN 201310665394A CN 103872138 A CN103872138 A CN 103872138A
Authority
CN
China
Prior art keywords
channel layer
region
layer
transistor
district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310665394.8A
Other languages
English (en)
Other versions
CN103872138B (zh
Inventor
朴晙皙
金善载
金兑相
金炫奭
柳明官
徐锡俊
宣钟白
孙暻锡
李相润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Samsung Display Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd, Samsung Display Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103872138A publication Critical patent/CN103872138A/zh
Application granted granted Critical
Publication of CN103872138B publication Critical patent/CN103872138B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

根据示例实施方式，一种晶体管可以包括：彼此层叠的栅极电极、栅极绝缘层和沟道层；以及源极电极和漏极电极，分别接触沟道层的第一区和第二区。沟道层可以包括金属氮氧化物。沟道层的第一区和第二区可以是用包含氢的等离子体处理的区域，并且第一区和第二区具有比沟道层的剩余区域中的载流子浓度高的载流子浓度。沟道层的第一区和第二区可以具有比沟道层的剩余区域低的氧浓度和比其高的氮浓度。沟道层的金属氮氧化物可以包括锌氮氧化物(ZnON）基的半导体。

Description

晶体管、制造晶体管的方法和包括该晶体管的电子器件
技术领域
示例实施方式涉及晶体管、制造晶体管的方法以及包括该晶体管的电子器件。
背景技术
晶体管已经广泛用作电子装置的开关器件或驱动器件。特别地，因为薄膜晶体管可以被制造在玻璃或塑料基板上，所以它们在平板显示器领域诸如液晶显示器（LCD）或有机发光显示器（OLED）中具有多种应用。
为了改善晶体管的操作特性，已经试图利用具有高载流子迁移率的氧化物层作为沟道层。该方法可以被应用于平板显示器装置的薄膜晶体管。
发明内容
示例实施方式涉及包括含有氮氧化物半导体的沟道层的晶体管。
示例实施方式涉及具有优良性能和操作特性的氮氧化物薄膜晶体管。
示例实施方式涉及具有沟道层与源极/漏极电极之间的低接触电阻的晶体管。
示例实施方式涉及制造晶体管的方法。
示例实施方式涉及包括该晶体管的电子器件（例如，平板显示器）。
额外的方面将在以下的描述中被部分地阐述，且部分将从该描述明显，或者可以通过实践示例实施方式而习知。
根据示例实施方式，一种晶体管包括：彼此层叠的栅极电极、栅极绝缘层和沟道层，沟道层面对栅极电极，沟道层包括金属氮氧化物，沟道层包括第一区和第二区，该第一区和第二区是等离子体处理的区域并且具有比沟道层的剩余区域中的载流子浓度高的载流子浓度，栅极绝缘层在沟道层和栅极电极之间；以及源极电极和漏极电极，分别接触沟道层的第一区和第二区。
在示例实施方式中，沟道层的第一区和第二区可以用包含氢的等离子体处理。
在示例实施方式中，沟道层的第一区和第二区可以包含氢。
在示例实施方式中，沟道层的第一区和第二区的氧浓度可以小于沟道层的剩余区域的氧浓度。
在示例实施方式中，沟道层的第一区和第二区的氮浓度可以高于其剩余区域的氮浓度。
在示例实施方式中，沟道层的金属氮氧化物可以包括锌氮氧化物(ZnON）基的半导体。
在示例实施方式中，ZnON基的半导体还可以包括元素X。元素X可以包括以下至少之一：至少一种阳离子、至少一种阴离子以及至少一种阳离子和至少一种阴离子的组合。至少一种阳离子可以包括硼（B）、铝（Al)、镓（Ga）、铟（In）、锡（Sn）、钛（Ti）、锆（Zr）、铪（Hf）和硅（Si）中的至少一种。至少一种阴离子可以包括氟（F）、氯（Cl）、溴（Br）、碘（I）、硫（S）和硒（Se）中的至少一种。
在示例实施方式中，晶体管可以还包括在沟道层上的蚀刻停止层。沟道层的第一区和第二区可以分别位于蚀刻停止层的两侧。
在示例实施方式中，栅极电极可以在沟道层下面。
在示例实施方式中，栅极电极可以在沟道层上方。
根据示例实施方式，一种平板显示器件可以包括所述晶体管。
在示例实施方式中，平板显示器件可以是液晶显示器件或有机发光显示器件。
在示例实施方式中，晶体管可以用作开关元件或驱动元件。
根据示例实施方式，一种制造晶体管的方法包括：形成包括金属氮氧化物的沟道层；对沟道层的第一区和第二区执行等离子体处理；形成接触第一区的源极电极和接触第二区的漏极电极；和形成联接到沟道层的栅极电极。
在示例实施方式中，执行等离子体处理可以包括使用含氢气体。
在示例实施方式中，含氢气体可以包括氨（NH3）、氢（H2）、硅烷（SiH4)和其混合物的其中一种。
在示例实施方式中，等离子体处理可以在大约20℃至大约350℃下执行。
在示例实施方式中，沟道层的金属氮氧化物可以包括ZnON基的半导体。
在示例实施方式中，ZnON基的半导体还可以包括元素X。元素X可以包括以下至少之一：至少一种阳离子、至少一种阴离子以及至少一种阳离子和至少一种阴离子的组合。至少一种阳离子可以包括B、Al、Ga、In、Sn、Ti、Zr、Hf和Si中的至少一种。至少一种阴离子可以包括F、Cl、Br、I、S和Se中的至少一种。
在示例实施方式中，形成沟道层可以包括反应溅射工艺。
在示例实施方式中，反应溅射工艺可以使用以下其中之一：单一Zn靶、包含Zn的第一靶和包含元素X的第二靶、以及包含Zn和元素X二者的靶。
在示例实施方式中，反应溅射工艺可以包括使用氧气（O2）和氮气（N2）气体作为反应气体。
在示例实施方式中，反应溅射工艺可以包括使用氩气（Ar）。
在示例实施方式中，在反应溅射工艺中O2气的流速可以在大约1至大约15sccm的范围内。
在示例实施方式中，在反应溅射工艺中N2气的流速可以在大约20至大约200sccm的范围内。
在示例实施方式中，在反应溅射工艺中Ar气的流速可以在大约1至大约100sccm的范围内。
在示例实施方式中，反应溅射工艺可以在大约25℃至大约300℃下执行。
在示例实施方式中，该方法还可以包括：在对沟道层的第一区和第二区执行等离子体处理之前，在大约150℃至大约350℃退火沟道层。
在示例实施方式中，该方法还可以包括在沟道层上形成蚀刻停止层，沟道层的第一区和第二区可以由蚀刻停止层限定。
在示例实施方式中，栅极电极可以设置在沟道层下面。
在示例实施方式中，栅极电极可以设置在沟道层上方。
根据示例实施方式，一种制造晶体管的方法包括：形成包括金属氮氧化物的沟道层，该沟道层包括第一区和第二区，该第一区和第二区具有比沟道层的在第一区与第二区之间的剩余区域的载流子浓度高的载流子浓度；形成接触第一区的源极电极和接触第二区的漏极电极；以及形成栅极绝缘层和联接到沟道层的栅极电极，该栅极绝缘层在沟道层与栅极电极之间。
在示例实施方式中，沟道层的金属氮氧化物可以包括锌氮氧化物（ZnON）基的半导体。
在示例实施方式中，该方法还可以包括在沟道层上形成一层。所述层可以暴露沟道层的与第一区和第二区相应的两个侧部。形成沟道层可以包括利用含氢气体并利用所述层作为掩模对沟道层执行等离子体处理。
在示例实施方式中，所述层可以是蚀刻停止层。该蚀刻停止层可以包括硅氧化物、硅氮化物和有机绝缘材料中的其中之一。
在示例实施方式中，形成栅极电极可以包括在基板上形成栅极电极，形成栅极绝缘层可以包括在栅极电极和沟道层的其中之一上形成栅极绝缘层。
附图说明
从结合附图对非限制实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解。附图不必按比例绘制，重点在于示出本发明构思的原理。在图中：
图1至图5是根据示例实施方式的晶体管的截面图；
图6A至图6G是示出根据示例实施方式的晶体管的制造方法的截面图；和
图7A至图7D是示出根据示例实施方式的晶体管的制造方法的截面图；
图8(A)和图8(B)是分别示出根据比较示例的晶体管和根据示例实施方式的晶体管的传输特性（栅极电压(Vg)-漏极电流(Id)）的曲线图；
图9(A)和图9(B)是分别示出根据比较示例的晶体管和根据示例实施方式的晶体管的输出特性（漏极电压(Vd)-漏极电流(Id)）的曲线图；以及
图10是包括根据示例实施方式的晶体管的电子器件（平板显示器）的截面图。
具体实施方式
现在将参考附图更全面地描述示例实施方式，在附图中显示出示例实施方式。然而，示例实施方式可以具体化为许多不同形式，且不应被理解为限于此处阐述的实施方式，而是，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的范围全面地传达给本领域的普通技术人员。在图中，为了清晰，夸大了层和区域的厚度。在图中相同的附图标记表示相同的元件，因而可以省略它们的描述。
将理解，当元件被称为“连接”或“联接”到另一元件时，它能直接连接或联接到另一元件，或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，则不存在居间元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。用于描述元件或层之间的关系的其它词应该以类似的方式解释（例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”）。
将理解，虽然术语“第一”、“第二”等等可以在此使用以描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离示例实施方式的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，空间相对术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件可以取向为在所述其它元件或特征“上″。因而，示例性术语“在……下”可以包含上和下两种取向。器件可以被另外地取向（旋转90度或其它取向）并且在此使用的空间相对描述语可以被相应地解释。
在此使用的术语仅用于描述特定实施方式，不意欲限制示例实施方式。在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”说明所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。在一列元件之前的表述诸如“至少之一”修饰整列元件而不修饰该列中的个别元件。
在此参考截面图描述示例实施方式，其中截面图是示例实施方式的理想化实施方式（和中间结构）的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘一般将具有圆化或弯曲的特征和/或注入浓度梯度，而不是注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另外地定义，在此使用的所有术语（包括技术和科学术语）具有与示例实施方式所属领域中的普通技术人员通常理解的相同含义。还将理解，术语（诸如在通常使用的字典中所定义的那些）应被理解为具有与在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度形式化的意义，除非在此清楚地如此定义。
图1是根据示例实施方式的晶体管的截面图。图1中的晶体管可以是具有底栅结构的薄膜晶体管，其中栅极电极G1设置在沟道层C1下面。
参考图1，栅极电极G1可以设置在基板SUB1上。基板SUB1可以是玻璃基板、塑料基板或半导体基板（例如硅基板）。然而，示例实施方式不限于此并且可以使用在半导体制造工艺中通常使用的其它基板。栅极电极G1可以由普通电极材料诸如金属或导电氧化物（例如ITO、IZO、AZO、GZO、ZTO或SnO）形成。栅极绝缘层GI1可以设置在基板SUB1上以覆盖栅极电极G1。栅极绝缘层GI1可以包括硅氧化物层、硅氮氧化物层或硅氮化物层。栅极绝缘层GI1也可以包括具有比硅氮化物的介电常数高的介电常数的其它材料层诸如高介电常数材料层（例如铝氧化物膜、铪氧化物膜等）。栅极绝缘层GI1可以由硅氧化物层、硅氮氧化物层、硅氮化物层和高介电常数材料层中的至少两种的叠层形成。
沟道层C1可以设置在栅极绝缘层GI1上。沟道层C1可以在栅极电极G1上方，从而面对栅极电极G1。沟道层C1在X轴方向上的宽度可以近似等于或大于栅极电极G1在X轴方向上的宽度。然而，示例实施方式不限于此，沟道层C1的宽度可以小于栅极电极G1的宽度。沟道层C1可以包括金属氮氧化物半导体例如锌氮氧化物（ZnON）基的半导体。例如，沟道层C1可以由ZnON或ZnON-X（X：添加元素）形成。添加元素X可以包含硼（B）、铝（Al)、镓（Ga）、铟（In）、锡（Sn）、钛（Ti）、锆（Zr）、铪（Hf）和硅（Si）的阳离子中的至少一种，或包含氟（F）、氯（Cl）、溴（Br）、碘（I）、硫（S）和硒（Se）的阴离子中的至少一种，或包含至少一种阳离子和至少一种阴离子。包含至少一种阳离子的ZnON-X的一些示例是ZnON-Al、ZnON-Ga、ZnON-Hf和ZnON-Si。包含至少一种阴离子的ZnON-X的一些示例是ZnON-F和ZnON-Cl。ZnON-X中的添加元素X可以是掺杂剂。沟道层C1的金属氮氧化物半导体可以是非晶的或晶体的，或可具有包括非晶相和晶相的混合物的结构。沟道层C1可具有在大约5nm至大约150nm范围内的厚度，和/或在大约10nm至大约100nm范围内的厚度。然而，沟道层C1的这样的厚度范围可以变化。
源极电极S1和漏极电极D1可以与沟道层C1接触。源极电极S1和漏极电极D1可以分别接触沟道层C1的第一区1a和第二区1b。第一区1a和第二区1b可以是沟道层C1的一端和另一端。源极电极S1和漏极电极D1可以由与栅极电极G1相同或不同的材料形成。源极电极S1和漏极电极D1的每个可具有单层结构或多层结构。例如，源极电极S1和漏极电极D1的每个可以包括金属诸如铝（Al)、钕（Nd）、铬（Cr）、铜（Cu）、钽（Ta）、钛（Ti）、钼（Mo）、钨（W）、金（Au）或银（Ag）、和其合金。备选地，源极电极S1或漏极电极D1可以包括透明的导电氧化物（TCO）诸如铟锡氧化物（In-Sn-O；ITO）、铟锌氧化物（In-Zn-O；IZO）、锌铝氧化物（Al-Zn-O；AZO）、镓锌氧化物（Ga-Zn-O；GZO）和锌锡氧化物（Zn-Sn-O；ZTO）或其合金。源极电极S1和漏极电极D1的形状和位置可以变化。
沟道层C1的分别接触源极电极S1和漏极电极D1的第一区1a和第二区1b可以是‘等离子体处理的区域’。例如，第一区1a和第二区1b可以用包含氢的等离子体处理。包含氢的等离子体（例如含氢的等离子体）可以指的是‘包括氢的气体的等离子体’。用等离子体处理的第一区1a和第二区1b可以包含氢原子。氢原子可以起载流子施主的作用使得第一区1a和第二区1b的载流子浓度可以增加。沟道层C1的第一区1a和第二区1b可具有比其剩余区域低的氧浓度。换言之，第一区1a和第二区1b可以具有比剩余区域低的氧含量。因而，第一区1a和第二区1b可具有比剩余区域高的氧空位浓度。氧空位可以产生自由电子并且增加载流子浓度。第一区1a和第二区1b可具有比剩余区域高的氮浓度例如高的氮含量。第一区1a和第二区1b可以可具有比沟道层C1的剩余区域高的载流子浓度。例如，第一区1a和第二区1b可具有是剩余区域的载流子浓度的几十至几百倍的载流子浓度。此外，第一区1a和第二区1b可具有比剩余区域低的电阻。因而，第一区1a和源极电极S1之间的接触电阻以及第二区1b和漏极电极D1之间的接触电阻可以是低的。换言之，沟道层C1与源极电极S1或漏极电极D1之间的接触电阻可以通过第一区1a和第二区1b减小。
蚀刻停止层ES1可以设置在沟道层C1上。源极电极S1可以在蚀刻停止层ES1的一端上方延伸同时接触第一区1a，漏极电极D1可以在蚀刻停止层ES1的另一端上方延伸同时接触第二区1b。蚀刻停止层ES1可以在用于形成源极电极S1和漏极电极D1的蚀刻期间限制（和/或防止）对下面的沟道层C1的损坏。例如，蚀刻停止层ES1可以由无机电介质材料（例如硅氧化物或硅氮化物）或有机绝缘材料形成。第一区1a和第二区1b可以位于蚀刻停止层ES1的两侧。在该情形下，沟道层C1的在蚀刻停止层ES1两侧的部分可以被等离子体处理，由此形成第一区1a和第二区1b。换言之，蚀刻停止层ES1可以用作用于在沟道层C1中形成第一区1a和第二区1b的掩模。因而，第一区1a和第二区1b可以由蚀刻停止层ES1限定。
栅极电极G1和栅极绝缘层GI1的厚度可以分别在大约50nm和大约300nm之间以及在大约50nm和大约400nm之间。源极电极S1和漏极电极D1的厚度可以在大约10nm和大约200nm之间。厚度范围不限于此，而是可以根据应用而变化。
钝化层（未示出）可以设置在栅极绝缘层GI1上从而覆盖蚀刻停止层ES1、源极电极S1和漏极电极D1。钝化层可以是硅氧化物层、硅氮氧化物层、硅氮化物层或有机绝缘层，或可以由所述层中的至少两个的叠层形成。钝化层也可以具有在大约50nm和大约1,200nm之间的厚度，但是不限于此。
因为沟道层C1和源极电极S1/漏极电极D1之间的接触特性可以由于第一区1a和第二区1b的存在而改善，所以根据示例实施方式的晶体管可具有增强的性能和操作特性。特别地，因为沟道层C1和源极电极S1/漏极电极D1之间的接触电阻可以由于第一区1a和第二区1b而降低，所以晶体管的场效应迁移率（μ）和亚阈值摆幅（S.S.）特性可以改善。此外，晶体管的漏极电压（Vd）-漏极电流（Id）输出特性可以改善。
在金属氮氧化物半导体用作沟道层的材料时，会期望降低金属氮氧化物半导体（沟道层）和源极/漏极电极之间的接触特性。由于金属氮氧化物半导体（沟道层）和源极电极之间的功函数差，可能在其间产生能量（电势）势垒，由此增加其接触电阻。增加接触电阻可能妨碍载流子（电子）从源极电极注入到金属氮氧化物半导体（沟道层）中。金属氮氧化物半导体（沟道层）和漏极电极之间的接触电阻也可能增加。这些因素会促进晶体管的不良性能和操作特性。然而，在根据示例实施方式的晶体管中，第一区1a和第二区1b（其是被等离子体处理的区域）具有高载流子浓度。因而，沟道层C1和源极电极S1/漏极电极D1之间的能量势垒的宽度（厚度）可以通过第一区1a和第二区1b减小，并且载流子（电子）流动特性可以由于隧道效应而提高。由于第一区1a和第二区1b的存在，能量势垒的高度也可以减小。因此，沟道层C1和源极电极S1/漏极电极D1之间的接触特性可以显著地改善。在这点上，可以提供具有优良的性能和操作特性的晶体管（或金属氮氧化物薄膜晶体管）。
根据示例实施方式，图1的蚀刻停止层ES1可以被省略，如图2中所示。
参考图2，源极电极S1’和漏极电极D1’可以设置为分别接触沟道层C1的第一区1a和第二区1b。源极电极S1’可以延伸到沟道层C1的与第一区1a相邻的部分。类似地，漏极电极D1’可以延伸到沟道层C1的与第二区1b相邻的部分。除了蚀刻停止层ES1的存在以及源极电极S1’和漏极电极D1’的形状之外，图2的晶体管可具有与图1的晶体管类似或相同的结构。
在像在图2的晶体管中一样不使用蚀刻停止层时，可以使用分离的掩模层来限定第一区1a和第二区1b。在沟道层C1上形成掩模层之后，沟道层C1的在掩模层两侧暴露的部分可以被等离子体处理，由此形成第一区1a和第二区1b。随后，可以去除掩模层，然后可以形成源极电极S1’和漏极电极D1’。备选地，可以在去除掩模层之前形成源极电极S1’和漏极电极D1’。
图3示出了根据示例实施方式的晶体管，该晶体管可以是具有顶栅结构的薄膜晶体管，其中栅极电极G2设置在沟道层C2上方。
参考图3，沟道层C2可以设置在基板SUB2上。像图1中的沟道层C1一样，沟道层C2可以包括金属氮氧化物半导体诸如ZnON基的半导体。例如，沟道层C2可以包括ZnON或ZnON-X（X：添加元素）。添加元素X可以包含B、Al、Ga、In、Sn、Ti、Zr、Hf和Si的阳离子中的至少一种、F、Cl、Br、I、S和Se的阴离子中的至少一种、或至少一种所述阳离子和至少一种所述阴离子。
蚀刻停止层ES2可以形成在沟道层C2上，第一区2a和第二区2b可以形成在蚀刻停止层ES2两侧的沟道层C2内。源极电极S2和漏极电极D2可以设置在基板SUB2上从而分别接触沟道层C2的第一区2a和第二区2b。沟道层C2的第一区2a和第二区2b也可具有比其剩余区域低的氧浓度。沟道层C2的第一区2a和第二区2b可具有比其剩余区域高的氧空位浓度。此外，第一区2a和第二区2b可具有比剩余区域高的氮浓度。第一区2a和第二区2b可具有比剩余区域高的载流子浓度和低的电阻。因而，根据示例实施方式，包括第一区2a和第二区2b的晶体管可以表现出沟道层C2与源极电极S2/漏极电极D2之间的增强的接触特性。
栅极绝缘层GI2可以设置在基板SUB2上以覆盖沟道层C2、源极电极S2和漏极电极D2。栅极电极G2可以设置在栅极绝缘层GI2上。晶体管还可以包括形成在栅极绝缘层GI2上的钝化层（未示出）从而覆盖栅极电极G2。
基板SUB2、沟道层C2、蚀刻停止层ES2、源极电极S2、漏极电极D2、栅极绝缘层GI2和栅极电极G2可具有与其在图1的晶体管中的相应组件相同或类似的厚度和材料。
根据示例实施方式，蚀刻停止层ES2可以被省略，如图4中所示。
参考图4，源极电极S2’和漏极电极D2’可以设置为分别接触沟道层C2的第一区2a和第二区2b。源极电极S2’可以延伸到沟道层C2的与第一区2a相邻的部分。类似地，漏极电极D2’可以延伸到沟道层C2的与第二区2b相邻的部分。除了蚀刻停止层ES2不存在以及源极电极S2’和漏极电极D2’的形状之外，图4的晶体管可具有与图3的晶体管类似或相同的结构。
第一区1a和第二区1b或第一区2a和第二区2b可具有与图1至图4中示出的那些不同的形状。图5示出了根据示例实施方式的晶体管，其具有与图1的晶体管类似的结构，除了第一区1a’和第二区1b’的形状之外。
参考图5，与具有遵循沟道层C1的一端的表面轮廓的弯折形状的第一区1a和第二区1b相比，第一区1a’和第二区1b’可具有跨越水平（X轴）方向的均一（相对均一）的厚度。第一区1a’和第二区1b’可以比图1所示的第一区1a和第二区1b更深地深入沟道层C1中。第一区1a和第二区1b可具有除了图5中示出的第一区1a’和第二区1b’的形状之外的其它形状。
图6A至图6G是示出根据示例实施方式的晶体管的制造方法的截面图。在示例实施方式中，通过图6A至图6G中示出的方法形成的晶体管可以是具有底栅结构的薄膜晶体管。
参考图6A，栅极电极G10可以形成在基板SUB10上，覆盖栅极电极G10的栅极绝缘层GI10可以形成在基板SUB10上。基板SUB10可以是玻璃基板、塑料基板或半导体基板（例如硅基板）、或在半导体制造工艺中通常使用的多种其它基板的其中之一。栅极电极G10可以由一般的电极材料诸如金属或导电氧化物形成。栅极绝缘层GI10可以由硅氧化物、硅氮氧化物、硅氮化物或具有比硅氮化物高的介电常数的其它材料诸如高介电常数材料形成。栅极绝缘层GI10可以由硅氧化物层、硅氮氧化物层、硅氮化物层和高介电常数材料层中的至少两种的叠层形成。
参考图6B，用于沟道的半导体层C100可以形成在栅极绝缘层GI10上。用于沟道的半导体层C100可以由金属氮氧化物半导体诸如ZnON基的半导体形成。例如，半导体层C100可以由ZnON或ZnON-X（X：添加元素）形成。添加元素X可以包含B、Al、Ga、In、Sn、Ti、Zr、Hf和Si的阳离子中的至少一种、或可以包含F、Cl、Br、I、S和Se的阴离子中的至少一种、或可以包含至少一种所述阳离子和至少一种所述阴离子。包含至少一种阳离子的ZnON-X的一些示例是ZnON-Al、ZnON-Ga、ZnON-Hf和ZnON-Si。包含至少一种阴离子的ZnON-X的一些示例是ZnON-F和ZnON-Cl。ZnON-X中的添加元素X可以是掺杂剂。用于沟道的半导体层C100可以是非晶的或晶体的，或可具有包括非晶相和晶相的混合物的结构。用于沟道的半导体层C100可具有在大约5nm至大约150nm范围内的厚度，特别地是在大约10nm至大约100nm范围内的厚度。然而，用于沟道的半导体层C100的适当厚度范围可以变化。
例如，用于沟道的半导体层C100可以通过物理气相沉积（PVD）方法诸如反应溅射沉积。在用于沟道的半导体层C100由ZnON-X（X：添加元素）形成时，反应溅射可以通过利用Zn靶和包含元素X的靶的共溅射执行。备选地，反应溅射可以通过既包含Zn又包含元素X的单一靶诸如Zn-X合金靶执行。在用于沟道的半导体层C100由ZnON形成时，可以在反应溅射中使用单一的Zn靶。反应溅射可以使用O2和N2作为反应气体。在该情形下，O2气体的流速可以在大约1至大约15sccm的范围内。N2气体的流速可以在大约20至大约200sccm的范围内。在反应溅射中，氩（Ar）气体也可以用于产生等离子体。在该情形下，Ar气体的流速可以在大约1至大约100sccm的范围内。通过从Ar气体产生等离子体，可以增加沉积效率。反应溅射可以在大约25℃至大约300℃的温度下执行。换言之，在用于沟道的半导体层C100通过反应溅射形成时，基板SUB10可以保持在大约25℃至大约300℃的温度下。形成上述用于沟道的半导体层C100的方法可以仅是一示例，用于沟道的半导体层C100可以通过其它方法形成。例如，用于沟道的半导体层C100可以通过除反应溅射以外的方法形成，诸如金属有机化学气相沉积（MOCVD）、化学气相沉积（CVD）、原子层沉积(ALD)或蒸镀。
参考图6C，可以对用于沟道的半导体层C100执行退火（例如热处理）。该退火可以被称为‘第一退火’。第一退火可以在大约150℃至350℃执行。第一退火可以在N2、O2或空气气氛中执行。通过第一退火，用于沟道的半导体层C100可以被稳定化。在用于沟道的半导体层C100由ZnON基的半导体制成时，ZnON基的半导体可以与湿气等反应从而经受劣化。为了限制（和/或防止）ZnON基的半导体的劣化，可以执行第一退火以使用于沟道的半导体层C100稳定。通过执行第一退火，薄的保护层（未示出）可以形成在用于沟道的半导体层C100的表面上，并且用于沟道的半导体层C100的整体物理特性可以稳定。
用于沟道的半导体层C100可以被图案化以形成沟道层C10，如图6D所示。参考图6D，沟道层C10可以设置在栅极绝缘层GI10的与下面的栅极电极G10相应的部分上，从而面对栅极电极G10。
参考图6E，蚀刻停止层ES10可以形成在沟道层C10上。蚀刻停止层ES10可以形成在沟道层C10的中心部分（或与其相邻的区域）上。因而，沟道层C10的在蚀刻停止层ES10两侧的部分可以被暴露。蚀刻停止层ES10可以由无机电介质材料（例如硅氧化物、硅氮化物等）和/或有机体绝缘材料等形成。
参考图6F，通过利用蚀刻停止层ES10作为掩模，沟道层C10的暴露部分可以经受等离子体处理，由此在沟道层C10中形成等离子体处理的区域例如第一区10a和第二区10b。等离子体处理可以利用含氢的气体执行。例如，含氢的气体可以包括氨（NH3）、氢（H2）、硅烷（SiH4)和其混合物的其中一种。等离子体处理可以在大约20℃至大约350℃执行，其可以意味着基板SUB10被维持在大约20℃至大约350℃。等离子体处理可以被执行几秒至几分钟。经受等离子体处理的第一区10a和第二区10b可以包含氢原子。氢原子可以起载流子施主的作用以增加载流子浓度。沟道层C10的第一区10a和第二区10b可具有比其剩余区域低的氧浓度。换言之，第一区10a和第二区10b可以可具有比剩余区域低的氧含量。第一区10a和第二区10可具有比剩余区域高的氧空位浓度。氧空位可以产生自由电子以增加载流子浓度。第一区10a和第二区10b也可具有比剩余区域高的氮浓度例如高的氮含量。第一区10a和第二区10b可具有比剩余区域高的载流子浓度。第一区10a和第二区10b可具有是剩余区域的载流子浓度的几十至几百倍的载流子浓度。例如，如果沟道层C10由ZnON形成，并且NH3等离子体用于形成第一区10a和第二区10b，则第一区10a和第二区10b可具有大约1019/cm3的载流子浓度，其是没有被等离子体处理的剩余区域的载流子浓度(大约1017/cm3）的大约100倍高。此外，第一区10a和第二区10b可具有比剩余区域低的电阻。
参考图6G，源极电极S10和漏极电极D10可以形成在栅极绝缘层GI10上从而分别接触第一区10a和第二区10b。源极电极S10可以接触第一区10a并且在蚀刻停止层ES10的一端上方延伸，而漏极电极D10可以接触第二区10b并且在蚀刻停止层ES10的另一端上方延伸。期望的（和/或备选地预定的）导电层可以形成在栅极绝缘层GI10上从而覆盖沟道层C10和蚀刻停止层ES10，并且可以被图案化（蚀刻），由此形成源极电极S10和漏极电极D10。在该情形下，蚀刻停止层ES10可以在用于形成源极电极S10和漏极电极D10的蚀刻期间限制（和/或防止）对下面的沟道层C10的损坏。源极电极S10和漏极电极D10可以由与栅极电极G10相同或不同的材料形成。源极电极S10和漏极电极D10的每个可具有单层结构或多层结构。例如，源极电极S10和漏极电极D10的每个可以包括金属诸如Al、Nd、Cr、Cu、Ta、Ti、Mo、W、Au或Ag和其合金。备选地，源极电极S10或漏极电极D10可以包括透明的导电氧化物（TCO）诸如ITO、IZO、AZO、GZO或ZTO和其合金。
沟道层C10和源极电极S10/漏极电极D10之间的接触特性可以由于第一区10a和第二区10b的存在而被改善。换言之，其间的接触电阻可以由于第一区10a和第二区10b而降低。
接着，可以对所得结构（例如晶体管）执行随后的退火。随后的退火可以被称为第二退火。第二退火可以在大约150℃至350℃执行。第二退火可以在N2、O2或空气气氛中执行。
钝化层（未示出）可以形成在栅极绝缘层GI10上从而覆盖蚀刻停止层ES10、源极电极S10和漏极电极D10。钝化层可以是硅氧化物层、硅氮氧化物层、硅氮化物层或有机绝缘层，或可以由这些层中的至少两个的叠层形成。第二退火可以在形成钝化层之前或之后执行。
图6A至图6G示出了用于制造根据示例实施方式的图1的晶体管的方法的一示例。该方法可以被修改以制造图2的晶体管。例如，在图6E示出的操作中，可以代替蚀刻停止层ES10形成具有与蚀刻停止层ES10相同的（或类似的）形状的掩模层。然后，像在图6F中示出的操作一样，沟道层C10的在掩模层两侧的暴露部分可以被等离子体处理以形成第一区10a和第二区10b，之后去除掩模层。然后源极电极和漏极电极可以形成为分别接触第一区10a和第二区10b，由此制造图2的晶体管。在该情形下，掩模层可以由光敏材料或一般的绝缘（电介质）材料形成。此外，取决于参考图6F描述的等离子体处理条件，第一区10a和第二区10b的形状可以变化。因而，通过调整等离子体处理条件，可以获得图5中示出的晶体管的结构。可以对图6A至图6G中示出的制造晶体管的方法进行其它变形。
图7A至图7D是示出根据示例实施方式的晶体管的制造方法的截面图。该晶体管是具有顶栅结构的薄膜晶体管。
参考图7A，沟道层C20可以设置在基板SUB20上，蚀刻停止层ES20可以形成在沟道层C20上。沟道层C20可以以与参考图6B至图6D描述的相同或类似的方式形成。因而，沟道层C20可以包括金属氮氧化物半导体诸如ZnON基的半导体。蚀刻停止层ES20可以以与参考图6E描述的相同或类似的方式形成。
参考图7B，沟道层C20的在蚀刻停止层ES20两侧暴露的部分可以经受等离子体处理，由此形成第一区20a和第二区20b。在该情形下，等离子体处理可以以与参考图6F描述的相同或类似的方式执行。更具体而言，等离子体处理可以在大约20℃至大约350℃通过使用含氢气体诸如NH3、H2、SiH4或其混合物而执行。通过等离子体处理在沟道层C20中形成的第一区20a和第二区20b可具有与在图6F中示出的第一区10a和第二区10b相同的特性。
参考图7C，源极电极S20和漏极电极D20可以形成在基板SUB20上从而分别接触第一区20a和第二区20b。源极电极S20和漏极电极D20可以由与参考图6G描述的源极电极S10和漏极电极D10的那些相同或类似的材料并以与其相同或类似的方式形成。
参考图7D，栅极绝缘层GI20可以形成在基板SUB20上方从而覆盖源极电极S20、漏极电极D20以及在源极电极S20和漏极电极D20之间暴露的蚀刻停止层ES20。栅极电极G20可以由栅极绝缘层GI20形成。栅极电极G20可以设置在沟道层C20上方。栅极绝缘层GI20和栅极电极G20可以由与参考图6A描述的栅极绝缘层GI10和栅极电极G10相同或类似的材料并以与其相同或类似的方式形成。
接着，可以以与参考图6G描述的随后的退火（例如第二退火）相同或类似的方式对所得结构（例如晶体管）执行随后的退火。钝化层（未示出）可以进一步形成在栅极绝缘层GI20上从而覆盖栅极电极G20。钝化层可以是硅氧化物层、硅氮氧化物层、硅氮化物层或有机绝缘层，或可以由这些层中的至少两个的叠层形成。随后的退火可以在形成钝化层之前或之后执行。
图7A至图7D示出了用于制造图3的晶体管的根据示例实施方式的方法的一示例。该方法可以被修改以制造图4的晶体管。因为在阅读参考图7A至图7D描述的方法时，对于本领域的普通技术人员而言，制造图4的晶体管的方法将是明显的，所以在此省略其详细描述。
图8(A)和图8(B)是分别示出根据比较示例的晶体管和根据示例实施方式的晶体管的传输特性（栅极电压(Vg)-漏极电流(Id)）的曲线图。虽然根据比较示例的晶体管可具有与图1中示出的结构类似的结构，但是其可以不包括是等离子体处理的区域的第一区1a和第二区1b。换言之，在根据比较示例的晶体管中，在不对沟道层的两端执行等离子体处理的情形下，形成源极电极和漏极电极。根据示例实施方式的晶体管可具有与图1的晶体管相同的结构，在图1的晶体管中第一区1a和第二区1b用NH3等离子体处理大约20秒。根据比较示例的晶体管和根据示例实施方式的晶体管中的沟道层由ZnON-Ga例如GaZnON形成。
如能够从图8(A)和图8(B)观察到的，与根据比较示例的没有等离子体处理的晶体管相比，根据示例实施方式的利用等离子体处理的晶体管可以表现出优良的场效应迁移率（μ）和亚阈值摆幅（S.S.）特性。这被认为是起因于利用等离子体处理而对沟道层与源极/漏极电极之间的接触特性的改善。换言之，通过使用如图1所示的第一区1a和第二区1b，沟道层C1和源极电极S1/漏极电极D1之间的接触特性可以改善，因而晶体管的性能和操作特性可以被增强。
表1显示出根据比较示例的晶体管和根据示例实施方式的晶体管的由图8所示的传输特性计算的物理特性。
表1
Figure BDA0000433929530000161
如从表1明显的是，根据示例实施方式的晶体管拥有是比较示例的晶体管的场效应迁移率（μ）的大约3倍高的场效应迁移率。根据示例实施方式的晶体管具有小于比较示例的晶体管的亚阈值摆幅（S.S.），例如亚阈值斜度，根据比较示例的晶体管的亚阈值斜度是根据示例实施方式的晶体管的亚阈值斜度的大约1.5倍。这意味着与比较示例相比，根据示例实施方式的晶体管可具有优良的场效应迁移率(μ)和亚阈值摆幅（S.S.）特性。
图9(A)和图9(B)是分别示出根据比较示例的晶体管和根据示例实施方式的晶体管的输出特性（漏极电压Vd-漏极电流Id）的曲线图。在图9中根据比较示例的晶体管和根据示例实施方式的晶体管具有与图8中的对应物相同的结构。在图9的(A)和(B)中示出的输出特性是分别在20V、25V和30V的栅极电压处测量的。
参考图9，根据示例实施方式，与根据比较示例的晶体管相比，晶体管显示了优良的输出特性（漏极电压Vd-漏极电流Id）。换言之，与根据比较示例的晶体管相比，根据示例实施方式的晶体管在相同栅极电压Vg处表现出显著高的漏极电流Id。可以从图9看出，根据示例实施方式的晶体管的性能和操作特性可以通过使用等离子体处理改善沟道层和源极/漏极电极之间的特性而被显著地增强。
根据示例实施方式的晶体管可以用作用于平板显示器诸如液晶显示器件或有机发光显示器件的开关器件或驱动器件。特别地，根据示例实施方式的晶体管可以应用于下一代高分辨率的平板显示器诸如用于输送超高分辨率（UHD）图像的有源矩阵液晶显示器（AMLCD）和有源矩阵有机发光二极管（AMOLED）。如上所述，因为根据示例实施方式的晶体管具有优良的性能和操作特性，所以在平板显示器中使用所述晶体管可以改善平板显示器的性能。此外，根据示例实施方式的晶体管可以用于电子装置诸如存储器件和逻辑器件以及平板显示器的领域中的各种应用。
图10是包括根据示例实施方式的晶体管的电子器件（平板显示器）的截面图。根据本实施方式的电子器件（平板显示器）是液晶显示器。
参考图10，液晶层150可以插置在第一基板100和第二基板200之间。第一基板100可以是包括晶体管例如图1至图5的晶体管的至少之一作为开关或驱动元件的阵列基板。第一基板100可以包括连接到晶体管的像素电极（未示出）。第二基板200可以包括与像素电极相应的对电极（未示出）。取决于施加到第一基板100和第二基板200的电压，液晶层150中的液晶可以在不同的方向上排列。包括根据示例实施方式的晶体管的电子器件不限于此，而可以是各种其他结构。
应该理解，在此描述的示例性实施方式仅应该以说明性含义被理解，而不是用于限制目的。本领域的普通技术人员还将理解，可以在图1至图5的晶体管中进行组件和结构中的各种改变。例如，沟道层可具有包括多个层的多层结构，所述多个层中的其中之一是金属氮氧化物半导体层。根据示例实施方式的晶体管也可以具有双栅结构。可以对图6A至图6G和图7A至图7D中示出的制造晶体管的方法进行各种变形。
虽然已经特别显示并描述了示例实施方式，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离权利要求书的精神和范围。
本申请要求享有2012年12月10日在韩国知识产权局提交的韩国专利申请No.10-2012-0143031的优先权，其公开通过全文引用结合于此。

Claims (20)

1.一种晶体管，包括：
彼此层叠的栅极电极、栅极绝缘层和沟道层，
所述沟道层面对所述栅极电极，
所述沟道层包括金属氮氧化物，
所述沟道层包括第一区和第二区，该第一区和第二区是等离子体处理的区域并且具有比所述沟道层的剩余区域中的载流子浓度高的载流子浓度，
所述栅极绝缘层在所述沟道层和所述栅极电极之间；和
源极电极和漏极电极，分别接触所述沟道层的所述第一区和所述第二区。
2.根据权利要求1所述的晶体管，其中所述沟道层的所述第一区和所述第二区用包含氢的等离子体处理。
3.根据权利要求1所述的晶体管，其中所述沟道层的所述第一区和所述第二区包含氢。
4.根据权利要求1所述的晶体管，其中所述沟道层的所述第一区和所述第二区的氧浓度小于所述沟道层的所述剩余区域的氧浓度。
5.根据权利要求1所述的晶体管，其中所述沟道层的所述第一区和所述第二区的氮浓度高于所述剩余区域的氮浓度。
6.根据权利要求1所述的晶体管，其中所述沟道层的所述金属氮氧化物包括锌氮氧化物基的半导体。
7.根据权利要求6所述的晶体管，其中所述锌氮氧化物基的半导体还包括元素X，和
X包括以下至少之一：至少一种阳离子、至少一种阴离子以及至少一种阳离子和至少一种阴离子的组合，
所述至少一种阳离子包括硼、铝、镓、铟、锡、钛、锆、铪和硅中的至少一种，
所述至少一种阴离子包括氟、氯、溴、碘、硫和硒中的至少一种。
8.根据权利要求1所述的晶体管，还包括：
在所述沟道层上的蚀刻停止层，
其中所述沟道层的所述第一区和第二区位于所述蚀刻停止层的两侧。
9.根据权利要求1所述的晶体管，其中所述栅极电极在所述沟道层的下面和上方中的其中之一。
10.一种平板显示器，包括：权利要求1的所述晶体管。
11.一种制造晶体管的方法，所述方法包括：
形成包括金属氮氧化物的沟道层；
对所述沟道层的所述第一区和所述第二区执行等离子体处理；
形成接触所述第一区的源极电极和接触所述第二区的漏极电极；和
形成联接到所述沟道层的栅极电极。
12.根据权利要求11所述的方法，其中执行所述等离子体处理包括使用含氢气体。
13.根据权利要求11所述的方法，其中执行所述等离子体处理在20℃至350℃的温度下执行。
14.根据权利要求11所述的方法，其中所述沟道层的所述金属氮氧化物包括锌氮氧化物基的半导体。
15.根据权利要求14所述的方法，其中形成所述沟道层包括使用以下其中之一的反应溅射工艺：
单一的锌靶、包含锌的第一靶和包含元素X的第二靶、以及包含锌和所述元素X二者的靶。
16.根据权利要求15所述的方法，其中所述反应溅射工艺包括使用氧气和氮气气体作为反应气体。
17.根据权利要求16所述的方法，其中
在所述反应溅射工艺中的所述氧气的流速在1至15sccm的范围内，
在所述反应溅射工艺中所述氮气的流速在20至200sccm的范围内。
18.根据权利要求16所述的方法，其中所述反应溅射工艺还包括使用氩气。
19.根据权利要求11所述的方法，还包括：在对所述沟道层的所述第一区和所述第二区执行所述等离子体处理之前，在150℃至350℃的温度退火所述沟道层。
20.根据权利要求11所述的方法，还包括：
在所述沟道层上形成蚀刻停止层，
其中所述沟道层的所述第一区和所述第二区由所述蚀刻停止层限定。
CN201310665394.8A 2012-12-10 2013-12-10 晶体管、制造晶体管的方法和包括该晶体管的电子器件 Active CN103872138B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0143031 2012-12-10
KR1020120143031A KR101980196B1 (ko) 2012-12-10 2012-12-10 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자

Publications (2)

Publication Number Publication Date
CN103872138A true CN103872138A (zh) 2014-06-18
CN103872138B CN103872138B (zh) 2018-04-20

Family

ID=49679441

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310665394.8A Active CN103872138B (zh) 2012-12-10 2013-12-10 晶体管、制造晶体管的方法和包括该晶体管的电子器件

Country Status (4)

Country Link
US (1) US9123750B2 (zh)
EP (1) EP2741335B1 (zh)
KR (1) KR101980196B1 (zh)
CN (1) CN103872138B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167448A (zh) * 2014-08-05 2014-11-26 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104538457A (zh) * 2015-01-15 2015-04-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
CN104916546A (zh) * 2015-05-12 2015-09-16 京东方科技集团股份有限公司 阵列基板的制作方法及阵列基板和显示装置
CN105826250A (zh) * 2016-05-17 2016-08-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法
CN106972062A (zh) * 2015-11-17 2017-07-21 株式会社理光 场效应晶体管及其制造方法,显示元件,显示装置,系统
CN110310993A (zh) * 2018-03-21 2019-10-08 三星电子株式会社 半导体装置及其形成方法
WO2020098091A1 (zh) * 2018-11-14 2020-05-22 惠科股份有限公司 显示基板及其制作方法和显示装置
CN115274860A (zh) * 2015-11-20 2022-11-01 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104362180B (zh) * 2014-10-15 2017-02-22 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板和显示装置
US9985139B2 (en) 2014-11-12 2018-05-29 Qualcomm Incorporated Hydrogenated p-channel metal oxide semiconductor thin film transistors
US9685542B2 (en) 2014-12-30 2017-06-20 Qualcomm Incorporated Atomic layer deposition of P-type oxide semiconductor thin films
US9647135B2 (en) 2015-01-22 2017-05-09 Snaptrack, Inc. Tin based p-type oxide semiconductor and thin film transistor applications
KR102571072B1 (ko) 2015-12-31 2023-08-29 충남대학교산학협력단 박막 트랜지스터 및 그의 제조방법
US20180193055A1 (en) * 2016-08-31 2018-07-12 Zhao ying Zhou Rotary drive ultrasonic surgical device and methods of use
KR102627305B1 (ko) 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치
DE112018005420T5 (de) 2018-01-10 2020-07-30 Intel Corporation Dünnfilmtransistoren mit niedrigem kontaktwiderstand
KR102145387B1 (ko) * 2019-01-07 2020-08-18 한양대학교 산학협력단 박막 트랜지스터 및 그 제조방법
CN114424325A (zh) * 2019-08-07 2022-04-29 应用材料公司 用于3d nand的修改的堆叠

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101814529A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 薄膜晶体管及其制造方法,以及半导体装置
US20110159646A1 (en) * 2007-05-29 2011-06-30 Ryu Myung-Kwan Thin film transistors and methods of manufacturing the same
US20120161123A1 (en) * 2010-12-28 2012-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120228605A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235640B1 (en) 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
KR100384849B1 (ko) 2000-12-14 2003-05-22 주식회사 하이닉스반도체 반도체소자 제조 방법
US20040198046A1 (en) 2003-04-01 2004-10-07 Lee Yu-Chou Method for decreasing contact resistance of source/drain electrodes
TWI511299B (zh) 2008-09-01 2015-12-01 Semiconductor Energy Lab 半導體裝置的製造方法
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110159646A1 (en) * 2007-05-29 2011-06-30 Ryu Myung-Kwan Thin film transistors and methods of manufacturing the same
CN101814529A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 薄膜晶体管及其制造方法,以及半导体装置
US20120161123A1 (en) * 2010-12-28 2012-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120228605A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167448A (zh) * 2014-08-05 2014-11-26 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9917203B2 (en) 2014-08-05 2018-03-13 Boe Technology Group Co., Ltd. Thin film transistor, manufacturing method thereof, array substrate and display apparatus
CN104538457A (zh) * 2015-01-15 2015-04-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
CN104916546A (zh) * 2015-05-12 2015-09-16 京东方科技集团股份有限公司 阵列基板的制作方法及阵列基板和显示装置
US9806199B2 (en) 2015-05-12 2017-10-31 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and display device having the same, and method of manufacturing thereof
CN104916546B (zh) * 2015-05-12 2018-03-09 京东方科技集团股份有限公司 阵列基板的制作方法及阵列基板和显示装置
US10008612B2 (en) 2015-05-12 2018-06-26 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and display device having the same, and method of manufacturing thereof
CN106972062A (zh) * 2015-11-17 2017-07-21 株式会社理光 场效应晶体管及其制造方法,显示元件,显示装置,系统
CN115274860A (zh) * 2015-11-20 2022-11-01 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
CN105826250A (zh) * 2016-05-17 2016-08-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法
CN110310993A (zh) * 2018-03-21 2019-10-08 三星电子株式会社 半导体装置及其形成方法
CN110310993B (zh) * 2018-03-21 2023-09-26 三星电子株式会社 半导体装置及其形成方法
US11862476B2 (en) 2018-03-21 2024-01-02 Samsung Electronics Co., Ltd. Method of forming a semiconductor device including an active region with variable atomic concentration of oxide semiconductor material
WO2020098091A1 (zh) * 2018-11-14 2020-05-22 惠科股份有限公司 显示基板及其制作方法和显示装置

Also Published As

Publication number Publication date
KR101980196B1 (ko) 2019-05-21
EP2741335A1 (en) 2014-06-11
KR20140074742A (ko) 2014-06-18
EP2741335B1 (en) 2017-02-22
CN103872138B (zh) 2018-04-20
US20140159035A1 (en) 2014-06-12
US9123750B2 (en) 2015-09-01

Similar Documents

Publication Publication Date Title
CN103872138A (zh) 晶体管、制造晶体管的方法和包括该晶体管的电子器件
CN107689345B (zh) Tft基板及其制作方法与oled面板及其制作方法
US9768310B2 (en) Thin film transistor, organic light-emitting diode display including the same, and manufacturing method thereof
US9087907B2 (en) Thin film transistor and method of manufacturing the same
JP5137146B2 (ja) 半導体素子及びその製造方法
TWI500161B (zh) 混合式薄膜電晶體及其製造方法以及顯示面板
EP2346082B1 (en) Transistors, Methods of Manufacturing a Transistor, and Electronic Devices Including a Transistor
WO2017092173A1 (zh) Tft背板结构及其制作方法
US20140239291A1 (en) Metal-oxide semiconductor thin film transistors and methods of manufacturing the same
US20150060990A1 (en) Transistors, methods of manufacturing the same, and electronic devices including the transistors
CN103681751A (zh) 薄膜晶体管阵列基板及其制造方法
TWI405335B (zh) 半導體結構及其製造方法
US20150187948A1 (en) Semiconductor device and method for producing same
US9991319B2 (en) Thin film transistor, method of manufacturing the thin film transistor and flat panel display having the thin film transistor
CN101740636A (zh) 薄膜晶体管和显示装置
US20140312320A1 (en) Method of manufacturing thin-film transistor, method of manufacturing organic light-emitting display device including the same, and thin-film transistor and organic light-emitting display device manufactured using the methods
US9076721B2 (en) Oxynitride channel layer, transistor including the same and method of manufacturing the same
US9508544B2 (en) Semiconductor device and method for manufacturing same
US20130260497A1 (en) Method for manufacturing a thin film transistor array panel
CN103022144B (zh) 氧化物半导体
CN102683383A (zh) 显示装置和电子设备
US9553197B2 (en) Thin film transistor and display device including the same
US10551704B2 (en) Active matrix substrate method of manufacturing active matrix substrate, and display device
US10510898B2 (en) Thin film transistor and manufacturing method therefor
CN118039702A (zh) 一种顶栅肖特基氧化物薄膜晶体管及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant