JPH0850306A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 低抵抗半導体層の形成にイオン注入法を用い
た場合に、チャネル領域における非晶質硅素薄膜の膜厚
を充分に確保でき、比較的低い加速電圧により、低抵抗
半導体層とソース電極およびドレイン電極との電気的接
続が容易かつ確実に得られる薄膜トランジスタを提供す
る。 【構成】 絶縁基板21の上面に遮光膜22を介して絶縁膜
23を形成する。絶縁膜23上に、ソース電極24およびドレ
イン電極25を形成し、少なくとも一部とそれぞれ積層す
る非晶質硅素薄膜27を形成する。ソース電極24とドレイ
ン電極25との積層部分を、不純物イオンを含むイオンの
注入による低抵抗半導体層23とする。非晶質硅素薄膜27
上に、ゲート絶縁膜28およびゲート電極29を順次積層形
成する。ゲート絶縁膜28は、ゲート電極29と接合した部
分の膜厚が、ソース電極24およびドレイン電極25に対応
する領域の膜厚より厚い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばアクティブマ
トリクス型液晶表示素子などに用いられる薄膜トランジ
スタおよびその製造方法に関する。

【０００２】

【従来の技術】近年、液晶を用いた表示装置では、テレ
ビジョン表示やグラフィックディスプレイなどを指向し
た大容量、高密度のアクティブマトリクス型液晶表示装
置の開発および実用化が盛んである。このような表示装
置では、クロストークのない高コントラススト表示が行
なえるように、各画素の駆動および制御手段として、半
導体スイッチが用いられる。

【０００３】そして、この半導体スイッチとしては、透
過型表示が可能で、大面積化も容易であるとの理由によ
り、透明絶縁基板上に形成された薄膜トランジスタが用
いられる。なかでも、大面積基板上に形成でき、低温プ
ロセスが可能であるなどの理由から、非晶質硅素を用い
た薄膜トランジスタが最も一般的に用いられる。

【０００４】また、薄膜トランジスタの構造は、ゲート
電極や半導体薄膜層、ソース電極およびドレイン電極の
相対的な位置関係により、コプラナ型とスタガード型と
に大きく分類される。そして、上述のように絶縁基板上
に形成する非晶質硅素薄膜トランジスタの場合、製造プ
ロセス的に有為な面が多いスタガード型が多く用いられ
る。

【０００５】このスタガード型には、図１５で示す順ス
タガード型と図示しない逆スタガード型とがある。そし
て、順スタガード型は、図示のように、絶縁基板11上に
遮光膜12を介して絶縁膜13を形成し、この絶縁膜13上に
ソース電極14およびドレイン電極15を形成し、これらソ
ース電極14およびドレイン電極15上に低抵抗半導体層16
を介して非晶質硅素薄膜17を積層させ、さらに、ゲート
絶縁膜18およびゲート電極19を順次積層形成したもので
ある。

【０００６】これに対し、逆スタガード型は、積層順を
上述とは逆にしたもので、絶縁基板上にゲート電極、ゲ
ート絶縁膜、非晶質硅素薄膜、低抵抗半導体層、ソース
電極およびドレイン電極を順次積層形成したものであ
る。この逆スタガード型に対し、前述した順スタガード
型は、一般に製造工程の短縮化が可能であり、この順ス
タガード型のものが広く用いられる。

【０００７】ここで、アクティブマトリクス型の液晶表
示装置では、上述したような薄膜トランジスタを多数形
成した２枚の基板にラビングによる配向処理をそれぞれ
施し、これら２枚の基板の配向方向が、互いに９０°を
成す状態で平行に対向配置し、これら２枚の基板間にネ
マチックタイプの液晶組成物を挟持させたツイストネマ
チック（ＴＮ）型のものが広く用いられている。

【０００８】ところで、この種の非晶質硅素薄膜トラン
ジスタでは、図１５で示したように、ソース電極14およ
びドレイン電極15と非晶質硅素薄膜17との間に低抵抗半
導体層16を形成するのが一般的である。この低抵抗半導
体層16は、非晶質硅素薄膜17とソース電極14およびドレ
イン電極15とをオーミック状態で電気的に接続する役割
を有している。

【０００９】そして、この低抵抗半導体層16の形成方法
としては、プラズマＣＶＤにより、硅素に対してドーナ
となり得る不純物元素、たとえば燐（Ｐ）を含むガスを
原料として、ソース電極14およびドレイン電極15上にそ
れぞれ積層形成するのが一般的である。この他に、図１
６で示すように、非晶質硅素薄膜17の、ソース電極14お
よびドレイン電極15上と対応した部分に、硅素に対して
ドーナとなり得る不純物元素、たとえば燐（Ｐ）をイオ
ン状態で外部から注入することにより、非晶質硅素薄膜
17の対応部分自体を低抵抗半導体層16に改質する方法が
近年用いられるようになってきている。

【００１０】ここで、プラズマＣＶＤにより低抵抗半導
体層16を積層形成する方法では、低抵抗半導体層16の形
成に使用するプラズマＣＶＤ法が、ダストを発生すると
ともに、稼働率が低い問題を有している。

【００１１】これに対し、イオン注入法では、前工程で
形成された非晶質硅素薄膜17にイオン注入することによ
り、この非晶質硅素薄膜17自体を低抵抗半導体層16に改
質している。このため、プラズマＣＶＤ法に見られるよ
うな問題は原理的に含まず、薄膜トランジスタにおける
低抵抗半導体層16の形成に好適である。

【００１２】ところで、このイオン注入法を、前述した
順スタガード型薄膜トランジスタの低抵抗半導体層の形
成に用いた場合、次のような事項を重要視しなければな
らないことが試験研究の結果見出だされた。

【００１３】まず第１に、図１６で示すように、絶縁基
板11上に所定形状に加工されたソース電極14およびドレ
イン電極15に対し、上面の一部を被覆するように非晶質
硅素薄膜17を形成する場合、この非晶質硅素薄膜17がソ
ース電極14およびドレイン電極15の端部で段切れを起こ
さないように、非晶質硅素薄膜17の膜厚をソース電極14
およびドレイン電極15の膜厚と同等かそれ以上の膜厚に
形成しなければならない。また、この非晶質硅素薄膜17
については、薄膜トランジスタの特性上、チャネル特性
が、反ゲート側非晶質硅素界面の影響を受けないために
も充分な膜厚が必要である。

【００１４】第２に、非晶質硅素薄膜17上に形成された
ゲート絶縁膜18は、薄膜トランジスタが良好に動作する
に必要な膜厚と、ゲート電極19と非晶質硅素薄膜17との
間の絶縁性を保つための充分な膜厚が必要とされる。

【００１５】第３に、イオン注入により注入された不純
物イオンは、充分なコンタクト性能を得るために、ソー
ス電極14およびドレイン電極15と非晶質硅素薄膜17との
界面付近に濃度ピークを持たねばならない。

【００１６】しかし、これらの事項は、薄膜トランジス
タの形成に際し、相反する要因になる。たとえば、非晶
質硅素薄膜17の膜厚を増加させると、不純物イオン注入
時の加速電圧を高くしなければならない。このことは、
ゲート絶縁膜18の膜厚を増加させた場合も同じである。

【００１７】試算によれば、図１６で示すような一般的
な順スタガード型薄膜トランジスタでは、非晶質硅素薄
膜17の膜厚をたとえば３０００オングストローム、窒化
硅素膜であるゲート絶縁膜18の膜厚をたとえば２０００
オングストロームとした場合、注入される燐イオン（Ｐ
⁺ ）が非晶質硅素薄膜17とソース電極14およびドレイン
電極15との界面に至るために必要な加速電圧は、約５０
０ｋＶと過大な加速電圧が必要になる。なお、この場合
の投影飛程Ｒｐ＝５０００オングストロームとなる。

【００１８】また、この加速電圧の値は、特別な機構を
持たない汎用のイオン注入装置では容易に得られない値
である。そして、高加速電圧であるため、非晶質硅素薄
膜17そのものに物理的、科学的ダメージを与える原因に
もなる。近年、大面積化が容易であるため、非質量分離
型のイオン注入法が薄膜トランジスタの製造に応用され
るようになってきたが、この場合、希釈イオン種を中心
とした質量の軽いイオンが不純物イオン種と同時に大量
に注入されるため、前述のような高加速電圧下では、種
々の問題が生じる。たとえばイオン注入時に、希釈イオ
ン種がゲート電極19を突き抜けて、ゲート絶縁膜18およ
び非晶質硅素薄膜17のチャネル領域に注入され、チャネ
ル特性を劣化させる等の問題が生じている。

【００１９】そこで、加速電圧を低下させるために、図
１６で示す構造の薄膜トランジスタについて、ゲート絶
縁膜18の膜厚を薄くすると、以下のような問題が生ず
る。

【００２０】すなわち、薄膜トランジスタは、たとえば
ガラス基板などの大面積の基板上に低温で形成できるこ
とが重要である。したがって、結晶硅素あるいは多結晶
硅素を用いた素子の形成法では一般的な、熱酸化法によ
るゲート絶縁膜18の形成は困難である。そこで、プラズ
マＣＶＤ法によりゲート絶縁膜18を積層形成している。
このプラズマＣＶＤ法による絶縁膜18は、熱酸化法によ
る絶縁膜に比較すると、層間絶縁性が悪く、絶縁膜質を
改良するための特別な手段を講じなければならず、一般
的な使用においては薄膜化は困難である。また、プラズ
マＣＶＤ法では、成膜方法自体にパーティクルの発生を
含むため、同様に薄膜化による層間絶縁性の低下が問題
となる。

【００２１】ところで、薄膜トランジスタのなかに、図
１７で示すように、ゲート絶縁膜16がゲート電極19の下
面のみを覆い、非晶質硅素薄膜17のソース電極14および
ドレイン電極15と接合する領域の大部分を覆わない構造
のものがある。このような構造の薄膜トランジスタにお
いても、非晶質硅素薄膜17の膜厚は充分な膜厚を必要と
する。このため、非晶質硅素薄膜17のソース電極14およ
びドレイン電極15との接合領域に不純物イオンを注入す
る場合、高い加速電圧が必要となる。

【００２２】たとえばソース電極14およびドレイン電極
15の端部で段切れを起こさない膜厚として、非晶質硅素
薄膜17の膜厚をたとえば３０００オングストロームとし
た場合、注入された燐イオンが非晶質硅素薄膜17とソー
ス電極14およびドレイン電極15との界面に至るために必
要な加速電圧は２５０ｋｖの加速電圧が必要である。な
お、この場合、投影飛程Ｒｐ＝３０００オングストロー
ムとなる。

【００２３】この値は、図１６の場合に比べ、イオンの
注入が、ゲート絶縁膜18を介することなく非晶質硅素薄
膜17に直接行なわれるため、低くなっているが、それで
も充分に過大であり、汎用のイオン注入装置では容易に
得ることができない。また、高加速電圧であるため、非
晶質硅素薄膜17そのものに物理的、化学的ダメージを与
える原因にもなり、非質量分離型のイオン注入法におい
て、希釈イオン種がゲート電極19を突き抜けてチャネル
領域に注入され、チャネル特性を劣化させるなどの問題
も同様に生じる。

【００２４】

【発明が解決しようとする課題】このように、従来の薄
膜トランジスタでは、製造に際して、非晶質硅素薄膜17
やゲート絶縁膜18を充分な膜厚に保ったまま、不純物イ
オンを注入して、非晶質硅素薄膜17のソース電極14およ
びドレイン電極15との接合領域を低抵抗半導体層に改質
するためには、過大なイオン加速電圧が必要である。し
かし、このように過大な加速電圧を用いた場合、設備的
な問題や非晶質硅素薄膜特性の劣化などの問題が生じて
いる。

【００２５】本発明の目的は、低抵抗半導体層の形成に
イオン注入法を用いた場合に、チャネル領域における非
晶質硅素薄膜の膜厚を充分に確保でき、比較的低い加速
電圧により、低抵抗半導体層とソース電極およびドレイ
ン電極との電気的接続が容易かつ確実に得られる薄膜ト
ランジスタおよびその製造方法を提供することにある。

【００２６】

【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、絶縁基板上に形成されたソース電極および
ドレイン電極と、これらソース電極およびドレイン電極
のそれぞれ少なくとも一部と積層され、これらソース電
極およびドレイン電極間に相当する絶縁基板上を覆うよ
うに形成され、少なくとも前記各ソース電極およびドレ
イン電極の積層部分を、不純物イオンを含むイオンの注
入による低抵抗半導体層とした非晶質硅素薄膜と、この
非晶質硅素薄膜上に積層形成されたゲート絶縁膜と、こ
のゲート絶縁膜上の少なくとも前記ソース電極およびド
レイン電極間に相当する領域に積層形成されたゲート電
極とを備え、前記ゲート絶縁膜は、前記ゲート電極と接
合した部分の膜厚が、ソース電極およびドレイン電極に
対応する領域の膜厚より厚いものである。

【００２７】請求項２記載の薄膜トランジスタは、絶縁
基板上に形成されたソース電極およびドレイン電極と、
これらソース電極およびドレイン電極のそれぞれ少なく
とも一部と積層され、これらソース電極およびドレイン
電極間に相当する絶縁基板上を覆うように形成され、少
なくとも前記ソース電極およびドレイン電極の積層部分
を、不純物イオンを含むイオンの注入による低抵抗半導
体層とした非晶質硅素薄膜と、この非晶質硅素薄膜上に
積層形成されたゲート絶縁膜と、このゲート絶縁膜上の
少なくとも前記ソース電極およびドレイン電極間に相当
する領域に積層形成されたゲート電極とを備え、前記ゲ
ート絶縁膜は、非晶質硅素薄膜上面を覆う形状の層とゲ
ート電極下面を覆う形状の層とを有する２層以上の積層
膜であるものである。

【００２８】請求項３記載の薄膜トランジスタは、絶縁
基板上に形成されたソース電極およびドレイン電極と、
これらソース電極およびドレイン電極のそれぞれ少なく
とも一部と積層され、これらソース電極およびドレイン
電極間に相当する絶縁基板上を覆うように形成され、少
なくとも前記ソース電極およびドレイン電極の積層部分
を、不純物イオンを含むイオンの注入による低抵抗半導
体層とした非晶質硅素薄膜と、この非晶質硅素薄膜上に
積層形成されたゲート絶縁膜と、このゲート絶縁膜上の
少なくとも前記ソース電極およびドレイン電極間に相当
する領域に積層形成されたゲート電極とを備え、前記非
晶質硅素薄膜の低抵抗半導体層領域の膜厚は、チャネル
領域の膜厚より薄いものである。

【００２９】請求項４記載の薄膜トランジスタは、絶縁
基板上に形成されたソース電極およびドレイン電極と、
これらソース電極およびドレイン電極のそれぞれ少なく
とも一部と積層され、これらソース電極およびドレイン
電極間に相当する絶縁基板上を覆うように形成され、少
なくとも前記各ソース電極およびドレイン電極との積層
部分を、不純物イオンを含むイオンの注入による低抵抗
半導体層とした非晶質硅素薄膜と、この非晶質硅素薄膜
上に積層形成されたゲート絶縁膜と、このゲート絶縁膜
上の少なくとも前記ソース電極およびドレイン電極間に
相当する領域に積層形成されたゲート電極とを備え、前
記非晶質硅素薄膜は、２層以上の積層膜であり、前記ソ
ース電極およびドレイン電極から見て第２層以上の上層
の形状は、第１層に比べ低抵抗半導体層に相当する面積
分小さく、チャネル領域に相当する位置に配置されたも
のである。

【００３０】請求項５記載の薄膜トランジスタの製造方
法は、絶縁基板上に形成されたソース電極およびドレイ
ン電極と、これらソース電極およびドレイン電極のそれ
ぞれ少なくとも一部と積層され、これらソース電極およ
びドレイン電極間に相当する絶縁基板上を覆うように形
成され、少なくとも前記各ソース電極およびドレイン電
極との積層部分を低抵抗半導体層とした非晶質硅素薄膜
と、この非晶質硅素薄膜上に積層形成されたゲート絶縁
膜と、このゲート絶縁膜上の少なくとも前記ソース電極
およびドレイン電極間に相当する領域に積層形成された
ゲート電極とを備えた薄膜トランジスタを製造する薄膜
トランジスタの製造方法において、前記ゲート絶縁膜の
前記ソース電極およびドレイン電極に対応する領域を、
膜厚が前記ゲート電極との対向領域の膜厚より薄くなる
ようにエッチング加工し、不純物イオンを含むイオンを
加速・注入させて、前記非晶質硅素薄膜の前記ソース電
極およびドレイン電極と対応する領域を低抵抗半導体層
に改質するものである。

【００３１】請求項６記載の薄膜トランジスタの製造方
法は、絶縁基板上に形成されたソース電極およびドレイ
ン電極と、これらソース電極およびドレイン電極のそれ
ぞれ少なくとも一部と積層され、これらソース電極およ
びドレイン電極間に相当する絶縁基板上を覆うように形
成され、少なくとも前記各ソース電極およびドレイン電
極との積層部分を低抵抗半導体層とした非晶質硅素薄膜
と、この非晶質硅素薄膜上に積層形成されたゲート絶縁
膜と、このゲート絶縁膜上の少なくとも前記ソース電極
およびドレイン電極間に相当する領域に積層形成された
ゲート電極とを備えた薄膜トランジスタを製造する薄膜
トランジスタの製造方法において、前記ゲート絶縁膜を
２層以上の積層膜として形成し、少なくとも最上層のソ
ース電極およびドレイン電極に対応する部分をエッチン
グ加工により除去し、不純物イオンを含むイオンを加速
・注入させて、前記非晶質硅素薄膜の前記ソース電極お
よびドレイン電極と対応する部分を低抵抗半導体層に改
質するものである。

【００３２】請求項７記載の薄膜トランジスタの製造方
法は、請求項６記載の薄膜トランジスタの製造方法にお
いて、２層以上の積層膜であるゲート絶縁膜のうち、少
なくとも非晶質半導体薄膜上に接合する最下層は、非晶
質半導体薄膜を所定形状に形状加工する際、この非晶質
半導体薄膜とともに形状加工し、他の層は、非晶質半導
体薄膜に対する形状加工後に、所定形状に形状加工する
ものである。

【００３３】請求項８記載の薄膜トランジスタの製造方
法は、請求項６記載の薄膜トランジスタの製造方法にお
いて、ゲート絶縁膜のソース電極およびドレイン電極に
対応する部分のエッチング加工は、少なくともゲート電
極形状に整合させるものである。

【００３４】請求項９記載の薄膜トランジスタの製造方
法は、絶縁基板上に形成されたそれぞれ膜状のソース電
極およびドレイン電極と、これらソース電極およびドレ
イン電極のそれぞれ少なくとも一部と積層され、これら
電極間に相当する絶縁基板上を覆うように形成され、少
なくとも前記各ソース電極およびドレイン電極との積層
部分を低抵抗半導体層とした非晶質硅素薄膜と、この非
晶質硅素薄膜上に積層形成されたゲート絶縁膜と、この
ゲート絶縁膜上の少なくとも前記ソース電極およびドレ
イン電極間に相当する領域に積層形成されたゲート電極
とを備えた薄膜トランジスタを製造する薄膜トランジス
タの製造方法において、前記非晶質硅素薄膜の、少なく
ともソース電極およびドレイン電極と積層する領域をエ
ッチング加工して、その領域の膜厚をチャネル領域の膜
厚より薄くし、前記非晶質硅素薄膜のエッチング加工さ
れた部分に不純物イオンを含むイオンを加速・注入し
て、低抵抗半導体層に改質するものである。

【００３５】請求項１０記載の薄膜トランジスタの製造
方法は、絶縁基板上に形成されたソース電極およびドレ
イン電極と、これらソース電極およびドレイン電極のそ
れぞれ少なくとも一部と積層され、これらソース電極お
よびドレイン電極間に相当する絶縁基板上を覆うように
形成され、少なくとも前記各ソース電極およびドレイン
電極との積層部分を低抵抗半導体層とした非晶質硅素薄
膜と、この非晶質硅素薄膜上に積層形成されたゲート絶
縁膜と、このゲート絶縁膜上の少なくとも前記ソース電
極およびドレイン電極間に相当する領域に積層形成され
たゲート電極とを備えた薄膜トランジスタを製造する薄
膜トランジスタの製造方法において、前記非晶質硅素薄
膜を、２層以上の積層膜として形成し、少なくとも最上
層のソース電極およびドレイン電極に対応する領域をエ
ッチング加工により除去し、前記非晶質硅素薄膜の前記
ソース電極およびドレイン電極と対応する部分に不純物
イオンを含むイオンを加速・注入して、低抵抗半導体層
に改質するものである。

【００３６】請求項１１記載の薄膜トランジスタの製造
方法は、請求項９または１０記載の薄膜トランジスタの
製造方法において、非晶質硅素薄膜に対する不純物イオ
ンを含むイオンの加速・注入は、積層形成されるゲート
絶縁膜、ゲート電極、レジスト膜のいずれかをマスクと
して行なうものである。

【００３７】

【作用】請求項１記載の薄膜トランジスタは、ゲート電
極と接合した部分のゲート絶縁膜の膜厚をソース電極お
よびドレイン電極に対応する領域の膜厚より厚くしたた
め、ゲート電極と接合した部分を充分な厚さに維持で
き、ソース電極およびドレイン電極に対応する部分の膜
厚は薄いので、比較的低い加速電圧でのイオン注入が可
能となる。

【００３８】請求項２記載の薄膜トランジスタは、ゲー
ト絶縁膜が２層以上の積層膜であるため、たとえばチャ
ネル特性の良好な材質を部分的に適用したり、部分的に
膜厚の異なるゲート絶縁膜を容易に得ることができる。

【００３９】請求項３記載の薄膜トランジスタは、非晶
質硅素薄膜の低抵抗半導体層部分の膜厚を、チャネル領
域の膜厚より薄くしたので、非晶質硅素薄膜の段切れを
生じることなく、比較的低い加速電圧でのイオン注入が
可能となる。

【００４０】請求項４記載の薄膜トランジスタは、非晶
質硅素薄膜を２層以上の積層膜としたので、ソース電極
およびドレイン電極からの第２層以上の上層の形状を、
第１層に比べ低抵抗半導体層に相当する面積分小さくす
るなど、チャネル特性を良好に保つための任意の形状に
容易に変化させることができる。

【００４１】請求項５記載の薄膜トランジスタの製造方
法は、エッチング加工によりゲート絶縁膜の、ソース電
極およびドレイン電極に対応する領域の膜厚を、ゲート
電極との対向部分より薄くなるようにした後にイオンを
加速・注入させて、非晶質硅素薄膜のソース電極および
ドレイン電極と対応する領域を低抵抗半導体層に改質す
る。

【００４２】請求項６記載の薄膜トランジスタの製造方
法は、２層以上の積層膜として形成されたゲート絶縁膜
の、少なくとも最上層のソース電極およびドレイン電極
に対応する部分をエッチング加工により除去した後、イ
オンを加速・注入させて、非晶質硅素薄膜のソース電極
およびドレイン電極と対応する部分を低抵抗半導体層に
改質する。

【００４３】請求項７記載の薄膜トランジスタの製造方
法は、請求項６記載の薄膜トランジスタの製造方法にお
いて、２層以上の積層膜として構成されたゲート絶縁膜
のうち、非晶質半導体薄膜上に接合する最下層は、非晶
質半導体薄膜の形状加工時に同時に形状加工し、他の層
は、この後に所定形状に形状加工している。

【００４４】請求項８記載の薄膜トランジスタの製造方
法は、請求項６記載の薄膜トランジスタの製造方法にお
いて、ゲート絶縁膜のソース電極およびドレイン電極に
対応する部分をエッチング加工する場合、ゲート電極に
対応する部分の膜厚を維持するため、ゲート電極の形状
に整合させ、製造を容易にする。

【００４５】請求項９記載の薄膜トランジスタの製造方
法は、非晶質硅素薄膜の少なくともソース電極およびド
レイン電極との積層する領域の膜厚をチャネル領域の膜
厚より薄くするため、この部分をエッチング加工し、こ
の後、イオンを加速・注入させて、この部分を低抵抗半
導体層に改質する。

【００４６】請求項１０記載の薄膜トランジスタの製造
方法は、２層以上の積層膜として形成された非晶質硅素
薄膜の、少なくとも最上層のソース電極およびドレイン
電極に対応する部分をエッチング加工により除去して、
この非晶質硅素薄膜のソース電極およびドレイン電極と
対応する部分を薄くし、この後、イオンを加速・注入さ
せて低抵抗半導体層に改質する。

【００４７】請求項１１記載の薄膜トランジスタの製造
方法は、請求項９または１０記載の薄膜トランジスタの
製造方法において、積層形成されるゲート絶縁膜、ゲー
ト電極、レジスト膜のいずれかをマスクとして非晶質硅
素薄膜に対するイオンの加速・注入し、製造を容易にす
る。

【００４８】

【実施例】以下、本発明の薄膜トランジスタの一実施例
を図面を参照して説明する。

【００４９】図１は順スタガード型薄膜トランジスタの
構造を示す断面図で、図において、21はガラス基板など
の透明な絶縁基板で、この絶縁基板21の上面に遮光膜22
を介して絶縁膜23が形成されている。また、絶縁膜23上
には、ソース電極24およびドレイン電極25が形成され、
ソース電極24およびドレイン電極25の少なくとも一部と
それぞれ積層されるとともに、これらソース電極24およ
びドレイン電極25間に相当する絶縁膜23上を覆うよう
に、非晶質硅素薄膜27が形成されている。そして、少な
くともソース電極24とドレイン電極25との積層部分を、
不純物イオンを含むイオンの注入による低抵抗半導体層
26としている。さらに、非晶質硅素薄膜27上に、ゲート
絶縁膜28およびゲート電極29が順次積層形成される。

【００５０】ここで、ゲート電極29は、ソース電極24お
よびドレイン電極25間に相当する領域に配置された比較
的小面積のものである。また、ゲート絶縁膜28は、ゲー
ト電極29と接合した部分の膜厚が、ソース電極24および
ドレイン電極25に対応する領域の膜厚より厚く形成して
ある。

【００５１】次に、上記構成による薄膜トランジスタの
製造方法を説明する。

【００５２】はじめに、絶縁基板21上にタンタル（Ｔ
ａ）による遮光膜22を形成するとともに、上部素子との
絶縁性を確保するため絶縁膜23を形成する。この遮光膜
22は、たとえば液晶表示装置を構成すべく、薄膜トラン
ジスタを絶縁基板21に多数形成した場合、光リーク電流
を抑えるために必要となるものである。したがって、薄
膜トランジスタを液晶表示装置以外に用いる場合など、
その使用目的によっては必ずしも必要ではなく、絶縁膜
23とともに省略してもよい。

【００５３】次に、遮光膜22の上方の絶縁膜23の上部に
ソース電極24およびドレイン電極25を形成すべく、たと
えばタンタルにより３０００オングストロームの膜を成
膜して形状加工を行なう。さらに、これらソース電極24
およびドレイン電極25上に厚さ３０００オングストロー
ムの非晶質硅素薄膜27の層、厚さ２０００オングストロ
ームのゲート絶縁膜28の層を連続成膜し、さらに、この
ゲート絶縁膜28上にゲート電極29の層を積層形成する。

【００５４】この後、比較的小面積の形状に加工された
図示しないレジスト膜を、ゲート電極29上のソース電極
24およびドレイン電極25間に相当する領域に設け、この
レジスト膜をマスクとしてゲート電極29の層およびゲー
ト絶縁膜28の層を順次エッチング加工する。この際、ゲ
ート電極29の層は、マスクされた部分のみが残って図示
形状となる。また、ゲート絶縁膜28の層はマスクされな
い部分、すなわち、ソース電極24およびドレイン電極25
に相当する領域の膜厚が５００オングストロームとなる
ようにエッチング除去する。この後、薄膜トランジスタ
周辺の不要なゲート絶縁膜28の層および非晶質硅素薄膜
27の層を除去して所定形状に形状加工する。

【００５５】この結果、図示のように、ゲート電極29下
の２０００オングストロームの膜厚がソース電極24およ
びドレイン電極25に相当する領域の５００オングストロ
ームの膜厚より厚いゲート絶縁膜28およびソース電極24
およびドレイン電極25の一部を覆う形状の非晶質硅素薄
膜27を得ることができる。

【００５６】なお、ゲート絶縁膜28の形状加工をゲート
電極29の形状加工と同時に連続して行なったが、これら
をそれぞれ別工程で行なってもよく、また、それぞれの
形状が異なってもよい。

【００５７】この後、低抵抗半導体層26を形成すべくイ
オン注入を行なう。すなわち、不純物イオンである、た
とえば燐イオン（Ｐ⁺ ）を少なくとも含むイオン種を、
ゲート電極29をマスクとして、加速電圧３００ｋＶ、注
入量５×１０¹⁵／ｃｍ² にて注入する。

【００５８】ここで、この薄膜トランジスタでは、ゲー
ト絶縁膜28のソース電極24およびドレイン電極25に対応
する領域の膜厚が、前述のように５００オングストロー
ムと薄くなっているので、加速電圧を従来の５００ｋＶ
から上述したように３００ｋＶと大幅に低減することが
できる。

【００５９】試算によれば、この加速電圧において、燐
イオンの硅素に対する投影飛程Ｒｐは３６００オングス
トローム、標準偏差ΔＲｐは１０００オングストローム
であり、非晶質硅素薄膜27とソース電極24およびドレイ
ン電極25との界面付近に濃度分布のピークが位置する。
なお、イオン注入の際に、ゲート電極29をマスクとして
用いたが、ゲート電極29を所定の形状にエッチング加工
するとき用いたレジスト膜をゲート電極29の上面から除
去せずに、このレジスト膜をそのままマスクとしてイオ
ン注入を行なってもよい。

【００６０】図２で示す薄膜トランジスタは、図１で示
したものと基本的に同様であるが、ゲート絶縁膜28を、
第１層28a および第２層28b からなる２層構造にしたも
のである。なお、２層に限らず３層以上にしてもよい。

【００６１】また、このようにゲート絶縁膜28を２層以
上の積層膜としたのは、ソース電極24とドレイン電極25
との間の領域、すなわちチャネル領域におけるゲート絶
縁膜28の膜厚を、ソース電極24およびドレイン電極25と
の重なり領域、すなわちソース、ドレイン領域の膜厚よ
り簡便に厚くできるためである。この他にも、たとえば
チャネル領域にチャネル特性の良好な材質を部分的に適
用してもよい。

【００６２】次に、この薄膜トランジスタの製造方法を
図３ないし図５を参照して説明する。

【００６３】はじめに、図１の場合と同様に、絶縁基板
21上にタンタル（Ｔａ）による遮光膜22を形成するとと
もに、上部素子との絶縁性を確保するため絶縁膜23を形
成する。なお、この遮光膜22は、上述のように使用目的
によっては必ずしも必要ではなく、絶縁膜23とともに省
略してもよい。

【００６４】次に、絶縁膜23の上部にソース電極24およ
びドレイン電極25を形成すべく、たとえばタンタルによ
り３０００オングストロームの膜を成膜して形状加工す
る。

【００６５】さらに、例えば膜厚３０００オングストロ
ームの非晶質硅素薄膜27の層、膜厚５００オングストロ
ームのたとえば窒化硅素膜による絶縁膜を第１のゲート
絶縁膜28a の層を連続成膜する。この後、これら非晶質
硅素薄膜27の層と第１のゲート絶縁膜28a の層とをそれ
ぞれ図３で示す所定形状に加工する。

【００６６】この後、第２のゲート絶縁膜28b の層とし
て、酸化硅素膜280bを１５００オングストローム形成
し、さらに酸化硅素膜280b上にゲート電極29の層290 を
積層形成した後、チャネル領域に対応した形状のレジス
ト膜30を、ゲート電極層290 上の図示所定位置に設け
る。そして、このレジスト膜30をマスクとして、ゲート
電極層290 および第２のゲート絶縁膜層280bを順次エッ
チング加工して、図４で示すように、ゲート電極29と第
２のゲート絶縁膜28b を形状加工する。

【００６７】この結果、ゲート絶縁膜28は、チャネル領
域部分において、第１の絶縁膜28aと第２の絶縁膜28b
とが重ねられ、これら第１の絶縁膜28a と第２の絶縁膜
28bとの両膜厚の合計値である２０００オングストロー
ムの膜厚が得られる。これに対し、ソース、ドレイン領
域では第２のゲート絶縁膜層280bがエッチングにより除
去されるため、第１のゲート絶縁膜28a のみが位置し、
膜厚は５００オングストロームとなる。

【００６８】このように、ゲート絶縁膜28を２層以上の
多層の積層膜とし、第２層以上のソース、ドレイン領域
をエッチング除去することにより、チャネル領域の膜厚
が、ソース、ドレイン領域の膜厚より厚いゲート絶縁膜
28を簡便に得ることができる。また、ゲート絶縁膜28を
２層構造とした場合、第１のゲート絶縁膜28a にはチャ
ネル特性の良好な材料を自由に選択することができる。
さらに、第１のゲート絶縁膜28a と第２のゲート絶縁膜
28b との材質を変えることができるので、第２のゲート
絶縁膜層280bをエッチング加工する場合、第１のゲート
絶縁膜28a とのエッチング選択比を充分にとることがで
き、エッチング加工が容易となり、所定の形状を確実に
得られる。

【００６９】なお、ゲート絶縁膜28の形状加工、すなわ
ち第２のゲート絶縁膜層280bに対するエッチング加工を
ゲート電極層290 に対する形状加工と同時に連続的に行
なったが、それぞれを別工程で行なってもよく、また、
それぞれの形状が異なっても構わない。

【００７０】この後、図５で示すように、非晶質硅素薄
膜27のソース、ドレイン領域を低抵抗半導体層26を形成
すべく、イオン注入を行なう。すなわち、たとえば燐イ
オン（Ｐ⁺ ）などの不純物イオンを少なくとも含むイオ
ン種を、ゲート電極29をマスクとして、加速電圧３００
ｋＶ、注入量５×１０¹⁵／ｃｍ² にて注入する。このイ
オン注入により、非晶質硅素薄膜27とソース電極24およ
びドレイン電極25との界面付近に濃度分布のピークが位
置する。これらは図１で示した薄膜トランジスタと同様
の値であり、従来に比べ、加速電圧が大幅に低減されて
いる。

【００７１】なお、イオン注入に際して、前述のよう
に、ゲート電極29をマスクとして用いても、あるいは、
図４で示すように、ゲート電極29の形成時に用いたレジ
スト膜30を、そのままマスクとしてイオン注入を行なっ
てもよい。

【００７２】次に、図６および図７で示す実施例を説明
する。

【００７３】この薄膜トランジスタは図２で示したもの
と同様であり、ゲート絶縁膜28は第１のゲート絶縁膜28
a と第２の絶縁膜28b との２層構造となっている。そし
て、第２のゲート絶縁膜28b を形成する際に、図３で示
した第２のゲート絶縁膜層280bを、イオン注入の際に重
要となるソース、ドレイン領域についてのみ、ヴイアホ
ール状にエッチング除去したものである。また、このエ
ッチング除去により、第２のゲート絶縁膜28b の他に、
薄膜トランジスタ以外の他の領域を覆う層間絶縁膜28c
が形成される。

【００７４】上記構成により、薄膜トランジスタの各層
間の絶縁が確実になり、良好な特性を得ることができ
る。また、この層間絶縁膜28c が設けられたことによ
り、イオン注入時において、不必要な領域へのイオン注
入を防止できる。

【００７５】次に、この薄膜トランジスタの製造方法を
説明する。

【００７６】図３で示す状態までの工程は、上述の実施
例と同じである。すなわち、遮光膜22および絶縁膜23を
形成した絶縁基板21上に、たとえばタンタルによる３０
００オングストロームのソース電極24およびドレイン電
極25を形成する。

【００７７】次に、これらソース電極24およびドレイン
電極25にたとえば膜厚３０００オングストロームの非晶
質硅素薄膜27の層、たとえば窒化硅素膜の厚さ５００オ
ングストロームの第１のゲート絶縁膜28a の層を連続成
膜し、それぞれ図３で示す所定形状に加工する。この
後、酸化硅素膜の第２のゲート絶縁膜28b の層280bを１
５００オングストローム形成し、さらにこの第２のゲー
ト絶縁膜28b の層280b上にゲート電極29の層290 を積層
形成する。

【００７８】このようにして、図３で示す状態まで積層
した後、ゲート電極層290 を図７で示す形状に加工して
ゲート電極29を形成する。この後、形状加工した図示し
ないレジスト膜およびゲート電極29をマスクとして、第
２の絶縁膜層280bをエッチング加工し、そのソース、ド
レイン領域をヴイアホール状にエッチング除去する。こ
の結果、図６で示すように、ゲート電極29下のチャネル
領域に位置する第２のゲート絶縁膜28b および薄膜トラ
ンジスタ以外の他の領域をも覆う層間絶縁膜28c がそれ
ぞれ形成される。

【００７９】このように、ゲート絶縁膜28を２層構造と
したため、第１のゲート絶縁膜28aにチャネル特性の良
好な材料を自由に選択したり、第１のゲート絶縁膜28a
と第２のゲート絶縁膜28b との材質を変えたりできる。
このため、第２のゲート絶縁膜層280bをエッチング加工
する場合、第１のゲート絶縁膜28a とのエッチング選択
比を充分にとることができ、エッチング加工が容易とな
り、所定の形状を確実に得ることができる。

【００８０】なお、第２のゲート絶縁膜28b の形状加工
をゲート電極29に整合させて行なったが、それぞれを別
工程で行なってもよく、また、それぞれの形状が異なっ
ても構わない。

【００８１】この後、ゲート電極29および層間絶縁膜28
c をマスクとして、不純物イオンであるたとえば燐イオ
ン（Ｐ⁺ ）を少なくとも含むイオン種を加速電圧３００
ｋＶ、注入量５×１０¹⁵／ｃｍ² にて注入する。このイ
オン注入により、ヴイアホールが形成された領域の非晶
質硅素薄膜27が低抵抗半導体層26に改質される。

【００８２】上記いずれの実施例においても、ゲート絶
縁膜28のソース、ドレイン領域の膜厚を薄くしたので、
従来、イオン注入用の加速電圧が５００ｋＶ必要であっ
たものが、これらの実施例では３００ｋＶと大幅に低減
することが可能となった。この結果、非晶質硅素薄膜27
への物理的、科学的ダメージを大幅に軽減でき、しかも
非晶質硅素薄膜27とソース電極24およびドレイン電極25
との界面付近にイオン濃度分布のピークを位置させ、こ
の間の電気的接続を確実にすることも可能となる。ま
た、ゲート絶縁膜28のゲート電極29直下の膜厚は、ゲー
ト絶縁膜28のソース、ドレイン領域の膜厚より充分に厚
いため、良好な絶縁特性が得られるとともに、薄膜トラ
ンジスタ特性に直接関与する非晶質硅素薄膜27のチャネ
ル領域の厚さを充分厚くでき、その段切れを防止するこ
ともできる。

【００８３】次に、他の実施例の薄膜トランジスタを図
８を参照して説明する。

【００８４】この薄膜トランジスタも、絶縁基板21に遮
光膜22を介して絶縁膜23を形成し、さらに、この絶縁膜
23の上面にソース電極24、ドレイン電極25を形成してい
る。また、非晶質硅素薄膜27を、ソース電極24およびド
レイン電極25の少なくとも一部および、これらソース電
極24およびドレイン電極25間に相当する絶縁膜23上を覆
うように積層形成している。そして、この非晶質硅素薄
膜27の、各ソース電極24およびドレイン電極25との積層
部分に、不純物イオンを含むイオンを注入し、低抵抗半
導体層26としている。

【００８５】なお、ゲート絶縁膜28およびゲート電極29
は、非晶質硅素薄膜27上の低抵抗半導体層26以外の中央
部分にのみ順次積層形成する。

【００８６】ここで、非晶質硅素薄膜27の低抵抗半導体
層26の部分は、前述したように、ソース電極24およびド
レイン電極25の上部に積層されているが、この部分、す
なわちソース、ドレイン領域の膜厚を、他の中央部分、
すなわちチャネル部分の膜厚より約１／３程度薄く形成
する。このように、非晶質硅素薄膜27のソース、ドレイ
ン領域の膜厚を薄くしたことにより、この部分を低抵抗
半導体層26とするためのイオン注入用の加速電圧は、従
来２５０ｋＶ程度必要であったが、これを８０ｋＶと大
幅に低減することができる。しかも、ソース電極24およ
びドレイン電極25との界面部分がイオン濃度のピークと
なる。

【００８７】また、中央のチャネル領域の膜厚は充分に
厚いので、ソース電極24およびドレイン電極25の端部に
より、非晶質硅素薄膜27に段切れ等が生じることはな
く、良好なチャネル特性を得ることができる。

【００８８】次に、薄膜トランジスタの製造方法を図９
ないし図１１を参照して説明する。

【００８９】まず、図９で示すように、絶縁基板21上に
タンタル（Ｔａ）による遮光膜22を形成するとともに、
上部素子との絶縁性を確保するため絶縁膜23を形成す
る。この遮光膜22は、前述のように絶縁膜23とともに省
略してもよい。

【００９０】次に、絶縁膜23の上部にソース電極24およ
びドレイン電極25を形成すべく、たとえばタンタルによ
り３０００オングストロームの膜を成膜し、その後、形
状加工する。

【００９１】次に、たとえば膜厚３０００オングストロ
ームの非晶質硅素薄膜層270 、膜厚２０００オングスト
ローム程度のゲート絶縁膜層280 を連続成膜し、さら
に、このゲート絶縁膜層280 上にゲート電極層290 を順
次積層形成する。

【００９２】この後、比較的小面積の形状に加工された
レジスト膜31を、ゲート電極層290上の、ソース電極24
およびドレイン電極25間に相当する中央部分の領域に設
け、このレジスト膜31をマスクとしてゲート電極層290
およびゲート絶縁膜層280 を順次エッチング加工し、図
１０で示すように、ゲート電極29およびゲート絶縁膜28
を形成する。

【００９３】この際、ゲート電極29の層およびゲート絶
縁膜28の層は、マスクされた部分のみが残って図示形状
となり、マスクされない部分、すなわちソース電極24お
よびドレイン電極25に相当する領域部分を除去し、非晶
質硅素薄膜27のソース、ドレイン領域の上面を露出させ
る。

【００９４】次に、非晶質硅素薄膜層270 に対してもエ
ッチング加工を施し、マスクされた部分、すなわち中央
のチャネル領域以外の露出された部分を、膜厚１０００
オングストローム程度にエッチング除去する。この後、
この非晶質硅素薄膜層270 に対して、通常のフォトグラ
フィー処理を施し、外側の不要部分を除去して、図１０
で示す所定の非晶質硅素薄膜27の形状を得る加工する。

【００９５】この結果、非晶質硅素薄膜27は、中央のチ
ャネル領域の膜厚が３０００オングストロームであるの
に対し、ソース、ドレイン領域の膜厚の方が薄い１００
０オングストロームの形状となる。

【００９６】ここで、中央のチャネル領域の膜厚は３０
００オングストロームと充分に厚いため、ソース電極24
およびドレイン電極25の端部により、非晶質硅素薄膜27
に段切れが生じることはなく、良好なチャネル特性が得
られる。

【００９７】この後、図１１で示すようにイオン注入を
行なう。すなわち、少なくとも燐イオン（Ｐ⁺ ）などの
不純物イオンを含むイオン種を、ゲート電極29をマスク
とし、加速電圧８０ｋＶ、注入量５×１０¹⁵／ｃｍ² に
てイオン注入を行ない、非晶質硅素薄膜27のソース、ド
レイン領域に低抵抗半導体層26を形成する。この場合、
非晶質硅素薄膜27のソース、ドレイン領域の膜厚は１０
００オングストロームと薄いため、上述のように加速電
圧は８０ｋＶとなり、従来に比べ充分低くなる。

【００９８】試算によれば、加速電圧において、燐イオ
ンの硅素に対する投影飛程Ｒｐは１０１０オングストロ
ーム、標準偏差ΔＲｐは３６０オングストロームであ
り、非晶質硅素薄膜27とソース電極24およびドレイン電
極25との界面付近に濃度分布のピークが位置する。な
お、イオン注入に際してゲート電極29をマスクとして用
いたが、エッチング加工の際に用いたレジスト膜31をゲ
ート電極29の上面から除去せずに、このレジスト膜31を
そのままマスクとしてイオン注入を行なってもよい。

【００９９】また、図１２で示す薄膜トランジスタは、
基本的に図６で示したものと同じであるが、低抵抗半導
体層26の領域が、図示のように、ソース、ドレイン領域
より寸法α分だけ中央のチャネル領域に張り出した構造
である。この場合も、非晶質硅素薄膜27は、中央のチャ
ネル領域の膜厚の３０００オングストロームに対し、低
抵抗半導体層26となる領域の膜厚の方が薄い１０００オ
ングストロームの形状とする。したがって、従来より充
分に低い加速電圧によりイオン注入を行なうことがで
き、また、チャネル領域は充分な膜厚を有するため、段
切れ等が生じることはなく、良好なチャネル特性が得ら
れる。

【０１００】次に、図１３で示す薄膜トランジスタを説
明する。

【０１０１】この薄膜トランジスタは、ゲート絶縁膜28
を２層構造とし、第２層28bcにより、薄膜トランジスタ
全体を覆うようにしている。この薄膜トランジスタにお
いても、非晶質硅素薄膜27は、中央のチャネル領域の膜
厚の３０００オングストロームに対し、ソース、ドレイ
ン領域の膜厚の方が薄い１０００オングストロームの形
状とする。したがって、従来より充分に低い加速電圧に
よりイオン注入を行なうことができ、また、チャネル領
域は充分な膜厚を有するため、段切れなどが生じること
はなく、良好なチャネル特性が得られる。

【０１０２】次に、この図１３で示した薄膜トランジス
タの製造方法を説明する。

【０１０３】絶縁基板21上にタンタル（Ｔａ）による遮
光膜22を形成し、この遮光板22を覆うように絶縁膜23を
形成し、さらに、たとえばタンタルによる膜厚３０００
オングストロームのソース電極24およびドレイン電極25
を形成する。ここまでは、前記実施例と同じである。

【０１０４】次に、たとえば膜厚３０００オングストロ
ームの非晶質硅素薄膜27の層、厚さ５００オングストロ
ーム程度の第１のゲート絶縁膜28の層を連続成膜する。
そして、第１のゲート絶縁膜28a の層の上のチャネル領
域に相当する中央部に図示しないレジスト膜を設け、エ
ッチングにより第１のゲート絶縁膜28a を図示形状に加
工する。このとき非晶質硅素薄膜27の層に対してもエッ
チング加工を行い、前記レジストによりマスクされた部
分、すなわち中央のチャネル領域以外の部分を、膜厚１
０００オングストローム程度にエッチング除去する。こ
の後、この非晶質硅素薄膜27の層に対して、通常のフォ
トグラフィー処理を施し、図示形状の非晶質硅素薄膜27
を得る。

【０１０５】この結果、非晶質硅素薄膜27は、中央のチ
ャネル領域の膜厚の３０００オングストロームに対し、
ソース、ドレイン領域の膜厚の方が薄い１０００オング
ストロームとなる。

【０１０６】ここで、中央のチャネル領域の膜厚は３０
００オングストロームと充分に厚いため、ソース電極24
およびドレイン電極25の端部により、非晶質硅素薄膜27
に段切れが生じることはなく、良好なチャネル特性が得
られる。

【０１０７】この後、たとえば燐イオン（Ｐ⁺ ）等の不
純物イオンを少なくとも含むイオン種を、第１のゲート
絶縁膜28a またはエッチング加工に用いたレジストをマ
スクとし、加速電圧８０ｋＶ、注入量５×１０¹⁵／ｃｍ
² にて注入し、非晶質硅素薄膜27のソース、ドレイン領
域に低抵抗半導体層26を形成する。この場合、非晶質硅
素薄膜27のソース、ドレイン領域の膜厚は１０００オン
グストロームと薄いため、上述のように加速電圧は８０
ｋＶと、従来に比べ充分に低く、しかも、非晶質硅素薄
膜27とソース電極24およびドレイン電極25との界面付近
に濃度分布のピークが位置する。

【０１０８】次に、第１のゲート絶縁膜28a 、非晶質硅
素薄膜27、その低抵抗半導体層26、ソース電極24および
ドレイン電極25を覆うように第２のゲート絶縁膜28bcを
積層形成する。この後、ゲート電極29をチャネル領域に
相当する位置に形成し、図１３で示した薄膜トランジス
タが完成する。

【０１０９】上記実施例では、低抵抗半導体層26を形成
する際、第２のゲート絶縁膜28bcを形成する以前、すな
わち非晶質硅素薄膜27の該当部分が露出している状態に
て、第１のゲート絶縁膜28a をマスクとしてイオン注入
を行なっていたが、第２のゲート絶縁膜28bcやゲート電
極29を積層形成した後に、このゲート電極29またはこの
ゲート電極29の上面に設けられる図示しないレジストを
マスクとして第２のゲート絶縁膜28bc越しにイオン注入
を行ない、低抵抗半導体層26を形成してもよい。

【０１１０】この場合、イオン注入時の加速電圧条件
は、第２のゲート絶縁膜28bcおよび非晶質硅素薄膜27の
膜厚１０００オングストロームのソース、ドレイン領域
を合わせた膜厚の投影飛程を持つように決定する必要が
ある。たとえば第２のゲート絶縁膜28bcの膜厚が１００
０オングストロームの場合は、たとえば１６０ｋＶの加
速電圧が適当である。

【０１１１】次に、図１４で示す薄膜トランジスタを説
明する。

【０１１２】この薄膜トランジスタは、図１２で示した
ものと同様であるが、非晶質硅素薄膜27を２層以上の積
層構成とした点が異なる。すなわち第１の非晶質硅素薄
膜27a と第２の非晶質硅素薄膜27b とからなる２層構造
としている。このように構成した場合も、非晶質硅素薄
膜27全体としてみれば、ソース、ドレイン領域より中央
のチャネル領域の膜厚を充分に厚い形状とすることがで
きる。このため、良好なチャネル特性が得られるととも
に、ソース、ドレイン領域に対するイオン注入時の加速
電圧を低くすることができる。

【０１１３】次に、この図１４で示した薄膜トランジス
タの製造方法を説明する。

【０１１４】絶縁基板21上にタンタル（Ｔａ）による遮
光膜22および絶縁膜23を順次積層形成し、さらに、この
絶縁膜23の上部に、たとえばタンタルによる３０００オ
ングストロームのソース電極24およびドレイン電極25を
形成する。

【０１１５】次に、たとえば膜厚１０００オングストロ
ームの第１の非晶質硅素薄膜27a の層を形成し、形状加
工により図示形状の第１の非晶質硅素薄膜27a を形成す
る。この後、たとえば膜厚２０００オングストロームの
第２の非晶質硅素薄膜27b の層、ゲート絶縁膜28の層、
ゲート電極29の層を順次積層形成する。

【０１１６】この後、図示しないレジスト膜を用いてエ
ッチング加工を行ない、各層のマスクされていない部分
を除去し、図示中央部分にゲート電極29、ゲート絶縁膜
28、第２の非晶質硅素薄膜27b を形成する。

【０１１７】この結果、非晶質硅素薄膜27を全体的にみ
ると、中央のチャネル領域の膜厚の３０００オングスト
ロームが、ソース、ドレイン領域の膜厚１０００オング
ストロームより厚くなり、良好なチャネル特性が得られ
る。

【０１１８】この後、ゲート電極29をマスクとして、少
なくとも燐イオン（Ｐ⁺ ）などの不純物イオンを含むイ
オン種を、加速電圧８０ｋＶ、注入量５×１０¹⁵／ｃｍ
² にて注入し、非晶質硅素薄膜27のソース、ドレイン領
域に低抵抗半導体層26を形成する。この場合、非晶質硅
素薄膜27のソース、ドレイン領域は露出し、膜厚は１０
００オングストロームと薄いため、上述のように加速電
圧８０ｋＶと低くなり、しかもソース電極24およびドレ
イン電極25との界面に濃度のピークを持つことになる。

【０１１９】上述した図８ないし図１４で示す各実施例
では、非晶質硅素薄膜27の形状を、中央のチャネル領域
の膜厚が、周囲に位置するソース、ドレイン領域の膜厚
より充分厚くなるようにしたので、段切れなどを生じる
ことなく良好なチャネル特性を得ることができる。ま
た、低抵抗半導体層26が形成される非晶質硅素薄膜27の
ソース、ドレイン領域の膜厚はチャネル領域の膜厚より
薄いので、イオン注入時における加速電圧を従来に比べ
大幅に低減でき、しかも、ソース電極24およびドレイン
電極25との界面に濃度のピークを持たせることができ
る。すなわち、ソース電極24およびドレイン電極25との
電気的接続が容易かつ確実に得られる。したがって、前
述した良好なチャネル状態と相俟って高性能な薄膜トラ
ンジスタを得ることができる。

【０１２０】なお、図１ないし図１４で示すいずれの実
施例においても、たとえばイオン注入時の形成されてい
るゲート電極29やゲート絶縁膜28等の形状や材質、加工
方法などは、種々変形して実施してもよい。また、たと
えば薄膜トランジスタ上に保護層を形成するなど、薄膜
トランジスタの構成に際して、種々変形実施してもよ
い。さらに、イオンの注入方法並びに注入される不純物
イオンの種類などについても、たとえば質量分析の有
無、方法など、種々変形実施してもよい。

【０１２１】

【発明の効果】請求項１記載の薄膜トランジスタによれ
ば、ゲート電極と接合した部分のゲート絶縁膜の膜厚を
ソース電極およびドレイン電極に対応する領域の膜厚よ
り厚くしたため、ゲート電極と接合した部分を充分な厚
さに維持できるため、ゲート絶縁膜のゲート電極下の部
分の膜厚を充分厚くできるので良好な絶縁特性を得るこ
とができるとともに、ソース電極およびドレイン電極に
対応する部分の膜厚は薄いので、比較的低い加速電圧で
のイオン注入が可能となる。

【０１２２】請求項２記載の薄膜トランジスタによれ
ば、ゲート絶縁膜が２層以上の積層膜であるため、たと
えばチャネル特性の良好な材質を部分的に適用したり、
部分的に膜厚の異なるゲート絶縁膜を容易に得ることが
できる。

【０１２３】請求項３記載の薄膜トランジスタによれ
ば、非晶質硅素薄膜の低抵抗半導体層部分の膜厚を、チ
ャネル領域の膜厚より薄くしたので、段切れなどを生じ
ることなく良好なチャネル特性を得ることもできるとと
もに、非晶質硅素薄膜の段切れを生じることなく、比較
的低い加速電圧でのイオン注入が可能となる。

【０１２４】請求項４記載の薄膜トランジスタによれ
ば、非晶質硅素薄膜を２層以上の積層膜としたので、ソ
ース電極およびドレイン電極からの第２層以上の上層の
形状を、第１層に比べ低抵抗半導体層に相当する面積分
小さくするなど、チャネル特性を良好に保つための任意
の形状に容易に変化させることができる。

【０１２５】請求項５記載の薄膜トランジスタの製造方
法によれば、エッチング加工によりゲート絶縁膜の、ソ
ース電極およびドレイン電極に対応する領域の膜厚を、
ゲート電極との対向部分より薄くなるようにした後にイ
オンを加速・注入させて、非晶質硅素薄膜のソース電極
およびドレイン電極と対応する領域を低抵抗半導体層に
改質するため、加速電圧を従来に比べて大幅に低減する
ことができ、非晶質硅素薄膜に対する物理的、化学的な
ダメージを大幅に低減でき、しかもソース電極およびド
レイン電極との界面近くに濃度のピークを位置させるこ
とができるので、これら各電極との電気的接続を確実に
得ることができる。

【０１２６】請求項６記載の薄膜トランジスタの製造方
法によれば、２層以上の積層膜として形成されたゲート
絶縁膜の、少なくとも最上層のソース電極およびドレイ
ン電極に対応する部分をエッチング加工により除去した
後、イオンを加速・注入させて、非晶質硅素薄膜のソー
ス電極およびドレイン電極と対応する部分を低抵抗半導
体層に改質するため、加速電圧を従来に比べて大幅に低
減することができ、非晶質硅素薄膜に対する物理的、化
学的なダメージを大幅に低減でき、しかもソース電極お
よびドレイン電極との界面近くに濃度のピークを位置さ
せることができるので、これら各電極との電気的接続を
確実に得ることができる。

【０１２７】請求項７記載の薄膜トランジスタの製造方
法によれば、請求項６記載の薄膜トランジスタの製造方
法において、２層以上の積層膜として構成されたゲート
絶縁膜のうち、非晶質半導体薄膜上に接合する最下層
は、非晶質半導体薄膜の形状加工時に同時に形状加工
し、他の層は、この後に所定形状に形状加工している。

【０１２８】請求項８記載の薄膜トランジスタの製造方
法によれば、請求項６記載の薄膜トランジスタの製造方
法において、ゲート絶縁膜のソース電極およびドレイン
電極に対応する部分をエッチング加工する場合、ゲート
電極に対応する部分の膜厚を維持するため、ゲート電極
の形状に整合させ、製造を容易にする。

【０１２９】請求項９記載の薄膜トランジスタの製造方
法によれば、非晶質硅素薄膜の少なくともソース電極お
よびドレイン電極との積層する領域の膜厚をチャネル領
域の膜厚より薄くするため、この部分をエッチング加工
し、この後、イオンを加速・注入させて、この部分を低
抵抗半導体層に改質するため、加速電圧を従来に比べて
大幅に低減することができ、非晶質硅素薄膜に対する物
理的、化学的なダメージを大幅に低減でき、しかもソー
ス電極およびドレイン電極との界面近くに濃度のピーク
を位置させることができるので、これら各電極との電気
的接続を確実に得ることができる。

【０１３０】請求項１０記載の薄膜トランジスタの製造
方法によれば、２層以上の積層膜として形成された非晶
質硅素薄膜の、少なくとも最上層のソース電極およびド
レイン電極に対応する部分をエッチング加工により除去
して、この非晶質硅素薄膜のソース電極およびドレイン
電極と対応する部分を薄くし、この後、イオンを加速・
注入させて低抵抗半導体層に改質するため、加速電圧を
従来に比べて大幅に低減することができ、非晶質硅素薄
膜に対する物理的、化学的なダメージを大幅に低減で
き、しかもソース電極およびドレイン電極との界面近く
に濃度のピークを位置させることができるので、これら
各電極との電気的接続を確実に得ることができる。

【０１３１】請求項１１記載の薄膜トランジスタの製造
方法によれば、請求項９または１０記載の薄膜トランジ
スタの製造方法において、積層形成されるゲート絶縁
膜、ゲート電極、レジスト膜のいずれかをマスクとして
非晶質硅素薄膜に対するイオンの加速・注入し、製造を
容易にする。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの一実施例を示す断
面図である。

【図２】同上他の実施例の薄膜トランジスタを示す断面
図である。

【図３】同上図２に示す薄膜トランジスタの一製造工程
を説明する断面図である。

【図４】同上図３の次の製造工程を説明する断面図であ
る。

【図５】同上図４の次の製造工程を説明する断面図であ
る。

【図６】同上また他の実施例の薄膜トランジスタを示す
断面図である。

【図７】同上図６に示す薄膜トランジスタの上面図であ
る。

【図８】同上さらに他の実施例の薄膜トランジスタを示
す断面図である。

【図９】同上図８に示す薄膜トランジスタの一製造工程
を説明する断面図である。

【図１０】同上図９の次の製造工程を説明する断面図で
ある。

【図１１】同上図１０の次の製造工程を説明する断面図
である。

【図１２】同上またさらに他の実施例の薄膜トランジス
タを示す断面図である。

【図１３】同上そしてまた他の実施例の薄膜トランジス
タを示す断面図である。

【図１４】同上また他の実施例の薄膜トランジスタを示
す断面図である。

【図１５】従来例の薄膜トランジスタを示す断面図であ
る。

【図１６】他の従来例の薄膜トランジスタを示す断面図
である。

【図１７】また他の従来例の薄膜トランジスタを示す断
面図である。

【符号の説明】

21 絶縁基板 24 ソース電極 25 ドレイン電極 26 低抵抗半導体層 27 非晶質硅素薄膜 28 ゲート絶縁膜 29 ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１７ Ｕ 9056−4Ｍ ６１８ Ｅ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記各ソース電極およびド
   レイン電極の積層部分を、不純物イオンを含むイオンの
   注入による低抵抗半導体層とした非晶質硅素薄膜と、こ
   の非晶質硅素薄膜上に積層形成されたゲート絶縁膜と、
   このゲート絶縁膜上の少なくとも前記ソース電極および
   ドレイン電極間に相当する領域に積層形成されたゲート
   電極とを備え、 前記ゲート絶縁膜は、前記ゲート電極と接合した部分の
   膜厚が、ソース電極およびドレイン電極に対応する領域
   の膜厚より厚いことを特徴とする薄膜トランジスタ。
2. 【請求項２】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記ソース電極およびドレ
   イン電極の積層部分を、不純物イオンを含むイオンの注
   入による低抵抗半導体層とした非晶質硅素薄膜と、この
   非晶質硅素薄膜上に積層形成されたゲート絶縁膜と、こ
   のゲート絶縁膜上の少なくとも前記ソース電極およびド
   レイン電極間に相当する領域に積層形成されたゲート電
   極とを備え、 前記ゲート絶縁膜は、非晶質硅素薄膜上面を覆う形状の
   層とゲート電極下面を覆う形状の層とを有する２層以上
   の積層膜であることを特徴とする薄膜トランジスタ。
3. 【請求項３】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記ソース電極およびドレ
   イン電極の積層部分を、不純物イオンを含むイオンの注
   入による低抵抗半導体層とした非晶質硅素薄膜と、この
   非晶質硅素薄膜上に積層形成されたゲート絶縁膜と、こ
   のゲート絶縁膜上の少なくとも前記ソース電極およびド
   レイン電極間に相当する領域に積層形成されたゲート電
   極とを備え、 前記非晶質硅素薄膜の低抵抗半導体層領域の膜厚は、チ
   ャネル領域の膜厚より薄いことを特徴とする薄膜トラン
   ジスタ。
4. 【請求項４】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記各ソース電極およびド
   レイン電極との積層部分を、不純物イオンを含むイオン
   の注入による低抵抗半導体層とした非晶質硅素薄膜と、
   この非晶質硅素薄膜上に積層形成されたゲート絶縁膜
   と、このゲート絶縁膜上の少なくとも前記ソース電極お
   よびドレイン電極間に相当する領域に積層形成されたゲ
   ート電極とを備え、 前記非晶質硅素薄膜は、２層以上の積層膜であり、前記
   ソース電極およびドレイン電極から見て第２層以上の上
   層の形状は、第１層に比べ低抵抗半導体層に相当する面
   積分小さく、チャネル領域に相当する位置に配置された
   ことを特徴とする薄膜トランジスタ。
5. 【請求項５】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記各ソース電極およびド
   レイン電極との積層部分を低抵抗半導体層とした非晶質
   硅素薄膜と、この非晶質硅素薄膜上に積層形成されたゲ
   ート絶縁膜と、このゲート絶縁膜上の少なくとも前記ソ
   ース電極およびドレイン電極間に相当する領域に積層形
   成されたゲート電極とを備えた薄膜トランジスタを製造
   する薄膜トランジスタの製造方法において、 前記ゲート絶縁膜の前記ソース電極およびドレイン電極
   に対応する領域を、膜厚が前記ゲート電極との対向領域
   の膜厚より薄くなるようにエッチング加工し、 不純物イオンを含むイオンを加速・注入させて、前記非
   晶質硅素薄膜の前記ソース電極およびドレイン電極と対
   応する領域を低抵抗半導体層に改質することを特徴とす
   る薄膜トランジスタの製造方法。
6. 【請求項６】 絶縁基板上に形成されたソース電極およ
   びドレイン電極と、これらソース電極およびドレイン電
   極のそれぞれ少なくとも一部と積層され、これらソース
   電極およびドレイン電極間に相当する絶縁基板上を覆う
   ように形成され、少なくとも前記各ソース電極およびド
   レイン電極との積層部分を低抵抗半導体層とした非晶質
   硅素薄膜と、この非晶質硅素薄膜上に積層形成されたゲ
   ート絶縁膜と、このゲート絶縁膜上の少なくとも前記ソ
   ース電極およびドレイン電極間に相当する領域に積層形
   成されたゲート電極とを備えた薄膜トランジスタを製造
   する薄膜トランジスタの製造方法において、 前記ゲート絶縁膜を２層以上の積層膜として形成し、少
   なくとも最上層のソース電極およびドレイン電極に対応
   する部分をエッチング加工により除去し、 不純物イオンを含むイオンを加速・注入させて、前記非
   晶質硅素薄膜の前記ソース電極およびドレイン電極と対
   応する部分を低抵抗半導体層に改質することを特徴とす
   る薄膜トランジスタの製造方法。
7. 【請求項７】 ２層以上の積層膜であるゲート絶縁膜の
   うち、少なくとも非晶質半導体薄膜上に接合する最下層
   は、非晶質半導体薄膜を所定形状に形状加工する際、こ
   の非晶質半導体薄膜とともに形状加工し、 他の層は、非晶質半導体薄膜に対する形状加工後に、所
   定形状に形状加工することを特徴とする請求項６記載の
   薄膜トランジスタの製造方法。
8. 【請求項８】 ゲート絶縁膜のソース電極およびドレイ
   ン電極に対応する部分のエッチング加工は、少なくとも
   ゲート電極形状に整合させることを特徴とする請求項５
   または請求項６記載の薄膜トランジスタの製造方法。
9. 【請求項９】 絶縁基板上に形成されたそれぞれ膜状の
   ソース電極およびドレイン電極と、これらソース電極お
   よびドレイン電極のそれぞれ少なくとも一部と積層さ
   れ、これら電極間に相当する絶縁基板上を覆うように形
   成され、少なくとも前記各ソース電極およびドレイン電
   極との積層部分を低抵抗半導体層とした非晶質硅素薄膜
   と、この非晶質硅素薄膜上に積層形成されたゲート絶縁
   膜と、このゲート絶縁膜上の少なくとも前記ソース電極
   およびドレイン電極間に相当する領域に積層形成された
   ゲート電極とを備えた薄膜トランジスタを製造する薄膜
   トランジスタの製造方法において、 前記非晶質硅素薄膜の、少なくともソース電極およびド
   レイン電極と積層する領域をエッチング加工して、その
   領域の膜厚をチャネル領域の膜厚より薄くし、 前記非晶質硅素薄膜のエッチング加工された部分に不純
   物イオンを含むイオンを加速・注入して、低抵抗半導体
   層に改質することを特徴とする薄膜トランジスタの製造
   方法。
10. 【請求項１０】 絶縁基板上に形成されたソース電極お
    よびドレイン電極と、これらソース電極およびドレイン
    電極のそれぞれ少なくとも一部と積層され、これらソー
    ス電極およびドレイン電極間に相当する絶縁基板上を覆
    うように形成され、少なくとも前記各ソース電極および
    ドレイン電極との積層部分を低抵抗半導体層とした非晶
    質硅素薄膜と、この非晶質硅素薄膜上に積層形成された
    ゲート絶縁膜と、このゲート絶縁膜上の少なくとも前記
    ソース電極およびドレイン電極間に相当する領域に積層
    形成されたゲート電極とを備えた薄膜トランジスタを製
    造する薄膜トランジスタの製造方法において、 前記非晶質硅素薄膜を、２層以上の積層膜として形成
    し、少なくとも最上層のソース電極およびドレイン電極
    に対応する領域をエッチング加工により除去し、 前記非晶質硅素薄膜の前記ソース電極およびドレイン電
    極と対応する部分に不純物イオンを含むイオンを加速・
    注入して、低抵抗半導体層に改質することを特徴とする
    薄膜トランジスタの製造方法。
11. 【請求項１１】 非晶質硅素薄膜に対する不純物イオン
    を含むイオンの加速・注入は、積層形成されるゲート絶
    縁膜、ゲート電極、レジスト膜のいずれかをマスクとし
    て行なうことを特徴とする請求項９または請求項１０記
    載の薄膜トランジスタの製造方法。