JPH07130840A - 半導体装置及びその形成方法 - Google Patents
半導体装置及びその形成方法Info
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- JPH07130840A JPH07130840A JP5294065A JP29406593A JPH07130840A JP H07130840 A JPH07130840 A JP H07130840A JP 5294065 A JP5294065 A JP 5294065A JP 29406593 A JP29406593 A JP 29406593A JP H07130840 A JPH07130840 A JP H07130840A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フローティングゲート素子を有する半導体装
置において、薄い素子分離膜で行えるようにする。 【構成】 半導体基板１０と、素子分離膜１１と、チャ
ネルストップ拡散層１２と、素子分離膜１１で分離され
た半導体基板１０上に形成される素子１３とからなる半
導体装置１において、素子１３はフローティングゲート
１３３を有するものであり、素子分離膜１１は、上面に
フローティングゲート１３３を介してコントロールゲー
ト１３５が形成されている素子分離膜１１下の半導体基
板１０１の導電型が反転せず上面に直接コントロールゲ
ート１３５が形成されている素子分離膜１１下の半導体
基板１０２の導電型が反転する膜厚ｔを有している。こ
れによって、より薄い膜厚ｔの素子分離膜１１で素子１
３の分離が行われる。
置において、薄い素子分離膜で行えるようにする。 【構成】 半導体基板１０と、素子分離膜１１と、チャ
ネルストップ拡散層１２と、素子分離膜１１で分離され
た半導体基板１０上に形成される素子１３とからなる半
導体装置１において、素子１３はフローティングゲート
１３３を有するものであり、素子分離膜１１は、上面に
フローティングゲート１３３を介してコントロールゲー
ト１３５が形成されている素子分離膜１１下の半導体基
板１０１の導電型が反転せず上面に直接コントロールゲ
ート１３５が形成されている素子分離膜１１下の半導体
基板１０２の導電型が反転する膜厚ｔを有している。こ
れによって、より薄い膜厚ｔの素子分離膜１１で素子１
３の分離が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその形
成方法に関し、特には、フローティングゲート素子を有
する半導体装置とその形成方法に関する。
成方法に関し、特には、フローティングゲート素子を有
する半導体装置とその形成方法に関する。
【０００２】
【従来の技術】半導体基板上に複数の素子を形成してな
る半導体装置には、素子と素子とを電気的に分離するた
めの素子分離膜とチャネルストップ拡散層とが形成され
ている。
る半導体装置には、素子と素子とを電気的に分離するた
めの素子分離膜とチャネルストップ拡散層とが形成され
ている。
【０００３】例えば、図３に示すように、フローティン
グゲートを有する素子が形成された半導体装置３は、半
導体基板３０と素子分離膜３１とチャネルストップ拡散
層３２と素子３３とで構成されている。素子分離膜３１
は、酸化膜からなり半導体基板３０上に形成される。チ
ャネルストップ拡散層３２は、半導体基板３０中に導電
性不純物を拡散してなり素子分離膜３１の下面に沿って
形成される。素子３３は、素子分離膜３１とチャネルス
トップ拡散層３２とで分離された領域に形成される。こ
の素子３３は、素子分離膜３０で分離された領域の半導
体基板３０と、半導体基板３０の上面に形成されるゲー
ト絶縁膜３０１と、ゲート絶縁膜３０１上に形成される
導電層３０２とで構成されている。導電層３０２は、フ
ローティングゲート３０３とコントロールゲート３０５
とからなる。フローティングゲート３０３は、両端が素
子分離膜３１のエッジ部と重なる状態でゲート絶縁膜３
０１の上面に配置され、表面が絶縁膜３０４で覆われて
いる。コントロールゲート３０５は、素子分離膜３１上
を含む絶縁膜３０４上に配置される。
グゲートを有する素子が形成された半導体装置３は、半
導体基板３０と素子分離膜３１とチャネルストップ拡散
層３２と素子３３とで構成されている。素子分離膜３１
は、酸化膜からなり半導体基板３０上に形成される。チ
ャネルストップ拡散層３２は、半導体基板３０中に導電
性不純物を拡散してなり素子分離膜３１の下面に沿って
形成される。素子３３は、素子分離膜３１とチャネルス
トップ拡散層３２とで分離された領域に形成される。こ
の素子３３は、素子分離膜３０で分離された領域の半導
体基板３０と、半導体基板３０の上面に形成されるゲー
ト絶縁膜３０１と、ゲート絶縁膜３０１上に形成される
導電層３０２とで構成されている。導電層３０２は、フ
ローティングゲート３０３とコントロールゲート３０５
とからなる。フローティングゲート３０３は、両端が素
子分離膜３１のエッジ部と重なる状態でゲート絶縁膜３
０１の上面に配置され、表面が絶縁膜３０４で覆われて
いる。コントロールゲート３０５は、素子分離膜３１上
を含む絶縁膜３０４上に配置される。
【０００４】上記のようにフローティングゲートを有す
る素子３３が形成された半導体装置３においては、フロ
ーティングゲート３０３に対して電荷の注入または放出
を行うことによって、各素子３３に情報の書き込み・消
去を行っている。この際、例えばコントロールゲート３
０５には２０ｖ近くの高電圧を印加する場合がある。こ
のため、素子分離膜３１とチャネルストップ拡散層３２
とには、コントールゲート３０５に２０ｖの電圧を印加
しても、素子３３ａ（３３）と３３ｂ（３３）との間に
寄生ＭＯＳが形成されないような素子分離能力が要求さ
れる。この素子分離能力は、素子分離膜３１の膜厚と、
チャネルストップ拡散層３２中の不純物濃度とによって
決まる。このため、半導体装置３においては、上記のよ
うな高電圧を印加することによっても素子分離膜３１下
の半導体基板３０の導電型が反転しないように、素子分
離膜３１の膜厚とチャネルストップ拡散層３２中の不純
物濃度とが設定されている。
る素子３３が形成された半導体装置３においては、フロ
ーティングゲート３０３に対して電荷の注入または放出
を行うことによって、各素子３３に情報の書き込み・消
去を行っている。この際、例えばコントロールゲート３
０５には２０ｖ近くの高電圧を印加する場合がある。こ
のため、素子分離膜３１とチャネルストップ拡散層３２
とには、コントールゲート３０５に２０ｖの電圧を印加
しても、素子３３ａ（３３）と３３ｂ（３３）との間に
寄生ＭＯＳが形成されないような素子分離能力が要求さ
れる。この素子分離能力は、素子分離膜３１の膜厚と、
チャネルストップ拡散層３２中の不純物濃度とによって
決まる。このため、半導体装置３においては、上記のよ
うな高電圧を印加することによっても素子分離膜３１下
の半導体基板３０の導電型が反転しないように、素子分
離膜３１の膜厚とチャネルストップ拡散層３２中の不純
物濃度とが設定されている。
【０００５】また、フローティングゲートを有する素子
が形成された半導体装置の他の例として、図４に示すよ
うに構成された半導体装置４がある。この半導体装置４
は、図３で説明した半導体装置におけるチャネルストッ
プ拡散層を、第１のチャネルストップ拡散層４２と第２
のチャネルストップ拡散層４３との２層構造にしたもの
である。このうち、第１のチャネルストップ拡散層４２
は、半導体基板４０上に形成される素子分離膜４１の下
面に沿って形成される。そして、第２のチャネルストッ
プ拡散層４３は、素子分離膜４１の下面においてこの素
子分離膜４１の上面に直接コントロールゲート４０３が
配置されている部分に形成される。また第２のチャネル
ストップ拡散層４３は、第１のチャネルストップ拡散層
４２と比較して拡散不純物濃度が濃く設定されている。
が形成された半導体装置の他の例として、図４に示すよ
うに構成された半導体装置４がある。この半導体装置４
は、図３で説明した半導体装置におけるチャネルストッ
プ拡散層を、第１のチャネルストップ拡散層４２と第２
のチャネルストップ拡散層４３との２層構造にしたもの
である。このうち、第１のチャネルストップ拡散層４２
は、半導体基板４０上に形成される素子分離膜４１の下
面に沿って形成される。そして、第２のチャネルストッ
プ拡散層４３は、素子分離膜４１の下面においてこの素
子分離膜４１の上面に直接コントロールゲート４０３が
配置されている部分に形成される。また第２のチャネル
ストップ拡散層４３は、第１のチャネルストップ拡散層
４２と比較して拡散不純物濃度が濃く設定されている。
【０００６】この半導体装置４においては、素子分離膜
４１の膜厚と第１及び第２のチャネルストップ拡散層４
２，４３の拡散イオン濃度とは、少なくとも第２のチャ
ネルストップ拡散層４３の部分の半導体基板４０の導電
型が反転しないように設定されている。
４１の膜厚と第１及び第２のチャネルストップ拡散層４
２，４３の拡散イオン濃度とは、少なくとも第２のチャ
ネルストップ拡散層４３の部分の半導体基板４０の導電
型が反転しないように設定されている。
【０００７】
【発明が解決しようとする課題】しかし、近年の半導体
装置の微細化の進行によって、上記素子分離膜は薄膜化
する傾向にある。したがって、図３で示した半導体装置
３において、素子３３ａ（３３）と素子３３ｂ（３３）
との間の分離を確実に行うためには、チャネルストップ
拡散層３２の拡散不純物濃度を高くする必要がある。し
かし、チャネルストップ拡散層３２の濃度を高くする
と、素子３３を構成するために半導体基板３０に形成す
る拡散層（図示せず）の耐圧が、素子分離膜３１のエッ
ジ部分で低下する。このため、チャネルストップ拡散層
３２の拡散不純物濃度を高くするにも限界があり、ある
程度の素子分離能力を維持するためには、素子分離膜３
１の膜厚をある程度厚く保つ必要がある。これは、半導
体装置の微細化を妨げる一因になる。
装置の微細化の進行によって、上記素子分離膜は薄膜化
する傾向にある。したがって、図３で示した半導体装置
３において、素子３３ａ（３３）と素子３３ｂ（３３）
との間の分離を確実に行うためには、チャネルストップ
拡散層３２の拡散不純物濃度を高くする必要がある。し
かし、チャネルストップ拡散層３２の濃度を高くする
と、素子３３を構成するために半導体基板３０に形成す
る拡散層（図示せず）の耐圧が、素子分離膜３１のエッ
ジ部分で低下する。このため、チャネルストップ拡散層
３２の拡散不純物濃度を高くするにも限界があり、ある
程度の素子分離能力を維持するためには、素子分離膜３
１の膜厚をある程度厚く保つ必要がある。これは、半導
体装置の微細化を妨げる一因になる。
【０００８】そして、図４で示した構成の半導体装置４
では、第２のチャネルストップ拡散層によって確実に素
子４４ａ（４４）と素子４４ｂ（４４）との間の素子分
離を行い、素子分離膜４１のエッジ部分に位置する第１
のチャネルストップ拡散層４２の拡散イオン濃度を低く
抑えることによって、素子４４を構成する拡散層（図示
せず）の耐圧の低下を防止している。このため、チャネ
ルストップ拡散層が一層である半導体装置の素子分離膜
の膜厚と比較して、素子分離膜４１の膜厚を薄く形成す
ることが可能になる。
では、第２のチャネルストップ拡散層によって確実に素
子４４ａ（４４）と素子４４ｂ（４４）との間の素子分
離を行い、素子分離膜４１のエッジ部分に位置する第１
のチャネルストップ拡散層４２の拡散イオン濃度を低く
抑えることによって、素子４４を構成する拡散層（図示
せず）の耐圧の低下を防止している。このため、チャネ
ルストップ拡散層が一層である半導体装置の素子分離膜
の膜厚と比較して、素子分離膜４１の膜厚を薄く形成す
ることが可能になる。
【０００９】しかし、この半導体装置４を形成する場合
には、第１のチャネルストップ拡散層４２を形成するた
めのイオン注入と、第２のチャネルストップ拡散層を形
成するためのイオン注入とを２回に分けて行う必要があ
り、図３で示した半導体装置３を形成する場合と比較し
て、工程が複雑になるという問題があった。
には、第１のチャネルストップ拡散層４２を形成するた
めのイオン注入と、第２のチャネルストップ拡散層を形
成するためのイオン注入とを２回に分けて行う必要があ
り、図３で示した半導体装置３を形成する場合と比較し
て、工程が複雑になるという問題があった。
【００１０】そこで、本発明は、上記の課題を解決する
半導体装置を提供することによって、半導体装置の形成
工程を増やすことなく半導体装置の微細化を図ることを
目的とする。
半導体装置を提供することによって、半導体装置の形成
工程を増やすことなく半導体装置の微細化を図ることを
目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、半導体基板と、当該半導体基板上に形成
される素子分離膜と、当該素子分離膜の下面に沿って上
記半導体基板中に形成されるチャネルストップ拡散層
と、当該素子分離膜で分離された上記半導体基板上に形
成される素子とからなる半導体装置である。この半導体
装置において、上記素子はフローティングゲートを有す
る素子である。そして、上記素子分離膜は、当該素子分
離膜の上面に上記フローティングゲートを介して上記コ
ントロールゲートが形成されている当該素子分離膜下の
半導体基板の導電型が反転せず、当該素子分離膜の上面
に直接コントロールゲートが形成されている当該素子分
離膜下の上記半導体基板の導電型が反転する膜厚を有し
ている。
めの本発明は、半導体基板と、当該半導体基板上に形成
される素子分離膜と、当該素子分離膜の下面に沿って上
記半導体基板中に形成されるチャネルストップ拡散層
と、当該素子分離膜で分離された上記半導体基板上に形
成される素子とからなる半導体装置である。この半導体
装置において、上記素子はフローティングゲートを有す
る素子である。そして、上記素子分離膜は、当該素子分
離膜の上面に上記フローティングゲートを介して上記コ
ントロールゲートが形成されている当該素子分離膜下の
半導体基板の導電型が反転せず、当該素子分離膜の上面
に直接コントロールゲートが形成されている当該素子分
離膜下の上記半導体基板の導電型が反転する膜厚を有し
ている。
【００１２】さらに、上記の半導体装置の形成方法は、
以下の手順に従って行う。先ず、第１の工程では、上記
半導体基板上に酸化防止膜を成膜し、当該酸化防止膜に
開口部を形成する。次に、第２の工程では、上記酸化防
止膜をマスクにして上記半導体基板にイオン注入を行っ
た後に熱酸化処理を行うか、または、上記酸化防止膜を
マスクにした熱酸化処理を行った後に上記半導体基板に
イオン注入を行う。これによって、上記開口部に露出す
る半導体基板に上記素子分離膜を形成すると供に、当該
素子分離膜の下面に沿って上記半導体基板中に上記チャ
ネルストップ拡散層を形成する。その後、第３の工程で
は、上記素子分離膜と上記チャネルストップ拡散層とで
分離された上記半導体基板上に、上記素子を形成する。
以下の手順に従って行う。先ず、第１の工程では、上記
半導体基板上に酸化防止膜を成膜し、当該酸化防止膜に
開口部を形成する。次に、第２の工程では、上記酸化防
止膜をマスクにして上記半導体基板にイオン注入を行っ
た後に熱酸化処理を行うか、または、上記酸化防止膜を
マスクにした熱酸化処理を行った後に上記半導体基板に
イオン注入を行う。これによって、上記開口部に露出す
る半導体基板に上記素子分離膜を形成すると供に、当該
素子分離膜の下面に沿って上記半導体基板中に上記チャ
ネルストップ拡散層を形成する。その後、第３の工程で
は、上記素子分離膜と上記チャネルストップ拡散層とで
分離された上記半導体基板上に、上記素子を形成する。
【００１３】
【作用】上記の半導体装置では、上記素子分離膜が、当
該素子分離膜の上面に上記フローティングゲートを介し
て上記コントロールゲートが形成されている当該素子分
離膜下の半導体基板の導電型が反転しない膜厚で形成さ
れる。このため、フローティングゲートを有する素子が
電気的に分離される。さらに、上記の半導体装置では、
上記素子分離膜が、当該素子分離膜の上面に直接コント
ロールゲートが形成されている当該素子分離膜下の上記
半導体基板の導電型が反転する膜厚で形成されている。
このため、チャネルストップ拡散層の拡散イオン濃度が
一定である場合、上部にコントロールゲートが形成され
ている素子分離膜の下面の半導体基板の導電型が反転し
ない膜厚を有する素子分離膜よりも、薄い膜厚を有する
素子分離膜によって上記素子の分離が行われる。
該素子分離膜の上面に上記フローティングゲートを介し
て上記コントロールゲートが形成されている当該素子分
離膜下の半導体基板の導電型が反転しない膜厚で形成さ
れる。このため、フローティングゲートを有する素子が
電気的に分離される。さらに、上記の半導体装置では、
上記素子分離膜が、当該素子分離膜の上面に直接コント
ロールゲートが形成されている当該素子分離膜下の上記
半導体基板の導電型が反転する膜厚で形成されている。
このため、チャネルストップ拡散層の拡散イオン濃度が
一定である場合、上部にコントロールゲートが形成され
ている素子分離膜の下面の半導体基板の導電型が反転し
ない膜厚を有する素子分離膜よりも、薄い膜厚を有する
素子分離膜によって上記素子の分離が行われる。
【００１４】また、上記半導体装置の形成方法では、１
回のイオン注入でチャネルストップ拡散層が形成され
る。
回のイオン注入でチャネルストップ拡散層が形成され
る。
【００１５】
【実施例】以下、本発明の実施例の半導体装置を図１に
基づいて説明する。図に示すように、半導体装置１は、
半導体基板１０と素子分離膜１１とチャネルストップ拡
散層１２と素子１３とで構成されている。
基づいて説明する。図に示すように、半導体装置１は、
半導体基板１０と素子分離膜１１とチャネルストップ拡
散層１２と素子１３とで構成されている。
【００１６】上記素子分離膜１１は、膜厚ｔを有する酸
化膜からなり、半導体基板１０の素子１３を形成する部
分を露出させその他の部分を覆う状態で形成されてい
る。
化膜からなり、半導体基板１０の素子１３を形成する部
分を露出させその他の部分を覆う状態で形成されてい
る。
【００１７】そして、上記チャネルストップ拡散層１２
は、半導体基板１０中に注入したイオンを拡散させた層
であり、素子分離膜１１の下面に沿った半導体基板１０
中に形成されている。このチャネルストップ拡散層１２
中の拡散不純物濃度は、素子１３を構成する拡散層（図
示せず）の拡散耐圧を低下させない濃度に設定される。
は、半導体基板１０中に注入したイオンを拡散させた層
であり、素子分離膜１１の下面に沿った半導体基板１０
中に形成されている。このチャネルストップ拡散層１２
中の拡散不純物濃度は、素子１３を構成する拡散層（図
示せず）の拡散耐圧を低下させない濃度に設定される。
【００１８】素子１３は、フローティングゲートを有す
る素子であり、素子分離膜１１で分離された領域の半導
体基板１０と、半導体基板１０の上面に形成されるゲー
ト絶縁膜１３１と、ゲート絶縁膜１３１上に形成される
導電層１３２とで構成されている。導電層１３２は、フ
ローティングゲート１３３とコントロールゲート１３５
とからなる。フローティングゲート１３３は、両端が素
子分離膜１１のエッジ部と重なる状態でゲート絶縁膜１
３１の上面に配置され、表面が絶縁膜１３４で覆われて
いる。コントロールゲート１３５は、素子分離膜１１上
を含む絶縁膜１３４上に各素子１３間に渡って配置され
る。
る素子であり、素子分離膜１１で分離された領域の半導
体基板１０と、半導体基板１０の上面に形成されるゲー
ト絶縁膜１３１と、ゲート絶縁膜１３１上に形成される
導電層１３２とで構成されている。導電層１３２は、フ
ローティングゲート１３３とコントロールゲート１３５
とからなる。フローティングゲート１３３は、両端が素
子分離膜１１のエッジ部と重なる状態でゲート絶縁膜１
３１の上面に配置され、表面が絶縁膜１３４で覆われて
いる。コントロールゲート１３５は、素子分離膜１１上
を含む絶縁膜１３４上に各素子１３間に渡って配置され
る。
【００１９】ここで、上記素子分離膜１１の膜厚ｔは、
素子分離膜１１下の半導体基板１０において、素子分離
膜１１の上面にフローティングゲート１３３を介してコ
ントロールゲート１３５が形成されいる領域１０１の導
電型は反転しないように設定される。さらに、素子分離
膜１１の膜厚ｔは、素子分離膜１１下の半導体基板１０
において、素子分離膜１１の上面に直接コントロールゲ
ート１３５が形成されている領域１０２の導電型が反転
するように設定される。一般的に、フローティングゲー
ト１３３に電子が注入されていない状態では、フローテ
ィングゲート１３３の電位は、コントロールゲート１３
５に掛かる電位の６割程度である。このため、素子分離
膜１１の膜厚ｔは、コントロールゲート１３５に掛かる
電位の６割程度の電位で半導体基板１０の領域１０１の
導電型が反転しないように設定され、コントロールゲー
ト１３５に掛かる電位で半導体基板１０の領域１０２の
導電型が反転するように設定される。例えば、コントロ
ールゲートに２０ｖの電圧を印加し、チャネルストップ
拡散層１２へのイオン注入量が７×１０13個／ｃｍ2 程
度である場合、素子分離膜１１の膜厚ｔは４００ｎｍ程
度に設定される。
素子分離膜１１下の半導体基板１０において、素子分離
膜１１の上面にフローティングゲート１３３を介してコ
ントロールゲート１３５が形成されいる領域１０１の導
電型は反転しないように設定される。さらに、素子分離
膜１１の膜厚ｔは、素子分離膜１１下の半導体基板１０
において、素子分離膜１１の上面に直接コントロールゲ
ート１３５が形成されている領域１０２の導電型が反転
するように設定される。一般的に、フローティングゲー
ト１３３に電子が注入されていない状態では、フローテ
ィングゲート１３３の電位は、コントロールゲート１３
５に掛かる電位の６割程度である。このため、素子分離
膜１１の膜厚ｔは、コントロールゲート１３５に掛かる
電位の６割程度の電位で半導体基板１０の領域１０１の
導電型が反転しないように設定され、コントロールゲー
ト１３５に掛かる電位で半導体基板１０の領域１０２の
導電型が反転するように設定される。例えば、コントロ
ールゲートに２０ｖの電圧を印加し、チャネルストップ
拡散層１２へのイオン注入量が７×１０13個／ｃｍ2 程
度である場合、素子分離膜１１の膜厚ｔは４００ｎｍ程
度に設定される。
【００２０】上記のようにして形成した半導体装置１で
は、素子分離膜１１は、素子分離膜１１の上面にフロー
ティングゲート１３３を介してコントロールゲート１３
５が形成されいる素子分離膜１１下の半導体基板１０が
反転しない膜厚ｔを有している。このため、この半導体
装置１を駆動した場合、素子１３と素子１３との合に寄
生ＭＯＳは形成されず、各素子１３間の分離が充分に行
われる。さらに、素子分離膜１１は、素子分離膜１１の
上面に直接コントロールゲート１３５が形成されている
素子分離膜下１１の半導体基板１０が反転する膜厚ｔを
有している。このため、チャネルストップ拡散層１２の
拡散イオン濃度が一定である場合、上部にコントロール
ゲートが形成されている素子分離膜の下面の半導体基板
の導電型が反転しない膜厚を有する素子分離膜よりも、
薄い膜厚を有する素子分離膜１１によって上記素子１３
の分離が行われる。
は、素子分離膜１１は、素子分離膜１１の上面にフロー
ティングゲート１３３を介してコントロールゲート１３
５が形成されいる素子分離膜１１下の半導体基板１０が
反転しない膜厚ｔを有している。このため、この半導体
装置１を駆動した場合、素子１３と素子１３との合に寄
生ＭＯＳは形成されず、各素子１３間の分離が充分に行
われる。さらに、素子分離膜１１は、素子分離膜１１の
上面に直接コントロールゲート１３５が形成されている
素子分離膜下１１の半導体基板１０が反転する膜厚ｔを
有している。このため、チャネルストップ拡散層１２の
拡散イオン濃度が一定である場合、上部にコントロール
ゲートが形成されている素子分離膜の下面の半導体基板
の導電型が反転しない膜厚を有する素子分離膜よりも、
薄い膜厚を有する素子分離膜１１によって上記素子１３
の分離が行われる。
【００２１】次に、上記の半導体装置の形成方法を図２
を用いて説明する。先ず、第１の工程として、図２
（１）に示すように、半導体基板１０の表面にパッド酸
化膜２０１を形成し、このパッド酸化膜２０１の上面に
酸化防止膜２０２を成膜する。そして、この酸化防止膜
２０２に開口部２０３を設ける。
を用いて説明する。先ず、第１の工程として、図２
（１）に示すように、半導体基板１０の表面にパッド酸
化膜２０１を形成し、このパッド酸化膜２０１の上面に
酸化防止膜２０２を成膜する。そして、この酸化防止膜
２０２に開口部２０３を設ける。
【００２２】そして、第２の工程として、図２（２）に
示すように、酸化防止膜２０２をマスクにして、半導体
基板１０にイオン２を注入する。イオン２の注入量は、
例えば、７×１０13個／ｃｍ2 程度にする。その後、図
２（３）に示すように、酸化防止膜２０２をマスクにし
た熱処理を行う。これによって、開口部２０３に露出す
るパッド酸化膜２０１を成長させ、４００ｎｍ程度の膜
厚の酸化膜からなる素子分離膜１１を形成する。さら
に、ここでは、半導体基板１０に注入したイオン２を拡
散させて、素子分離膜１１下にチャネルストップ拡散層
１２を形成する。尚、この工程では、図２（３）に示し
た熱処理を行った後に、図２（３）に示したイオン２の
注入を行うようにしても良い。
示すように、酸化防止膜２０２をマスクにして、半導体
基板１０にイオン２を注入する。イオン２の注入量は、
例えば、７×１０13個／ｃｍ2 程度にする。その後、図
２（３）に示すように、酸化防止膜２０２をマスクにし
た熱処理を行う。これによって、開口部２０３に露出す
るパッド酸化膜２０１を成長させ、４００ｎｍ程度の膜
厚の酸化膜からなる素子分離膜１１を形成する。さら
に、ここでは、半導体基板１０に注入したイオン２を拡
散させて、素子分離膜１１下にチャネルストップ拡散層
１２を形成する。尚、この工程では、図２（３）に示し
た熱処理を行った後に、図２（３）に示したイオン２の
注入を行うようにしても良い。
【００２３】次に、第３の工程として、図２（４）に示
すように、酸化防止膜（２０２）とその下のパッド酸化
膜（２０１）とを除去し、素子分離膜１１とチャネルス
トップ拡散層１２とで分離された領域に素子１３を形成
する。すなわち、先ず、酸化防止膜とパッド酸化膜とを
除去した半導体基板１０の上面にゲート絶縁膜１３１を
形成する。そして、このゲート絶縁膜１３１上に、両端
が素子分離膜１１の端部に重なる状態で配置されるよう
に、フローティングゲート１３３を形成する。次に、フ
ローティングゲート１３３の露出面に絶縁膜１３４を形
成する。そして、素子分離膜１１上を含む絶縁膜１３４
上に配置されるように、コントロールゲート１３５を形
成する。
すように、酸化防止膜（２０２）とその下のパッド酸化
膜（２０１）とを除去し、素子分離膜１１とチャネルス
トップ拡散層１２とで分離された領域に素子１３を形成
する。すなわち、先ず、酸化防止膜とパッド酸化膜とを
除去した半導体基板１０の上面にゲート絶縁膜１３１を
形成する。そして、このゲート絶縁膜１３１上に、両端
が素子分離膜１１の端部に重なる状態で配置されるよう
に、フローティングゲート１３３を形成する。次に、フ
ローティングゲート１３３の露出面に絶縁膜１３４を形
成する。そして、素子分離膜１１上を含む絶縁膜１３４
上に配置されるように、コントロールゲート１３５を形
成する。
【００２４】上記の半導体装置の形成方法では、１回の
イオン注入によって上記半導体装置１にチャネルストッ
プ拡散層１２が形成される。したがって、半導体装置１
の形成工程が複雑化することはない。
イオン注入によって上記半導体装置１にチャネルストッ
プ拡散層１２が形成される。したがって、半導体装置１
の形成工程が複雑化することはない。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、上面にフローティングゲートを介してコン
トロールゲートが形成されている素子分離膜下の半導体
基板の導電型が反転せず、上面に直接コントロールゲー
トが形成されている素子分離膜下の半導体基板の導電型
が反転するような膜厚の素子分離膜によって、フローテ
ィングゲートを有する素子を分離するようにした。この
ため、より薄い膜厚の素子分離膜で、各素子間の分離を
充分に行うことができる。さらに、本発明の半導体装置
の形成方法によれば、１回のイオン注入によって上記半
導体装置のチャネルストップ拡散層が形成される。した
がって、半導体装置の製造工程を増やすことなく半導体
装置の微細化を図ることができる。
置によれば、上面にフローティングゲートを介してコン
トロールゲートが形成されている素子分離膜下の半導体
基板の導電型が反転せず、上面に直接コントロールゲー
トが形成されている素子分離膜下の半導体基板の導電型
が反転するような膜厚の素子分離膜によって、フローテ
ィングゲートを有する素子を分離するようにした。この
ため、より薄い膜厚の素子分離膜で、各素子間の分離を
充分に行うことができる。さらに、本発明の半導体装置
の形成方法によれば、１回のイオン注入によって上記半
導体装置のチャネルストップ拡散層が形成される。した
がって、半導体装置の製造工程を増やすことなく半導体
装置の微細化を図ることができる。
【図１】実施例の半導体装置の構成図である。
【図２】実施例の半導体装置の形成方法を示す図であ
る。
る。
【図３】従来の半導体装置の構成図である。
【図４】従来の半導体装置の構成図である。
１ 半導体装置 ２ イオン １０ 半導体基板 １１ 素子分離
膜 １２ チャネルストップ拡散層 １３ 素子 １３１ ゲート絶縁膜 １３３ フロー
ティングゲート １３４ 絶縁膜 １３５ コント
ロールゲート ２０２ 酸化防止膜 ２０３ 開口部
膜 １２ チャネルストップ拡散層 １３ 素子 １３１ ゲート絶縁膜 １３３ フロー
ティングゲート １３４ 絶縁膜 １３５ コント
ロールゲート ２０２ 酸化防止膜 ２０３ 開口部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 半導体基板と、当該半導体基板上に形成
される素子分離膜と、当該素子分離膜の下面に沿って前
記半導体基板中に形成されるチャネルストップ拡散層
と、当該素子分離膜で分離された前記半導体基板上に形
成される素子とからなる半導体装置において、 前記素子は、前記素子分離膜で分離された前記半導体基
板上に形成されるゲート絶縁膜と、両端が前記素子分離
膜の端部と重なるように前記ゲート絶縁膜上に配置され
るフローティングゲートと、当該フローティングゲート
を覆う状態で形成される絶縁膜と、前記素子分離膜上を
含む前記絶縁膜上に配置されるコントロールゲートとか
らなり、 前記素子分離膜は、当該素子分離膜の上面に前記フロー
ティングゲートを介して前記コントロールゲートが形成
されている当該素子分離膜下の半導体基板の導電型が反
転せず、かつ当該素子分離膜の上面に直接コントロール
ゲートが形成されている当該素子分離膜下の前記半導体
基板の導電型が反転する膜厚を有していることを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置の形成方法で
あって、 前記半導体基板上に酸化防止膜を成膜し、当該酸化防止
膜に開口部を形成する第１の工程と、 前記酸化防止膜をマスクにして前記半導体基板にイオン
注入を行った後に熱酸化処理を行うか、または、前記酸
化防止膜をマスクにして熱酸化処理を行った後に前記半
導体基板にイオン注入を行うことによって、当該酸化防
止膜の開口部に露出する前記半導体基板に前記素子分離
膜を形成すると供に、当該素子分離膜の下面に沿った当
該半導体基板中に前記チャネルストップ拡散層を形成す
る第２の工程と、 前記素子分離膜と前記チャネルストップ拡散層とで分離
された半導体基板上に、前記素子を形成する第３の工程
とからなることを特徴とする半導体装置の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29406593A JP3271105B2 (ja) | 1993-10-28 | 1993-10-28 | 半導体装置及びその形成方法 |
| US08/327,718 US5510283A (en) | 1993-01-28 | 1994-10-24 | Method of making a semiconductor device |
| US08/435,653 US5545907A (en) | 1993-10-28 | 1995-05-05 | Semiconductor device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29406593A JP3271105B2 (ja) | 1993-10-28 | 1993-10-28 | 半導体装置及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130840A true JPH07130840A (ja) | 1995-05-19 |
| JP3271105B2 JP3271105B2 (ja) | 2002-04-02 |
Family
ID=17802836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29406593A Expired - Fee Related JP3271105B2 (ja) | 1993-01-28 | 1993-10-28 | 半導体装置及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5510283A (ja) |
| JP (1) | JP3271105B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0183730B1 (ko) * | 1995-08-24 | 1999-04-15 | 김광호 | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 |
| US5576234A (en) * | 1995-11-13 | 1996-11-19 | Hualon Microelectronics Corporation | Method for manufacturing an EPROM |
| US6084265A (en) * | 1998-03-30 | 2000-07-04 | Texas Instruments - Acer Incorporated | High density shallow trench contactless nonvolitile memory |
| KR100357692B1 (ko) * | 2000-10-27 | 2002-10-25 | 삼성전자 주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| DE10232938B4 (de) * | 2002-07-19 | 2005-05-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer vergrabenen Bitleitung für einen Halbleiterspeicher |
| JP4346322B2 (ja) * | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2011253881A (ja) * | 2010-06-01 | 2011-12-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US9786752B2 (en) * | 2013-03-19 | 2017-10-10 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124084A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | Semiconductor memory device containing floating type poly silicon layer and its manufacture |
| EP0164605B1 (en) * | 1984-05-17 | 1990-02-28 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor eeprom device |
| US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
| US5120571A (en) * | 1988-11-10 | 1992-06-09 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
| US5296396A (en) * | 1988-12-05 | 1994-03-22 | Sgs-Thomson Microelectronics S.R.L. | Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture |
-
1993
- 1993-10-28 JP JP29406593A patent/JP3271105B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-24 US US08/327,718 patent/US5510283A/en not_active Expired - Fee Related
-
1995
- 1995-05-05 US US08/435,653 patent/US5545907A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3271105B2 (ja) | 2002-04-02 |
| US5545907A (en) | 1996-08-13 |
| US5510283A (en) | 1996-04-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |