JPH06283716A - 電界効果半導体デバイス、その製造方法、およびマトリックス制御装置に対するその応用 - Google Patents

電界効果半導体デバイス、その製造方法、およびマトリックス制御装置に対するその応用

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JPH06283716A
JPH06283716A JP5136427A JP13642793A JPH06283716A JP H06283716 A JPH06283716 A JP H06283716A JP 5136427 A JP5136427 A JP 5136427A JP 13642793 A JP13642793 A JP 13642793A JP H06283716 A JPH06283716 A JP H06283716A
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ディディエ、プリバ
Stroh Rudiger
リュディゲル、ストロ
Legagneux Pierre
ピエール、ルガニュー
Gerard Bruno
ブリュノ、ジェラール
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Abstract

(57)【要約】 【目的】 電界効果半導体デバイス、その製造方法、お
よびマトリックス制御装置に対するその応用 【構成】 前記電界効果半導体デバイスは、ドレイン近
傍においてチャネル上方に配置された少なくとも１つの
第２ゲートを含む。前記第２ゲートは外部電気接続を有
せずフローティング電位に成され、または所定水準に充
電されて、チャネルの中に反転区域（堆積区域）を誘導
する。このゲートは電荷注入された誘電体から成る事が
できる。またこの第２ゲートは、ドレイン−チャネル接
合の逆バイアスによってフローティング電位に成される
半導体から成る事ができる。このデバイスの製造法も開
示される。本発明のデバイスの応用は、第２ゲートを備
え、電極をこれらの第２ゲート（特にトランジスタ）に
接続する必要のない電界効果トランジスタの製造、およ
びマトリックスデバイスの制御にある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果半導体デバイス
に係り、特に絶縁体上の単結晶または多結晶シリコンか
ら製造されるＭＯＳ（metal/oxide/semiconductor ）型
電界効果トランジスタに関するものである。また本発明
はこのデバイスの製造法およびそのマトリックス制御デ
バイスへの応用に関するものである。
【０００２】本発明による構造はオフ状態での漏れ電流
を減少させるために使用することができる。本発明の主
旨の範囲内において、本発明は望ましくは多結晶シリコ
ンをベースとするトランジスタに応用することができ、
特にアクティブマトリックス型液晶ディスプレーパネル
の画素の制御に使用するように設計されたトランジスタ
に関するものである。
【０００３】
【従来の技術】図１は、ガラスまたは石英基板上に蒸着
された多結晶シリコンからなるｎチャネルＭＯＳ型トラ
ンジスタの代表的な転送特性を示すグラフである。
【０００４】このグラフは、"Extended Abstracts of t
he 22nd (1990 International) Conference on Solid S
tate Devices and Materials" 仙台 1990, pp.1011-1
014に発表されたケイジ タナカの論文から引用されて
いる。このグラフから明かなように、オフ状態のトラン
ジスタの電流は、−ドレイン電圧ＶD が高いほど、また
−ゲート電圧ＶG の絶対値が高いほど、大になることが
分かる。
【０００５】図２(a) 乃至図２(d) は先行技術において
公知の電界効果トランジスタの構造およびその相異なる
導通状態を示す。ｐ型半導体の基板において、これらの
トランジスタはｎ++型ドーピングを有する２つの区域を
備える。これらのｎ++型区域はそれぞれドレインＤとソ
ースＳとして作用し、従ってｐ型区域によって分離され
ている。このｐ型区域の上に絶縁層ＩＳが配置され、こ
の絶縁層の上に金属ゲート電極Ｇが配置されている。
【０００６】
【発明が解決しようとする課題】図２(a) 及び図２(b)
において、ゲートに対して正電圧を加えるとチャネルの
中に反転層を生じ、電圧基準はアースされたソースであ
る。図２(c) 及び図２(d) は、ゲート電圧が負であっ
て、従ってチャネルの中に堆積層を形成する場合を示
す。これらの条件において、ドレイン−ソース構造は相
互に前後に配置された２つの接合から成り、トランジス
タはオフ状態にある。
【０００７】しかしこの構造の場合、ＶG の絶対値が大
きいほど、堆積区域中の正孔濃度が高くなる。すなわ
ち、ＶD の一定値において、ドレイン−チャネル接合
（およびチャネル−ソース接合）中の電界が大きくな
る。同様に、ＶG の一定の（しかし常に負の）値におい
て、ＶD の値が大きいほど、ドレイン−チャネル接合中
の電界も大きくなる。接合を通しての漏れメカニズムが
電界に依存すると仮定すれば（このことは後で確認され
る）、図１の曲線の形状はさらに明瞭に理解されよう。
【０００８】一般に、ソースおよびドレインの接点区域
（図２(a) と図２(c) ）はイオン注入によって形成さ
れ、ゲートによって自己整列される。絶縁体上に蒸着さ
れたシリコンなどの半導体物質に関しては、欠陥数の実
質的増大、蒸着されたシリコンの型の変化などの複雑な
理由により、または単に基板の軟化などの理由により、
熱処理（酸化、注入アニーリングなど）の温度は常に低
い水準に保持される（サファイア、石英または酸化シリ
コンなどの耐火性絶縁性基板については≦９５０℃、ガ
ラス基板などについては≦６００℃）。その結果、注入
アニーリングは不完全となり、半導体のギャップの中に
深いレベルを発生することになる。
【０００９】これらの条件において、図３(a) と図３
(b) とを参照すれば、反転バイアス型の接合を通しての
電流漏れのメカニズムをさらに明瞭に理解できよう。図
３(a)はギャップの中央に深いレベルを有する半導体の
バンド構造を示す。本発明をさらに詳細に説明するた
め、この図３(a) は深いレベルのバンドＤＦを示す。こ
のバンドは不完全な注入アニーリングの結果として導入
されたものと仮定される。
【００１０】図３(b) は反転バイアス型のドレイン−チ
ャネル接合を示す（図２(c) と図２(d) に図示の状
態）。従って定量的に反転バイアスが大きいほど（従っ
て電界が高いほど）欠陥による接合を通してのトンネル
効果の確率が大となることが分かる。従って漏れ電流を
最小限にするためには、接合における電界またはこの接
合における深いレベルの密度を減少させることが望まし
い。ドレイン側において漸進的ドーピングを実施してい
わゆるＬＤＤ構造（軽度にドーピングされたドレイン構
造）を得ることによって電界を減少させることができ
る。図４に図示のこの型の構造の効率は特にケイジ ナ
カザワほかによって、Society of Informationdisplay
1990 Digest において発表された論文のｐ．３１１に
記載されている。しかし、この型の構造の欠点は、軽度
ドーピング区域による直列抵抗効果の故にオン状態での
トランジスタ電流の減少（１乃至２オーダの大きさの減
少）にある。
【００１１】接合における欠陥密度を減少させるために
使用される第２のアプローチは、ドレイン−チャネル接
合をイオン注入の生じる区域の外部に移動させるにあ
る。
【００１２】この第２アプローチは、ドレイン−チャネ
ル接合のイオン注入区域における残留注入欠陥の密度を
低下させようとするにあるが、Ｋ．タナカほか（前掲）
およびチアオ−ユワン フアングほか（IEEE Electroni
c Device Letters, Vol.11,1990 11 月中の論文、ｐ．
５４１）によって研究された。イオン注入なしでソース
およびドレインのオーム抵抗を除去するため、第２金属
ゲートを使用し、このゲートにより注入区域とゲートの
両側の縁との間に含まれるチャネル区域を反転状態にお
く。図５は、前記の論文においてタナカによって使用さ
れた構造の原理図である。第２ゲートに対して適当な電
圧を加えることにより、メインゲートとソース区域およ
びドレイン区域との間に含まれるチャネル部分が反転状
態に配置される。しかし、この構造を使用すれば、下記
の実際上の問題が生じる。
【００１３】１．誘電性絶縁体の厚さが比較的大きいの
で、第２ゲートに加えられる電圧が高く、３０Ｖ乃至６
０Ｖのオーダとなる。
【００１４】２．デバイスが４電極デバイスとなり、こ
れは接続の問題を生じる。
【００１５】３．接続の問題を解決するために第２ゲー
トがドレイン電極に接続されれば、すべてのドレイン電
圧値において（タナカの前記論文に記載のように正ゲー
ト電圧において）トランジスタはオンとならない。従っ
て、実際上、第２ゲートの別個のバイアスを必要とす
る。
【００１６】本発明は、第４電極の使用および第２ドレ
イン／ゲートリンクの使用を避けることを可能とする。
また本発明は、（図２(a) および図２(b) に図示のよう
なｎチャネルトランジスタの場合に）任意の正ゲート電
圧値においてオンとなるトランジスタを得るために使用
することができる。
【００１７】
【課題を解決するための手段】本発明は、第１型のドー
ピングを有する半導体物質からなるソース区域およびド
レイン区域と、これらの区域を分離するため第２型のド
ーピングを有しまたは固有型の半導体物質からなるチャ
ネルとを含む電界効果半導体デバイスにおいて、前記デ
バイスは少なくとも１つの第２ゲートを含み、この第２
ゲートは外部接続を有せず、また実質的に所定のフロー
ティングレベルに充電され、この第２ゲートは前記チャ
ネルに対して平行に対向する面に配置されるように成さ
れた電界効果半導体デバイスに関するものである。
【００１８】さらに詳しくは本発明は、第１型のドーピ
ングを有する半導体物質からなるソース区域およびドレ
イン区域と、前記の区域を相互に分離するため第２型の
ドーピングを有しまたは固有型の半導体物質からなるチ
ャネルとを含み、その導通状態をメインゲートによって
制御されるように成された電界効果半導体デバイスにお
いて、前記デバイスは少なくとも１つの第２ゲートを含
み、この第２ゲートは実質的に特定のフローティングレ
ベルに充電されあるいは固定電荷の制御された密度を有
し、また前記第２ゲートはドレインの近傍において前記
チャネルに対して平行に対向する面に配置されこのチャ
ネルから絶縁されているようになされた電界効果トラン
ジスタデバイスに関するものである。
【００１９】また本発明は、電界効果トランジスタの製
造法において、−特定の型のドーピングを有する２つの
区域、すなわちソース区域およびドレイン区域と、これ
らの区域を相互に接続する他の型のドーピングを有する
チャネルとを含む半導体物質層を基板上に形成する段階
と、−前記のソース区域またはドレイン区域にそれぞれ
隣接してチャネル上方に配置された２つの第２ゲートを
形成する段階と、−前記第２ゲートの上方にメインゲー
トを形成する段階とを含み、前記ソース−チャネル接合
またはドレイン−チャネル接合またはその両方の接合が
絶縁性誘電体を介するキャリアの注入によってフローテ
ィング第２ゲートが充電されるよう強く逆バイアスする
方法に関するものである。
【００２０】
【実施例】本発明の原理は、電界効果トランジスタのチ
ャネルの両側に２つの永久反転区域または堆積区域を配
置するにある。これは、チャネルの両側に配置された２
つのフローティング第２ゲートの中に適当な電荷を注入
することにより、あるいは同じくチャネルの両側に配置
された２つの誘電層（例えば、Ｓｉ3 Ｎ4 層およびＳｉ
Ｏ4 層）の界面の中に電荷を注入することにより、ある
いは同じくチャネルの両側に配置され２つの分岐または
アームを含む単一の誘電体の中に電荷を捕獲することに
よって実施することができる。
【００２１】図６(a) および図６(b) は、チャネルの両
側が２つのフローティング第２ゲートによって限定され
た場合の本発明によるトランジスタ構造の実施例を示
す。
【００２２】図６(a) は本発明によるトランジスタの断
面図であって、この構造においては特定のドーピング型
の半導体物質からなるソース区域Ｓとドレイン区域Ｄが
基板上に注入されている。これらの区域ＳとＤは、他の
型のドーピングを有する半導体物質または固有の半導体
物質からなるチャネルＣによって相互に接続される。前
記チャネルの上方に、絶縁層ＩＳ１によって分離されて
ゲートＧＰが配置される。本発明によれば、このゲート
ＧＰと前記ソース区域およびドレイン区域との間に２つ
の第２ゲートＧＳ１とＧＳ２がチャネルの上方に配置さ
れ、その一方はチャネルとドレイン区域の境界に、他方
はチャネルとソースとの境界に配置される。これらのゲ
ートはチャネルおよびメインゲートＧＰから絶縁されて
いる。
【００２３】図６(b) は図６(a) のトランジスタの実施
例の平面図を示し、この場合２つのゲートは同一ユニッ
トの形を成し、従って、２つのアームＧＳ１とＧＳ２を
有する単一の第２ゲートＧＳを成している。
【００２４】ソース区域Ｓとドレイン区域Ｄはそれぞれ
接点ＣＳとＣＤとを備える。操作中にこれらの接点ＣＳ
およびＣＤとゲートＧＰは例えば図２(a) と図２(b) に
図示のように電源に接続されるが、第２ゲートは電源に
は接続されない。この第２ゲートはフローティングゲー
トまたはフローティングポテンシャルを有するゲートと
呼ばれる。
【００２５】ソースおよびドレインの接点区域はｐ+ 型
区域とし、チャネルは固有型またはｎ型チャネルとす
る。このような条件において本発明によれば、ドレイン
−チャネル接合（またはチャネル−ソース接合）は、な
だれ状態に達するまでは逆バイアスされている。この場
合、なだれプラズマからフローティング第２ゲートの一
方のアームの中に電子が注入される。注入された電荷が
十分である時、ドレインまたはソースのバイアスがカッ
トオフされる。第２ゲートに貯蔵された電荷がチャネル
区域の下方層の中に反転層を生じる（図６(a) 参照）。
【００２６】このようにしてｎ+ ドーピング区域がイオ
ン注入区域の外部まで移動させられた。言い替えれば、
チャネルとソース接点およびドレイン接点との間の移行
区域がイオン注入を受けた区域の外部に配置される。従
って、接合のレベルにおいてギャップの深いレベルの密
度が低下し、従って支援されたトンネル効果による転送
の確率も低下する。従ってトランジスタの漏れ電流が改
良される。
【００２７】図７は本発明によるトランジスタ構造の他
の実施例の断面図であって、この場合、フローティング
第２ゲートＧＳとメインゲートＧＰはチャネルＣの両側
に配置される。第２ゲートＧＳは例えば基板から成り、
絶縁層ＩＳ２によって被覆される。この絶縁層ＩＳ２の
上に半導体物質層が配置され、この半導体物質のそれぞ
れ第２ゲートのアームＧＳ１およびＧＳ２に隣接する２
つの区域は、特定型のドーピングを有しそれぞれソース
区域およびドレイン区域を成す。これら２つの区域の間
に、トランジスタチャネルが配置される。この構造全体
が絶縁層ＩＳ１によって被覆され、この絶縁層ＩＳ１の
上にメインゲートＧＳ１が作られ、このゲートＧＰその
ものはパッシベーション絶縁層ＩＳ３によって被覆され
る。接点ＣＳ，ＣＧ，ＣＤがこの絶縁層ＩＳ１およびＩ
Ｓ３を貫通してそれぞれソース接点、ゲート接点および
ドレイン接点を成す。
【００２８】このトランジスタの動作原理は図６(a) お
よび図６(b) のものと同様である。その動作は、ドレイ
ン−チャネル接合の強い逆バイアスによって作られるな
だれプラズマからフローティングゲートＧＳに電荷を注
入するにある。
【００２９】図８(a) 乃至図８(e) 及び図９(a) 乃至図
９(d) は図６(a) および図６(b) のデバイスの製造法を
示す。一例として、このデバイスはシリコン技術を使用
するが、その他の任意の半導体製造技術を使用すること
ができる。
【００３０】−第１段階 製造手順は絶縁基板１（シリコンベース）の上に半導体
（例えばシリコン）の薄層を蒸着するにある。この薄層
２は例えば、サファイア上にシリコンを使用するＳＩＭ
ＯＸ型（酸素注入よる分離）の物質からなることができ
る。トランジスタを製造する区域に対応して、この層に
おいてブロックをエッチングする（図８(a) ）。
【００３１】−第２段階 誘電体（ＳｉＯ2 またはＳＩ3 Ｎ4 など）の第１層を厚
さ０．０５−０．１μｍの厚さで蒸着する。次に例えば
多結晶半導体層４（縮退ｎ++ドープトポリシリコン）が
厚さ０．１−０．５μｍまで蒸着される（図８(b) ）。
この層は金属とすることもできる。 −第３段階 前記の層３と４によって形成されたセットを、半導体層
２上までエッチングして、それぞれソース区域Ｓとドレ
イン区域Ｄ（図８(c) ）を画成する。 −第４段階 整列マスクを使用して、誘電層３と縮退ポリシリコン層
４のセットのイオン注入を実施する。このようにして、
ソース区域Ｓとドレイン区域Ｄが形成される（図８(d)
）。注入アニーリングを適当温度で実施する。 −第５段階 層３と４において第２エッチング操作を実施し、第２ゲ
ートＧＳ１とＧＳ２とを画成する。マスクの位置は決定
的ではない（図８(e) ）。 −第６段階 第２誘電層５（誘電ゲート）を厚さ０．０５乃至０．１
μｍまで蒸着または酸化によって形成する（図９(a)
）。 −第７段階 金属層６（代表的には縮退ポリシリコンまたはアルミニ
ウム）をトランジスタのメインゲートＧＰとして蒸着す
る（図９(b) ）。 −第８段階 ユニット全体を絶縁物質７（ＳｉＯ2 、Ｓｉ3 Ｎ4 また
はホウリンケイ酸ガラスまたはＢＰＳＧ型）によって包
蔵する（図９(c) ）。 −第９段階 層７、５の中に接点区域を開き、導体金属（アルミニウ
ム）を蒸着して接点ＣＳ、ＣＤおよびＣＧを成す（図９
(d) ）。 −第１０段階 次にドレイン−チヤネル接合を逆バイアスして、フロー
ティングゲートＧＳ１およびＧＳ２に電荷注入する。
【００３２】図１０(a) 乃至図１０(g) は図６(a) およ
び図６(b) のデバイスを製造する方法の他の実施態様を
示す。この方法は下記段階を含む。 −段階１ 絶縁基板上に半導体薄層２（例えばシリコン）を蒸着。
トランジスタを形成する区域に対応してこの層２の中に
ブロックをエッチングする（図１０(a) ）。 −段階２ 誘電物質（例えばＳｉＯ2 またはＳｉ3 Ｎ4 ）の第１誘
電層３を例えば０．０５−０．１μｍの厚さに蒸着し
た。次にｎ++ドープト（縮退）半導体層４（例えば多結
晶半導体）を厚さ０．１−０．５μｍまで蒸着した（図
１０(b) ）。 −段階３ 層３と４からなるセット半導体層２に達するまでエッチ
ングしてソース区域Ｓとドレイン区域Ｄとを画成する
（図１０(c) ）。 −段階４ イオン注入（２５）を実施する（図１０(d) ）。 −段階５ 層４の中で第２エッチング操作を実施し（図１０(e)
）、種々のゲート、すなわちゲートＧＰおよび第２ゲ
ートＧＳ１，ＧＳ２を画成する。マスクの設置は絶対必
要ではないことを注意しよう（図１０(e) ）。直列抵抗
を防止するため、各ゲート間のスペースはできるだけ小
とする（代表的には１μｍ）。 −段階６ ユニット全体を絶縁物質７（ＳｉＯ2 、Ｓｉ3 Ｎ4 また
はＢＰＳＧ型）によって包蔵する（図１０(f) ）。 −段階７ 層５の中に接点区域を開き、導体金属（アルミニウム）
を蒸着してソース接点ＣＳ、ドレイン接点ＣＤおよびゲ
ート接点ＣＧを成す（図１０(g) ）。 −段階８ ドレイン−チヤネル接合とソース−チヤネル接合を逆バ
イアスして第２ゲートに電荷注入する。
【００３３】図１１(a) 乃至図１１(g) を参照して、図
６(a) および図６(b) のデバイスの製造法の他の実施態
様を説明する。この実施態様は下記段階を含む。 −段階１ 工程の最初に絶縁体基板１上に半導体薄層２（例えばシ
リコン）を蒸着する。トランジスタを製造する区域に対
応して前記の層２をエッチングしてブロックを形成す
る。（図１１(a) ） −段階２ 電荷を有する誘電体の第１層３を例えば０．０５乃至
０．５μｍの厚さまで蒸着する（図１１(b) ）。この層
３は例えば非化学量論的量のＳｉ3 Ｎ4 であって、ＰＥ
ＣＶＤ型の蒸着（プラズマエンハーンスト化学蒸着法）
を実施する際にＮＨ3 とＳｉＨ4 の相対量を使用して製
造される。このようにして得られた物質は余剰量の正電
荷を有し、ｐチヤネルを反転状態で配置し、あるいはｎ
チヤネルを堆積状態に配置することができる。 −段階３ この層３をエッチングする（図１１(c) ） −段階４ トランジスタのソース区域Ｓとドレイン区域Ｄのイオン
注入を実施する（図１１(d) ）。 −段階５ 誘電層３を再びエッチングして、第２ゲートＧＳ１、Ｇ
Ｓ２を画成する（図１１(e) ）。この場合、エッチング
の正確な位置を必要としない。 −段階６ 化学量論的量のシリカの第２誘電体層４（メインゲート
誘電体）を例えば厚さ０．０５乃至０．１μｍまで形成
する。次に、金属または高度にドーピングされた多結晶
半導体のゲート層６（図１１(f) ）を蒸着する。 −段階７ 前記の層６をエッチングしてメインゲートＧＰを形成す
る。包蔵誘電体層７を蒸着し、この層７の中にアパチュ
アをエッチングして金属化処理によりソース接点ＣＳお
よびドレイン接点ＣＤを形成する（図１１(g) ）。
【００３４】図１２(a) 乃至図１２(h) を参照して、図
７のデバイスの製造法を説明する。このデバイスはシリ
コン技術を使用して製造される場合を記載するが、その
他の任意の型の半導体技術を使用してこのデバイスを製
造することができる。 −段階１ ｎ++ドープトシリコン層１２（図１２(a) ）を基板１上
に蒸着する。この基板は絶縁性基板または絶縁層によっ
て被覆された基板である（図１２(a) ）。この基板は、
下記の段階５において使用される照射波長に対して透明
である（特にガラスとする）。 −段階２ 第２ゲートＧＳ１、ＧＳ２に対応のパタンをエッチング
する。各ゲートの厚さｈは例えば０．３−０．６μｍと
し、その長さＬは約１０μｍとする（図１２(b) ）。 −段階３ 誘電体物質層１３と活性シリコン層１４とを蒸着する。
トランジスタを構成する活性シリコンブロックをエッチ
ングする（図１２(c) ）。 −段階４ ゲート誘電体層１５と、メインゲートＧＰ層（または縮
退ポリシリコンの第２ゲート層）とを蒸着する。メイン
ゲートＧＰが実質的に第２ゲートＧＳ１、ＧＳ２の間に
配置されるように全体をエッチングするが、特別の精度
を必要としない。またこの場合、第２ゲートに対するメ
インゲートＧＰの位置は絶対的ではないことを注意しよ
う（図１２(d) ）。 −段階５ 感光層１６を蒸着し、背面から基板を通してビームＦ１
によって照射する。従って、基板は放射波長に対して透
明である必要がある。このような条件においては、第２
ゲートとメインゲートＧＰからなるセットは（高吸収性
ポリシリコンの故に）不透明であるので、樹脂マスクが
第２ゲート素子ＧＳ１，ＧＳ２の側面と自己整列される
（図１２(e) ）。基板が透明でなければ、感光層は構造
上方から追加マスクを通して照射される（例えば機械的
マスク）。 −段階６ 自己整列された樹脂マスクを使用して、ソース区域Ｓと
ドレイン区域Ｄのイオン注入（自己整列注入）を実施す
る。次に樹脂１６を除去し、さきに注入されたドーパン
トを活性化するためのアニーリング操作を実施する（図
１２(f) ）。 −段階７ 絶縁物質１７によって構造全体を包蔵し、この絶縁物質
の中に接点のアパチュアをエッチングする。アルミニウ
ムを蒸着して、金属接点ＣＳ，ＣＧ，およびＣＤを作る
（図１２(g) ）。
【００３５】図１３(a) は通常の電界効果トランジスタ
の原理図である。図１３(b) は、本発明による電界効果
トランジスタを示し、第２ゲートＧＳ１とＧＳ２を有す
る。下記の説明においてこの原理図を使用する。下記
は、フローティングゲートの再電荷挿入デバイスの説明
である。
【００３６】図１４(a) と図１４(b) は前記の型の電界
効果トランジスタＦＥＴ１と、これに組合わされた同一
型の電界効果トランジスタＦＥＴ２とを示す。
【００３７】トランジスタＦＥＴ２の構造は、前述の型
のものである。
【００３８】トランジスタＦＥＴ２は、トランジスタＦ
ＥＴ１の第２ゲートＧＳ１およびＧＳ２の延長としての
第２ゲートを有する。またトランジスタＦＥＴ２のメイ
ンゲートはトランジスタＦＥＴ１のメインゲートＧＰの
延長である。トランジスタＦＥＴ２のソース接点とドレ
イン接点はそれぞれＣＣおよびＣＤで示される。ドレイ
ン接点ＣＤは第２ゲートＧＳ１およびＧＳ２に接続され
る。
【００３９】メインゲートＧＰの電位ＶGPが高い正値に
ある時、トランジスタＦＥＴ２はオンになる。第２ゲー
トＧＳ１とＧＳ２が実質的にソース接点ＣＣの電位で充
電される。
【００４０】電位ＶGPがゼロに成されると、トランジス
タＦＥＴ２はオフになる。しかしトランジスタＦＥＴ２
においては、チヤネル部分Ｗ2 とその長さＬ2 との比率
が１より相当に低く、またトランジスタＦＥＴ１におい
ては、チヤネル部分Ｗ1 とその長さＬ1 との比率が１よ
り相当に大である。トランジスタＦＥＴ２がオフの場
合、このＦＥＴ２を通る漏れ電流は無視することができ
（Ｗ2 ／Ｌ2 ＜＜１の故に）、また第２ゲートは放電さ
れない。
【００４１】図１５(a) と図１５(b) は図１４(a) と図
１４(b) のデバイスの他の実施態様を示し、この場合に
は図１４(a) と図１４(b) のトランジスタＦＥＴ２の代
わりに公知の型の電界効果トランジスタが使用されてい
る。図１５(a) に図示のように、トランジスタＦＥＴ２
はトランジスタＦＥＴ１の構造とは明確に相違する。し
かしこのデバイスにおいて、これらのトランジスタのド
レインとソースを製造するためのイオン注入はトランジ
スタＦＥＴ１の第２ゲートＧＳ１およびＧＳ２と自己整
列されるが、トランジスタＦＥＴ２のメインゲートＧＰ
とは自己整列されない（このメインゲートＧＰはイオン
注入後に作られる）。この問題は図１４(a) および図１
４(b) のデバイスにおいては存在しない。
【００４２】図１５(a) と図１５(b) のデバイスの動作
は図１４(a) および図１４(b) のデバイスの動作と同様
である。
【００４３】図１４(a) 、図１４(b) 、および図１５
(a) 、図１５(b) のデバイスにおいて、トランジスタＦ
ＥＴ２のソース接点ＣＣとゲートはトランジスタＦＥＴ
１のメインゲートに接続されるが、図示されていない実
施態様によれば、これをＦＥＴ１のドレインＣＢに接続
することができよう。その他の実施態様も考えられる。
【００４４】図１６(c) は本発明のデバイスの他の実施
態様を示し、この場合メインゲートが備えられていな
い。
【００４５】図１６(c) に見られるように、このデバイ
スは、チヤネルによって相互に接続されたソースＳとド
レインＤとを含む。チヤネルの上方にフローティングゲ
ートＧＦが備えられる。デバイスをオンにすると、ゲー
トＧＦが前述のように、ドレイン−チヤネル接合および
ソース−チヤネル接合の逆バイアスによって充電され
る。従ってゲートＧＦの下方に反転区域または堆積区域
が誘導されてデバイスをオンにする。従って永久スイッ
チが作られている。
【００４６】このデバイスは特に、けた導体と行導体を
含むコマンド導体を備えたマトリックスデバイスの制御
に使用される。本発明のデバイスはこの場合、行導体ま
たはけた導体と直列に配置され、コマンドに対するこの
導体の連続性を構成することができる。
【００４７】例えば液晶ディスプレーパネルなどのマト
リックス制御装置の場合、スタンバイ導体を得るように
けた導体と行導体を二重にする。従って１つの導体を作
動させるためには、この導体と直列に配置された図４９
のようなデバイスのゲートＧＦを充電することによって
導体の連続性が保証される。
【００４８】図１６(b) は図１６(a) のデバイスの他の
実施態様を示し、この場合、図１６(a) のデバイスのよ
うな制御されるデバイスＤ１が存在する。
【００４９】デバイスＤ１に対して充電デバイスＤ２が
組合わされる。デバイスＤ２もフローティングゲートを
有し、このフローティングゲートがデバイスＤ１のフロ
ーティングゲートに接続される。本発明の好ましい実施
態様によれば、これら２つのゲートは単一部材を成す。
【００５０】従って、デバイスＤ１のフローティングゲ
ートを充電するため、デバイスＤ２に対して逆バイアス
が加えられる。このようにしてフローティングゲートＧ
Ｆの充電に際しては、デバイスＤ１に接続された回路の
動作を乱す恐れはない。例えば、デバイスＤ１がけた導
体と直列に配置されたマトリックス制御装置に応される
場合、フローティングゲートを充電するために加えられ
る逆電圧はこのけた導体のけた制御回路に伝達されるこ
となく、従ってこの回路の動作を乱さない。
【００５１】本発明は前記の説明のみに限定されるもの
でなく、その主旨の範囲内において任意に変更実施でき
る。前記の説明において使用された数値および物質の例
は説明のためにのみ与えられたものである。デバイスの
種々の操作の形状は変更することができる。また前記の
製造方法において、本発明の主旨の範囲内において一部
の段階を組合わせることができる。
【図面の簡単な説明】
【図１】先行技術のデバイスの説明図。
【図２】先行技術のデバイスの説明図。
【図３】先行技術のデバイスの説明図。
【図４】先行技術のデバイスの説明図。
【図５】先行技術のデバイスの説明図。
【図６】本発明によるデバイスの第１実施態様を示す断
面図および平面図。
【図７】本発明によるデバイスの第２実施態様を示す断
面図。
【図８】図６のデバイスの製造工程図。
【図９】図６のデバイスの製造工程図。
【図１０】図６のデバイスの製造工程図。
【図１１】図６のデバイスの他の製造工程図。
【図１２】図７のデバイスの製造工程図。
【図１３】電界効果トランジスタの動作モードを示す概
略図。
【図１４】本発明による再充電可能の第２ゲートを有す
る電界効果トランジスタの原理図。
【図１５】図１４の実施態様の変形実施態様の原理図。
【図１６】マトリックス装置の製造のための本発明のト
ランジスタの応用を示す原理図。
【符号の説明】
Ｃ チヤネル Ｄ ドレイン Ｓ ソース ＧＰ メインゲート ＧＳ 第２ゲート ＩＳ 絶縁層 ＣＳ，ＣＤ，ＣＧ 接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール、ルガニュー フランス国ル、メスニル、サン、ドニ、リ ュ、アンリ、ル、ブレ、２ (72)発明者 ブリュノ、ジェラール フランス国シェール、リュ、ルネ、サー ル、１

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】第１型のドーピングを有する半導体物質か
    らなるソース区域およびドレイン区域と、これらの区域
    を分離するため第２型のドーピングを有しまたは固有型
    の半導体物質からなるチャネルとを含む電界効果半導体
    デバイスにおいて、前記デバイスは少なくとも１つの第
    ２ゲートを含み、この第２ゲートは外部接続を有せず、
    また実質的に所定のフローティングレベルに充電され、
    この第２ゲートは前記チャネルに対して平行に対向する
    面に配置されることを特徴とする電界効果半導体デバイ
    ス。
  2. 【請求項２】第１型のドーピングを有する半導体物質か
    らなるソース区域およびドレイン区域と、前記の区域を
    相互に分離するため第２型のドーピングを有しまたは固
    有型の半導体物質からなるチャネルとを含み、その導通
    状態をメインゲートによって制御されるようになされた
    電界効果半導体デバイスにおいて、前記デバイスは少な
    くとも１つの第２ゲートを含み、この第２ゲートは実質
    的に特定のフローティングレベルに充電されあるいは固
    定電荷の制御された密度を有し、また前記第２ゲートは
    ドレインの近傍において前記チャネルに対して平行に対
    向する面に配置されこのチャネルから絶縁されているこ
    とを特徴とする電界効果半導体デバイス。
  3. 【請求項３】２つの第２ゲートを含み、一方の第２ゲー
    トはソースの近傍に配置され、他方の第２ゲートはドレ
    インの近傍に配置されることを特徴とする請求項２に記
    載のデバイス。
  4. 【請求項４】第２ゲートが絶縁されていることを特徴と
    する請求項１または２のいずれかに記載のデバイス。
  5. 【請求項５】第２ゲートは誘電体であることを特徴とす
    る請求項１または２のいずれかに記載のデバイス。
  6. 【請求項６】２つの第２ゲートが同一ユニットの形状を
    有することを特徴とする請求項３に記載のデバイス。
  7. 【請求項７】ソース区域、ドレイン区域およびチャネル
    が実質的に同一面にあり、第２ゲートがこの面に対して
    平行であることを特徴とする請求項１または２のいずれ
    かに記載のデバイス。
  8. 【請求項８】第２ゲートがチャネルに対してメインゲー
    トと同一側にあることを特徴とする請求項１または２の
    いずれかに記載のデバイス。
  9. 【請求項９】第２ゲートはチャネルに対してメインゲー
    トの反対側にあることを特徴とする請求項１または２の
    いずれかに記載のデバイス。
  10. 【請求項１０】前記デバイスは透明絶縁物質の基板上に
    形成されることを特徴とする請求項１または２のいずれ
    かに記載のデバイス。
  11. 【請求項１１】第２ゲートは充電トランジスタのドレイ
    ンに接続され、前記充電トランジスタは制御ゲートを有
    し、前記制御ゲートはメインゲートに対して接続され、
    このメインゲートの制御が充電トランジスタの導通を生
    じ従って第２ゲートの充電を確定するように成されたこ
    とを特徴とする請求項２に記載のデバイス。
  12. 【請求項１２】第２ゲートは充電トランジスタのドレイ
    ンに接続され、前記充電トランジスタは制御ゲートを有
    し、前記制御ゲートは前記ドレインに対して接続され、
    前記ドレインの制御が充電トランジスタの導通を生じ従
    って第２ゲートの充電を確定するように成されたことを
    特徴とする請求項２に記載のデバイス。
  13. 【請求項１３】充電トランジスタは２つの第２ゲートを
    有し、これらの第２ゲートは実質的に特定のフローティ
    ングレベルに充電されまたチャネルに平行な対向面の中
    に配置され、一方の第２ゲートはソースの近傍に配置さ
    れ他方の第２ゲートはドレインの近傍に配置されること
    を特徴とする請求項１１に記載のデバイス。
  14. 【請求項１４】相異なる第２ゲートが相互に接続されて
    いることを特徴とする請求項１３に記載のデバイス。
  15. 【請求項１５】第２電界効果半導体デバイスを含み、前
    記第２電界効果半導体デバイスは相互にチャネルによっ
    て分離されたソース区域およびドレイン区域を有し、こ
    こに前記２つの電界効果半導体デバイスは共通にフロー
    ティングゲートを有し、このフローティングゲートがフ
    ローティングレベルに充電されうることを特徴とする請
    求項１に記載のデバイス。
  16. 【請求項１６】前記フローティングゲートを特定レベル
    に充電するようにドレイン−チャネル接合とソース−チ
    ャネル接合とを逆バイアスするために一方の前記半導体
    デバイスのソースとドレインに接続された手段を含むこ
    とを特徴とする請求項１２に記載のデバイス。
  17. 【請求項１７】電界効果トランジスタの製造法におい
    て、 −特定の型のドーピングを有する２つの区域、すなわち
    ソース区域およびドレイン区域と、これらの区域を相互
    に接続する他の型のドーピングを有するチャネルとを含
    む半導体物質層を基板上に形成する段階と、 −前記のソース区域またはドレイン区域にそれぞれ隣接
    してチャネル上方に配置された２つの第２ゲートを形成
    する段階と、 −前記第２ゲートの上方にメインゲートを形成する段階
    とを含み、 前記ソース−チャネル接合またはドレイン−チャネル接
    合またはその両方の接合がアバランシ状態まで強く逆バ
    イアスされるようにする方法。
  18. 【請求項１８】−基板上に、半導体層、次に誘電体層、
    次に第１型のドーピング（例えばｎ++型のドーピング）
    を有する半導体層を形成する段階と、 −ソース区域およびドレイン区域を確定するために誘電
    性の高度にドーピングされた半導体層をエッチングする
    段階と、 −前記半導体層の中にソース区域とドレイン区域を電荷
    注入する段階と、 −前記の誘電性の高度にドーピングされた半導体層の中
    に第２電極をエッチングする段階と、 −構造全体の上に絶縁層を蒸着する段階と、 −第２ゲートの間にまたこれらのゲートの部分的上方に
    おいて、絶縁層上にメインゲートを形成する段階と、 −得られた構造の上に他の絶縁層を蒸着し、この絶縁層
    を通してソース区域、ドレイン区域およびメインゲート
    への接続を成す接点を形成する段階と、 −ドレイン−チャネル接合、またはソース−チャネル接
    合、またはその両方の接合に逆バイアスを加える段階と
    を含む請求項１４のデバイスを製造する方法。
  19. 【請求項１９】−好ましくは透明な基板上に第１型のド
    ーピングによって高度にドーピングされた半導体層を形
    成し、この層の中に第２ゲートをエッチングする段階
    と、 −誘電体物質層と結晶性半導体層とを蒸着し、後者の層
    をエッチングしてトランジスタのサイズを特定する段階
    と、 −他の誘電体物質層とゲート物質層を蒸着し、これらの
    ２層の中に、第２ゲートの間にまたこれらの第２ゲート
    を部分的に被覆するように配置されたメインゲートをエ
    ッチングする段階と、 −構造全体の上に感光性樹脂を蒸着し、この樹脂を照射
    して、第２ゲートおよびメインゲート上に配置されてい
    ない感光性樹脂を実質的に除去する段階と、 −感光性樹脂によって保護されていない半導体層にイオ
    ン注入して、ソース区域とドレイン区域とを第２型のド
    ーピングによってドーピングする段階と、 −得られたユニット上に絶縁層を形成し、この絶縁層を
    通してソース接点、ドレイン接点およびメインゲート接
    点を形成する段階と、 −ドレイン−チャネル接合、またはソース−チャネル接
    合、またはその両方の接合に逆バイアスを加える段階と
    を含む電界効果トランジスタの製造法。
  20. 【請求項２０】基板は透明であり、感光性樹脂の照射は
    この基板を通して実施されることを特徴とする請求項１
    ６に記載のデバイスを製造する方法。
  21. 【請求項２１】制御導体を含み、少なくとも１つの電界
    効果トランジスタデバイスが１つの導体と直列に配置さ
    れるように成されたマトリックス制御デバイスに対する
    請求項１乃至１５のいずれかに記載のデバイスの応用。
JP5136427A 1992-05-15 1993-05-14 電界効果半導体デバイス、その製造方法、およびマトリックス制御装置に対するその応用 Pending JPH06283716A (ja)

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