KR940007653B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법
제 1 도 a~제 1 도 d는 본 발명의 1실시예에 따른 공정도.
제 2 도 a~제 2 도 c는 종래의 EPROM을 얻는 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
201 : p형 실리콘기판 202 : 소자분리산화막
203 : 제 1 게이트산화막
204 : 제 1 층 게이트(부유게이트)전용극 제 1 층 다결정실리콘층
205 : 흠부 206 : 다결정실리콘산화막
207 : 제 2 층 다결정실리콘층 208 : WSi층
209 : 후산화막(後酸化膜) 2101,2102: 소오스 및 드레인
본 발명은 반도체기억장치 및 그 제조방법에 관한 것으로, 특히 EPROM 및 EEPROM이라 하는 2층 이상의 게이트전극층을 갖추고, 게이트전극층의 길이가 길며, 거기서의 신호지연을 최소한으로 하기 위해 제 2 층째의 게이트에 저항이 낮은 고융점금속이나 또는 고융점금속실리사이드층을 사용하도록 된 디바이스에 사용되는 반도체기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 2층 게이트를 갖춘 예컨대 EPROM의 메모리셀은 제 2 도a~제 2 도c에 나타낸 방법에 의한 제조되고 있다.
우선, 예컨대 p형 실리콘기판(1)의 표면에 소자분리영역으로서의 필드산화막(2)을 형성하고, 이 필드산화막(2)에 의해 분리된 기판(1)의 섬(島)모양의 영역포면에 제 1 게이트산화막(4)을 형성한 후, 전면에 제 1 층째의 게이트전극(부유게이트)으로 되는 제 1 다결정실리콘층(5)을 형성한다[제 2 도a에 도시]. 계속해서, 이 다결정실리콘층(5)을 패터닝하여 부유게이트(6)를 형성한 후, 이것을 열산화처리하여 얇은 제 2 게이트산화막(7)을 형성한다[동도b에 도시]. 다음에, 전면에 제 2 층째의 게이트전극(제어게이트)으로 되는 제 2 다결정실리콘층을 퇴적시키고, 이를 패터닝하여 제어게이트(8)를 형성한다[동도 c에 도시]. 이하, 도시하지 않았지만 제어게이트(8)를 마스크로 하여 n형 불순물을 기판(1)에 이온 주입하고 이를 활성화시켜 n+형 소오드 또는 드레인영역을 형성한 후, CVD-SiO2막의 퇴적과 콘택트홀의 개공 및 Al배선의 형성을 행함으로써 EPROM의 메모리셀을 제조한다.
그렇지만, 상술한 방법에 의하면 전면에 제 1 다결정실리콘층(5)을 형성한 후, 이것을 패터닝함으로서 부유게이트(6)를 형성하기 때문에, 부유게이트(6)간의 홈부(9)가 발생하게 된다. 그런데, 최근에 소자의 고속동작화를 도모하기 위해 다결정실리콘층대신에 또는 그 상부에 고융점 금속층 또는 고융점금속실리사이드층이 사용되고 있다. 그렇지만, 그와 같은 고융점금속 또는 그 실리사이드층을 사용한 경우, 열처리시에 상술한 부유게이트간의 홈부의 단차부(斷差部)에 있어서, 기계적 응력에 의해 그들 고융점금속 또는 그 실리사이드층에 크랙(crack)이 들어가 저항상승을 초래하거나 또는 절단되거나 하는 경우가 있다. 또, 이들 층을 퇴적시킬 대에, 예컨대 스퍼터(sputter)법 등의 일반적인 방법을 이용하면 홈부내에 충분히 균일한 막두께로 스퍼터할 수가 없고, 막두께가 얇어지게 되어 마찬가지로 저항상승을 초래하게 되는 경우가 있다. 더욱이, 그 제어게이트층을 에칭하는 경우, 특히 고융점금속 또는 그 실리사이드층과 그 아래의 다결정실리콘층을 에칭하는 것이 되지만, 그때 고융점금속 또는 그 실리사이층과 다결정실리콘층의 에칭에 있어서 에칭형상이나 아래의 절연막과의 선택비의 관점으로부터 에칭조건을 변화시키는 쪽이 좋은 경우가 많다. 그때에 홈부내에 고융점금속 또는 그 실리사이드층이 들어가 있으면, 그 단차부에 의존하는 고융점금속 또는 그 실리사이드층을 에칭제거하기 위해 특히 이방성 에칭을 이용한 경우, 충분한 오버-에칭(over-etching)이 필요하게 되어 그 오버-에칭중에 평면부아래의 다결정실리콘층이 고융점금속실리사이드를 에칭하는 조건에 의해 에칭되게 되는 문제점을 발생시키는 경우도 있다. 즉, 홈부(9)가 존재함으로써 저항상승이나 가공곤란의 증대라는 문제가 발생하게 된다.
[발명의 목적]
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 제 2 층째의 게이트의 고융점금속 또는 그 실리사이드층을 평탄화시켜 크랙발생이나 퇴적시의 막두께의 불균일에 의한 저항상승 또는 가공의 곤란성을 저감시키고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명은, 2층 이상의 게이트전극을 갖추고, 그 중 하층의 게이트전극이 거의 동일한 크기의 다수의 홈부를 갖추고 그 위에 상층의 게이트전극이 형성되는 반도체기억장치에 있어서, 상기 상층의 게이트전극이 다결정실리콘층과 고융점금속 또는 그 실리사이드의 복합구조이고, 상기 다결정실리콘층의 층두께가 상기 하층의 게이트전극에 의해 형성되는 상기 각 홈부의 폭의 1/2이상으로 된 것을 특징으로 하는 반도체기억장치이다.
또 본 발명은, 2층 이상의 게이트전극을 갖추고, 그 중 하층의 게이트전극이 거의 동일한 크기의 다수의 홈부를 갖추고 그 위에 상층의 게이트전극이 형성되는 반도체장치의 제조방법에 있어서, 상기 상층의 게이트전극의 일부로 되는 다결정실리콘층의 퇴적후에 그 층의 상부측을 에칭제거함으로써 고융점금속 또는 실리사이드층을 잔존하고 있는 다결정실리콘층상에 형성하는 것을 특징으로 하는 반도체장치의 제조방법이다.
[작용]
즉 본 발명은, 상층(제 2 층째의 게이트전극)을 고융점금속 또는 그 실리사이드층과 다결정실리콘층의 다층구조(폴리사이드)로 할 때에 그 하층(아래의 다결정실리콘층)의 두께를 아래의 홈부의 최대폭의 1/2이상으로 하여 홈부를 매립해 버린 것이다. 더욱이, 그 때에 홈의 폭이 지나치게 커지는 등에 의해 다결정실리콘의 막두께가 상당히 두꺼워지게 되고, 그 결과로서 제 2 층째의 게이트전극층이 너무 두꺼워지게 되며, 가압성(加壓性)이나 후공정의 난이도를 증가시키도록 된 경우에는, 이것을 어느정도 깍아 내고나서 고융점금속 또는 그 실리사이드층을 형성하여 공정의 간이화를 도모한 것이다.
[실시예]
이하, 본 발명의 실시예를 EPROM셀·어레이에 사용한 경우의 제조실시예에 대해 제 1 도a~d를 참조하여 상세히 설명한다.
우선, 제 1 도a에 나타낸 바와 같이 p형 실리콘기판(201)상에 500㎚의 소자분리산화막(202) 및 20㎚의 제 1 게이트산화막(203)을 주지의 방법으로 형성하고, 그 상부에 제 1 층째의 게이트전극(부유게이트)으로 되는 제 1 층째의 다결정실리콘층(204)을 예컨대 400㎚정도 퇴적시킨다. 이것을 부유게이트로 하기 위해, 포토리소그래피(photolithography)와 에칭에 의해 제 1 층째의 다결정실리콘층(204)을 0.6㎛정도 부분적으로 제거한다. 그 결과, 홈부(205)가 형성되게 된다. 그 다음에, 제1도b에 나타낸 바와 같이 제 1 층째와 제 2 층째의 게이트간의 절연막으로 되는 제 1 층째의 다결정실리콘층의 산화막(206)을 열산화법에 의해 형성한다. 다음으로, 제 2 층째의 게이트전극층을 형성하기 위해, 우선 다결정실리콘층(207)을 홈부의 폭 ℓ=0.6㎛의 반이상 예컨대 300㎚(0.3㎛)의 두께로 퇴적시킨다. 그에 따라, 홈부(205)는 제 2 층째의 다결정실리콘막(207)에 의해 매립되게 된다. 계속해서, 제 1 도c에 나타낸 바와 같이 필요하면 제 2 다결정실리콘층(207)을 예컨대 200㎚에칭하고, 그 상부에 WSi(208 ; 텅스텐실리사이드)를 20㎚정도 스퍼터법에 의해 퇴적시킨다. 제 1 도 d는 제 1 도 a~c에 나타낸 단면도에 대해 90°의 각도로 직교(直交)시킨 단면인데, 우리 WSi폴리사이드층(208)을 WSi를 에칭하기에 적당한 방법으로 수직가공한다. 다음에, 다결정실리콘층을 에칭하기에 적당한 방법으로 제 2 다결정실리콘층(207)을 에칭한다. 다결정실리콘층의 에칭은 산화막(206)의 선택비를 크게 취하기 쉽기 때문에, 에칭공정중에 산화막(206)까지 깎아 내 아래의 제 1 층 다결정실리콘층(204)이 국소적으로 에칭되게 된다고 하는 문제가 일어나지 않게 된다.
다음으로, 산화막(206)을 에칭하고, 또한 제 1 다결정실리콘층(204)을 에칭한다. 계속해서, 소오스(2101) 및 드레인(2102)으로 되는 n형 불순물인 As를 이온주입으로 도입하고, 그 다음에 전체를 산화시켜 산화막(209)을 형성한다. 다음으로, 도시하지 않았지만 층간절연막을 형성하고, 콘택트홀을 개구하며, 금속배선층의 형성을 행하여 디바이스를 완성한다.
한편, 본 발명은 상술한 실시예에만 한정되지 않고 여러가지의 응용이 가능하다. 예컨대, 본 실시예에서는 실리사이드층으로서 WSi를 사용했지만, TiSi와 MoSi등의 실리사이트나 W와 Mo, Co 및 Ti라 하는 금속막을 사용해도 좋은 것은 물론이다. 또한, 2층째의 다결정실리콘막두께는 홈부의 1/2이상으로 하고 있지만, 이 경우의 홈부는 본 실시예와 같이 각 기억셀마다 설치되어 있고, 거기에서 크랙 등이 성능향상에 영향을 미치는 경우와 같은 홈부를 형성하게 되며, 예컨대 긴 제 2 층째의 게이트전극층의 아래에 일부분이 넓은 홈부가 있고, 거기에서 크랙이 발생하더라도 거의 성능이 영향을 미치지 않는 경우에는 반드시 그 넓은 홈부의 1/2이상의 다결정실리콘층을 형성할 필요가 없는 것은 물론이다. 또, 실시예의 제 2 층째의 다결정실리콘층이 그 다결정실리콘층과 다른 도전물질의 적층체이어도 동일한 효과를 갖는 물질이라면 본 발명에 적용가능함은 말할 것도 없다.
[발명의 효과]
본 발명에 의하면, 제 1 도c에 나타낸 바와같이 고융점금속 또는 그 실리사이드층이 평탄한 형상으로 되기 때문에, 다음의 열처리 예컨대 제 1 도d의 산화막(209)의 형성공정 등에서 크랙이 발생하지 않게 된다. 또, 막의 퇴적시에 불균일성도 발생하지 않게 된다. 또한, 게이트전극을 가공할 때에 고융점금속 또는 그 실리사이드층의 에칭에 있는 오버·에칭을 할 필요가 없게 되어, 즉 에칭·백(etch back)에 의해 홈부이 폭이 너무 넓어지는 경우의 상층의 다결정실리콘의 두께가 너무 두꺼워지게 되어 다음 공정에서의 가공이 곤란하게 되는 등과 같은 일도 없어지게 되고, 에칭조건의 절환도 용이하게 되며, 가공의 난이도가 대폭적으로 작아지게 된다.

Claims (4)

  1. 2층의 게이트전극을 갖추고, 그 중 하층의 게이트전극(204)이 거의 동일한 크기의 다수의 홈부(205)를 갖추고 그 위에 상층의 게이트전극이 형성되는 반도체기억장치에 있어서, 상기 상층의 게이트전극이 다결정실리콘층(207)과 고융점금속 또는 그 실리사이드(208)의 복합구조이고, 상기 다결정실리콘층(207)의 층두께가 상기 하층의 게이트전극(204)에 의해 형성되는 상기 각 홈부의 폭의 1/2이상으로 된 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서, 상기 각 홈부는 상기 하층의 인접게이트전극간에 형성되는 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 층두께가 상기 1/2이상인 부분은 적어도 상기 하층의 인접게이트간에 형성되는 부분을 가리키는 것을 특징으로 하는 반도체기억장치.
  4. 2층이상의 게이트전극을 갖추고, 그 중 하층의 게이트전극(204)이 거의 동일한 크기의 다수의 홈부(205)를 갖추고 그 위에 상층의 게이트전극이 형성되는 반도체기억장치의 제조방법에 있어서, 상기 상층의 게이트전극의 일부로 되는 다결정실리콘층(207)의 퇴적후에 그 층의 상부측을 에칭제거함으로써 고융점금속 또는 그 실리사이드층(028)을 잔존하고 있는 다결정실리콘층상에 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
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