JP3039798B2 - シリサイド ゲート レベル ランナ - Google Patents
シリサイド ゲート レベル ランナInfo
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Description
【発明の詳細な説明】 技術分野 本発明は要素間のシリサイド相互接続を用いた集積回
路に係る。
路に係る。
本発明の背景 集積回路は低抵抗相互接続又は要素間のランナととも
に、要素への低抵抗電気的接触を必要とする。多結晶シ
リコンは比較的低い抵抗率を有し、両方の用途に広く用
いられ成功してきたが、なおより低い抵抗を得るため
に、別の材料を探してきた。要素の寸法が減少し続ける
とともに、そのような低い抵抗率の別のものが、より望
ましくすらなってきた。その理由は、相互接続の抵抗は
その断面積に反比例することである。現時点において最
も広く用いられているポリシリコンに代るものは、遷移
金属シリサイドである。そのようなシリサイドを製作す
るために、いくつかの技術が開発されてきた。一例とし
ての技術において、シリサイドの製作は、Ti又はCoのよ
うな遷移金属をシリコン上に堆積させ、加熱して合成物
を生成させることにより進められる。遷移金属はシリコ
ンと反応し、シリサイドを形成する。この技術の１つの
共通的な実施例において、シリコンはシリサイドが最終
的に必要な部分にのみ存在し、未反応の金属はたとえば
エッチングにより除去しなければならないが、好ましく
ないシリサイドを除去する必要はない。得られるシリサ
イドはセルファラインで、当業者にはサリサイド（セル
フアライン・シリサイド）としばしばよばれる。サリサ
イドはゲート電極、ソース／ドレイン領域電極及び相互
接続に用いられる。別の例の技術では、ポリサイドとよ
ばれる構造が製作される。ポリシリコン及び遷移金属シ
リサイド層は、順次堆積させ、次に同時にパターン形成
する。ゲート及びゲートランナの両方は最上部にシリサ
イドをもつ。しかし、シリサイド／ポリシリコン構造の
ため、ゲートエッチングは制御することが難しい可能性
がある。
に、要素への低抵抗電気的接触を必要とする。多結晶シ
リコンは比較的低い抵抗率を有し、両方の用途に広く用
いられ成功してきたが、なおより低い抵抗を得るため
に、別の材料を探してきた。要素の寸法が減少し続ける
とともに、そのような低い抵抗率の別のものが、より望
ましくすらなってきた。その理由は、相互接続の抵抗は
その断面積に反比例することである。現時点において最
も広く用いられているポリシリコンに代るものは、遷移
金属シリサイドである。そのようなシリサイドを製作す
るために、いくつかの技術が開発されてきた。一例とし
ての技術において、シリサイドの製作は、Ti又はCoのよ
うな遷移金属をシリコン上に堆積させ、加熱して合成物
を生成させることにより進められる。遷移金属はシリコ
ンと反応し、シリサイドを形成する。この技術の１つの
共通的な実施例において、シリコンはシリサイドが最終
的に必要な部分にのみ存在し、未反応の金属はたとえば
エッチングにより除去しなければならないが、好ましく
ないシリサイドを除去する必要はない。得られるシリサ
イドはセルファラインで、当業者にはサリサイド（セル
フアライン・シリサイド）としばしばよばれる。サリサ
イドはゲート電極、ソース／ドレイン領域電極及び相互
接続に用いられる。別の例の技術では、ポリサイドとよ
ばれる構造が製作される。ポリシリコン及び遷移金属シ
リサイド層は、順次堆積させ、次に同時にパターン形成
する。ゲート及びゲートランナの両方は最上部にシリサ
イドをもつ。しかし、シリサイド／ポリシリコン構造の
ため、ゲートエッチングは制御することが難しい可能性
がある。
シリコン及び金属間の化学反応は、必然的にある程度
の下のシリコンを消費する。すなわち、下のシリコンは
金属と反応し、シリサイドを形成する。しかし、厚い低
抵抗シリサイド層を得るために必要な厚い金属層の堆積
は、ゲート及びソース／ドレイン領域の両方でしばしば
好ましくない。ゲート中の厚いシリサイドは大きな応力
を発生させ、それがゲート酸化物とデバイス特性の両方
の質に有害な影響を及ぼすか、シリサイドによってはゲ
ート酸化物を貫き、かつデバイス特性に有害な影響を及
ぼす。ゲート酸化物がより薄くなり続けるとともに、後
者の問題はより大きくなる可能性がある。シリサイドは
それらが他の材料に比べ低い抵抗をもつため、ソース／
ドレイン領域上で望ましい。しかし、ソース／ドレイン
領域はサブミクロンの形状をもつ集積回路中では、浅い
必要があり、これらの領域上に厚い金属を堆積させる
と、これら領域の全て又は一部分を消費する反応を起す
可能性がある。
の下のシリコンを消費する。すなわち、下のシリコンは
金属と反応し、シリサイドを形成する。しかし、厚い低
抵抗シリサイド層を得るために必要な厚い金属層の堆積
は、ゲート及びソース／ドレイン領域の両方でしばしば
好ましくない。ゲート中の厚いシリサイドは大きな応力
を発生させ、それがゲート酸化物とデバイス特性の両方
の質に有害な影響を及ぼすか、シリサイドによってはゲ
ート酸化物を貫き、かつデバイス特性に有害な影響を及
ぼす。ゲート酸化物がより薄くなり続けるとともに、後
者の問題はより大きくなる可能性がある。シリサイドは
それらが他の材料に比べ低い抵抗をもつため、ソース／
ドレイン領域上で望ましい。しかし、ソース／ドレイン
領域はサブミクロンの形状をもつ集積回路中では、浅い
必要があり、これらの領域上に厚い金属を堆積させる
と、これら領域の全て又は一部分を消費する反応を起す
可能性がある。
ソース／ドレイン領域とランナの両方にシリサイドを
含む構造を用いることは、理論的に可能であるが、実際
に行うのは難しい。なぜならば、ランナ上では厚いシリ
サイドが、またソース及びドレイン領域上では薄いシリ
サイドが必要であるという矛盾する要求があるからであ
る。一般に、ゲート中及び相互接続用のポリシリコン及
びシリサイド以外の材料を用いるにも、同様の問題があ
る。
含む構造を用いることは、理論的に可能であるが、実際
に行うのは難しい。なぜならば、ランナ上では厚いシリ
サイドが、またソース及びドレイン領域上では薄いシリ
サイドが必要であるという矛盾する要求があるからであ
る。一般に、ゲート中及び相互接続用のポリシリコン及
びシリサイド以外の材料を用いるにも、同様の問題があ
る。
本発明の要約 本発明の方法ではフィールド酸化物領域とゲート構造
を含むデバイス領域を含む基板上に、導電性ゲート材料
の層を堆積させ、フィールド酸化物上の導電性ゲート材
料をパターン形成し、ゲート材料を被覆する第１の誘電
体層を基板上に形成し、導電性ゲート材料の最上部表面
が、フィールド酸化物領域上で露出され、デバイス領域
上では露出されないように、誘電体をエッチバックし、
露出した導電性ゲート材料の導電率を増すことにより、
集積回路が製作される。好ましい一実施例において、導
電性ゲート材料はポリシリコンで、導電率はゲートラン
ナを形成するパターン形成されたポリシリコン上にシリ
サイドを形成することにより増す。ゲート構造はサリサ
イドではないが、フィールド酸化物上の低抵抗ゲートレ
ベルランナが得られる。更に別の好ましい実施例におい
て、ゲート構造の最上部は誘電体で、サリサイドソース
及びドレイン領域はもう１つのサリサイド形成プロセス
で形成される。
を含むデバイス領域を含む基板上に、導電性ゲート材料
の層を堆積させ、フィールド酸化物上の導電性ゲート材
料をパターン形成し、ゲート材料を被覆する第１の誘電
体層を基板上に形成し、導電性ゲート材料の最上部表面
が、フィールド酸化物領域上で露出され、デバイス領域
上では露出されないように、誘電体をエッチバックし、
露出した導電性ゲート材料の導電率を増すことにより、
集積回路が製作される。好ましい一実施例において、導
電性ゲート材料はポリシリコンで、導電率はゲートラン
ナを形成するパターン形成されたポリシリコン上にシリ
サイドを形成することにより増す。ゲート構造はサリサ
イドではないが、フィールド酸化物上の低抵抗ゲートレ
ベルランナが得られる。更に別の好ましい実施例におい
て、ゲート構造の最上部は誘電体で、サリサイドソース
及びドレイン領域はもう１つのサリサイド形成プロセス
で形成される。
詳細な記述 本発明の方法について、最初に具体的な実施例を参照
しながら記述する。本発明のいくつかの修正について述
べるが、当業者にはなお他の修正が明らかであろう。第
１図は本発明に従う製作の中間段階における集積回路の
一部、すなわち電界効果トランジスタの断面図である。
描かれているのは基板１、並びに絶縁性側壁５、ポリシ
リコン導電体７及びポリシリコンの最上部上に、必要に
応じて誘電体層９を有するゲート構造３、フィールド酸
化物13、第２の誘電体層15及びフィールド酸化物上のポ
リシリコンランナ17である。ゲート構造及びソース／ド
レイン領域を含むフィールド酸化物領域間の領域を、デ
バイス領域とよぶことにする。シリサイド層19はソース
／ドレイン領域11に接触する。ランナもまた絶縁性側壁
５を有する。集積回路は多くのトランジスタを有する
が、説明を明瞭にするため、単一のトランジスタの一部
のみが描かれている。
しながら記述する。本発明のいくつかの修正について述
べるが、当業者にはなお他の修正が明らかであろう。第
１図は本発明に従う製作の中間段階における集積回路の
一部、すなわち電界効果トランジスタの断面図である。
描かれているのは基板１、並びに絶縁性側壁５、ポリシ
リコン導電体７及びポリシリコンの最上部上に、必要に
応じて誘電体層９を有するゲート構造３、フィールド酸
化物13、第２の誘電体層15及びフィールド酸化物上のポ
リシリコンランナ17である。ゲート構造及びソース／ド
レイン領域を含むフィールド酸化物領域間の領域を、デ
バイス領域とよぶことにする。シリサイド層19はソース
／ドレイン領域11に接触する。ランナもまた絶縁性側壁
５を有する。集積回路は多くのトランジスタを有する
が、説明を明瞭にするため、単一のトランジスタの一部
のみが描かれている。
描かれている要素は、当業者には周知の技術のような
詳細に述べる必要のない周知の技術を用いて製作され
る。ゲート酸化物のようないくつかのデバイス要素は、
デバイス製作について述べるのにそれらが本質的でない
ため、描かれていない。しかし、製作工程の例のいくつ
かの特徴については、簡単に触れる。ポリシリコンは全
面に堆積させ、ランナ17及びゲート構造７を形成するた
め、リソグラフィでパターン形成される。酸化工程又は
酸化物堆積とそれに続く非等方性エッチングにより、側
壁スペーサ５を生成する。もし必要ならば、サリサイド
形成工程は薄いサリサイド領域19を製作するために行う
ことができる。もしゲート構造がポリシリコンの最上部
に誘電体を持たないならば、サリサイドはゲート構造の
最上部上に形成してもよい。パターン形成されたポリシ
リコンを被覆する第１の誘電体15が、次に堆積され、続
いて平坦化されたフォトレジストが堆積される。エッチ
バックにより第１の誘電体が平坦化され、ポリシリコン
ランナ17の最上部表面が露出される。もし誘電体が最初
にランナの最上部に存在するならば、第１図に示される
ように、平坦化エッチにより除去される。エッチングは
ランナの表面から誘電体が除去されたら、直ちに停止さ
れ、デバイス要素すなわちソース／ドレイン領域及びゲ
ート構造が露出されないようにする。すべてのランナの
最上部表面から確実に除去されるように、ある程度のオ
ーバーエッチが望ましい。
詳細に述べる必要のない周知の技術を用いて製作され
る。ゲート酸化物のようないくつかのデバイス要素は、
デバイス製作について述べるのにそれらが本質的でない
ため、描かれていない。しかし、製作工程の例のいくつ
かの特徴については、簡単に触れる。ポリシリコンは全
面に堆積させ、ランナ17及びゲート構造７を形成するた
め、リソグラフィでパターン形成される。酸化工程又は
酸化物堆積とそれに続く非等方性エッチングにより、側
壁スペーサ５を生成する。もし必要ならば、サリサイド
形成工程は薄いサリサイド領域19を製作するために行う
ことができる。もしゲート構造がポリシリコンの最上部
に誘電体を持たないならば、サリサイドはゲート構造の
最上部上に形成してもよい。パターン形成されたポリシ
リコンを被覆する第１の誘電体15が、次に堆積され、続
いて平坦化されたフォトレジストが堆積される。エッチ
バックにより第１の誘電体が平坦化され、ポリシリコン
ランナ17の最上部表面が露出される。もし誘電体が最初
にランナの最上部に存在するならば、第１図に示される
ように、平坦化エッチにより除去される。エッチングは
ランナの表面から誘電体が除去されたら、直ちに停止さ
れ、デバイス要素すなわちソース／ドレイン領域及びゲ
ート構造が露出されないようにする。すべてのランナの
最上部表面から確実に除去されるように、ある程度のオ
ーバーエッチが望ましい。
Ti又はCoのようなシリサイド形成遷移金属を全面に堆
積させ、先に述べたように基本的にランナの最上部表面
であるランナの露出に部分上にシリサイドを形成するた
め、構造を加熱する。堆積させる金属の厚さは、シリサ
イドの所望の厚さにより決る。未反応の金属を除去さ
れ、もう１つ、すなわち第２の誘電体層を最終的な所望
の厚さに堆積させる。次にデバイス要素すなわちソー
ス、ドレイン及びゲートへの電気的接触のための窓を形
成するため、第２の誘電体層はパターン形成される。
積させ、先に述べたように基本的にランナの最上部表面
であるランナの露出に部分上にシリサイドを形成するた
め、構造を加熱する。堆積させる金属の厚さは、シリサ
イドの所望の厚さにより決る。未反応の金属を除去さ
れ、もう１つ、すなわち第２の誘電体層を最終的な所望
の厚さに堆積させる。次にデバイス要素すなわちソー
ス、ドレイン及びゲートへの電気的接触のための窓を形
成するため、第２の誘電体層はパターン形成される。
ゲート電極構造の最上部上に誘電体が存在すること
は、ゲート構造のオーバーエッチングを防止する上で本
質的でなく、第２図を考えると、更に明らかになるであ
ろう。第２図は第１図の断面図に対して直角にみた断面
図である。描かれているのは、基板１、層９、フィール
ド酸化物領域13、誘電体層15、パターン形成されたポリ
シリコン層17及びフィールド酸化物領域間であるデバイ
ス領域23である。デバイス領域23内にはゲート及びソー
ス／ドレイン領域があり、これらの要素は明確にするた
め、描かれていない。製作技術は第１図に関して述べた
ものである。誘電体層15はフィールド酸化物が存在する
ため、フィールド酸化物領域13上にあるより、デバイス
領域23中の方が一般的に厚い。従って、平坦化エッチバ
ックはフィールド酸化物領域上のパターン形成されたポ
リシリコン17を除去するが、誘電体15によりマスクされ
たゲートを含むいずれのデバイス要素にも影響を与えな
い。
は、ゲート構造のオーバーエッチングを防止する上で本
質的でなく、第２図を考えると、更に明らかになるであ
ろう。第２図は第１図の断面図に対して直角にみた断面
図である。描かれているのは、基板１、層９、フィール
ド酸化物領域13、誘電体層15、パターン形成されたポリ
シリコン層17及びフィールド酸化物領域間であるデバイ
ス領域23である。デバイス領域23内にはゲート及びソー
ス／ドレイン領域があり、これらの要素は明確にするた
め、描かれていない。製作技術は第１図に関して述べた
ものである。誘電体層15はフィールド酸化物が存在する
ため、フィールド酸化物領域13上にあるより、デバイス
領域23中の方が一般的に厚い。従って、平坦化エッチバ
ックはフィールド酸化物領域上のパターン形成されたポ
リシリコン17を除去するが、誘電体15によりマスクされ
たゲートを含むいずれのデバイス要素にも影響を与えな
い。
他の変形も考えられる。もし必要ならば、これら領域
のためのサリサイド成形工程が省けるように、ソース／
ドレイン領域はサリサイド領域19である必要はない。も
し、それらがサリサイド領域ならば、ゲート構造の最上
部上の誘電体は、ゲートのサリサイド形成が望ましけれ
ば、省略することができる。そのように形成されたサリ
サイドは薄いであろう。ゲート構造上に誘電体が存在す
ることにより、もしゲートのサリサイド形成が望ましく
ないなら、ポリシリコン上へのシリサイドの形成が防止
される。
のためのサリサイド成形工程が省けるように、ソース／
ドレイン領域はサリサイド領域19である必要はない。も
し、それらがサリサイド領域ならば、ゲート構造の最上
部上の誘電体は、ゲートのサリサイド形成が望ましけれ
ば、省略することができる。そのように形成されたサリ
サイドは薄いであろう。ゲート構造上に誘電体が存在す
ることにより、もしゲートのサリサイド形成が望ましく
ないなら、ポリシリコン上へのシリサイドの形成が防止
される。
所望のプロセスにより、ソース／ドレイン領域用の薄
いシリサイドと、ランナ用の厚いシリサイドが得られ
る。従って、第２の誘電体層は金属のパターン形成に使
用できる本質的に平坦な表面をもつことが、容易に認識
されるであろう。
いシリサイドと、ランナ用の厚いシリサイドが得られ
る。従って、第２の誘電体層は金属のパターン形成に使
用できる本質的に平坦な表面をもつことが、容易に認識
されるであろう。
ここで述べた実施例の変形とともに、ここで述べた以
外の実施例も、当業者には容易に考えられるであろう。
たとえば、導電性ゲート材料はTiNのような導電性窒化
物から成ってもよい。加えて、露出された導電正ゲート
材料すなわちランナの導電率は、タングステンのような
金属の選択的な堆積により、増加させてもよい。
外の実施例も、当業者には容易に考えられるであろう。
たとえば、導電性ゲート材料はTiNのような導電性窒化
物から成ってもよい。加えて、露出された導電正ゲート
材料すなわちランナの導電率は、タングステンのような
金属の選択的な堆積により、増加させてもよい。
第１図及び第２図は本発明の方法を説明するのに有用な
構造の断面図である（尚、構造の明確化を図るために、
描かれた要素は、その大きさに比例して描かれていな
い）。 ＜主要部分の符号の説明＞ ゲート構造……３ 基板……１ フィールド酸化物領域……13 ゲート材料……17 第１の誘電体……15
構造の断面図である（尚、構造の明確化を図るために、
描かれた要素は、その大きさに比例して描かれていな
い）。 ＜主要部分の符号の説明＞ ゲート構造……３ 基板……１ フィールド酸化物領域……13 ゲート材料……17 第１の誘電体……15
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チー―ユアン ル アメリカ合衆国 18106 ペンシルヴァ ニア，ウェスコスヴィル，アンドレア ドライヴ 5371 (72)発明者 ジャンミー サン アメリカ合衆国 18103 ペンシルヴァ ニア，ウェスコスヴィル，バーンサイド ロード 1109 (56)参考文献 特開 昭64−47049（ＪＰ，Ａ) 特開 昭60−37124（ＪＰ，Ａ) 特開 平１−252763（ＪＰ，Ａ) 特開 昭60−119750（ＪＰ，Ａ) 特開 昭62−104030（ＪＰ，Ａ) 特開 平１−189919（ＪＰ，Ａ) 特開 平１−187815（ＪＰ，Ａ) 特開 平１−47049（ＪＰ，Ａ) 特開 昭60−109750（ＪＰ，Ａ) 特開 昭60−109751（ＪＰ，Ａ) 特開 昭60−65545（ＪＰ，Ａ) 特開 平３−123034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/336 H01L 29/78
Claims (7)
- 【請求項１】フィールド酸化物領域（13）及びゲート構
造（３）を含むデバイス領域を含む基板（１）上に導電
性ゲート材料（17）の層を堆積させる工程、 前記酸化物領域（13）上の前記導電性ゲート材料（17）
をパターン形成する工程、 前記基板（１）上にゲート材料（17）を被覆する第１の
誘電体（15）を形成する工程、 前記第１の酸化物領域（13）上では前記導電性ゲート材
料（17）の最上部表面を露出させ、前記デバイス領域上
では露出させないように、前記誘電体（15）をエッチバ
ックする工程、及び 前記露出した導電性ゲート材料（17）の導電率を増加さ
せる工程 を含む集積回路の製作方法。 - 【請求項２】特許請求の範囲第１項に記載の方法におい
て、前記導電性ゲート材料（17）はポリシリコンから成
る集積回路の製作方法。 - 【請求項３】特許請求の範囲第２項に記載の方法におい
て、前記増加工程は、 シリサイド形成遷移金属の堆積及び シリサイド形成するための加熱 から成る集積回路の製作方法。 - 【請求項４】特許請求の範囲第１項に記載の方法におい
て、前記デバイス領域の選択された部分を露出する窓を
形成するため、第２の誘電体は堆積させ、パターン形成
する工程が更に含まれる集積回路の製作方法。 - 【請求項５】特許請求の範囲第４項に記載の方法におい
て、前記窓の中に金属を堆積させる工程が更に含まれる
集積回路の製作方法。 - 【請求項６】特許請求の範囲第１項に記載の方法におい
て、前記増加工程は前記露出した導電性ゲート材料上
に、選択的にタングステンを堆積させることを更に含む
集積回路の製作方法。 - 【請求項７】特許請求の範囲第２項に記載の方法におい
て、前記ソース及びドレイン領域にサリサイド形成工程
を更に含む集積回路の製作方法。
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-
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- 1989-10-12 US US07/420,207 patent/US4935376A/en not_active Expired - Lifetime
-
1990
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- 1990-10-03 DE DE69033747T patent/DE69033747T2/de not_active Expired - Lifetime
- 1990-10-12 JP JP2272492A patent/JP3039798B2/ja not_active Expired - Lifetime
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