JPH05251569A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05251569A JPH05251569A JP3257328A JP25732891A JPH05251569A JP H05251569 A JPH05251569 A JP H05251569A JP 3257328 A JP3257328 A JP 3257328A JP 25732891 A JP25732891 A JP 25732891A JP H05251569 A JPH05251569 A JP H05251569A
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Abstract
(57)【要約】
【目的】 深さの異なるコンタクト孔に選択ＷＣＶＤ法
を用いる際、深いコンタクト孔、浅いコンタクト孔両方
とも断線のない良好な半導体素子の製造方法を提供す
る。 【構成】 基板上に層間絶縁膜を形成し、前記層間絶縁
膜に浅いコンタクト孔と深いコンタクト孔の深さの異な
るコンタクト孔を有する半導体素子の製造方法におい
て、前記浅いコンタクト孔３８の径は深いコンタクト孔
３７の径よりも小さく形成する工程と、これらのコンタ
クト孔３７，３８を選択ＷＣＶＤ法にて同時にＷ膜３
９，４０で埋め込む工程とを施す。
を用いる際、深いコンタクト孔、浅いコンタクト孔両方
とも断線のない良好な半導体素子の製造方法を提供す
る。 【構成】 基板上に層間絶縁膜を形成し、前記層間絶縁
膜に浅いコンタクト孔と深いコンタクト孔の深さの異な
るコンタクト孔を有する半導体素子の製造方法におい
て、前記浅いコンタクト孔３８の径は深いコンタクト孔
３７の径よりも小さく形成する工程と、これらのコンタ
クト孔３７，３８を選択ＷＣＶＤ法にて同時にＷ膜３
９，４０で埋め込む工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特に半導体素子におけるコンタクト孔埋め込み
配線に関するものである。
に係り、特に半導体素子におけるコンタクト孔埋め込み
配線に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
以下に示すようなものがあった。図２はかかる従来の半
導体素子の断面図である。まず、ＩＣ基板１上に素子分
離のための絶縁膜２（例えばＳｉＯ2 ）、拡散層３を形
成した後、絶縁膜４（例えばＢＰＳＧ）をＣＶＤ法にて
形成する。その後、コンタクトとなる開孔部５を形成
し、その後、配線となるＡｌ−Ｓｉ系合金膜６をスパッ
タ法で形成し、配線パターンをホトリソエッチングで得
る。これによって半導体素子が完成する。
以下に示すようなものがあった。図２はかかる従来の半
導体素子の断面図である。まず、ＩＣ基板１上に素子分
離のための絶縁膜２（例えばＳｉＯ2 ）、拡散層３を形
成した後、絶縁膜４（例えばＢＰＳＧ）をＣＶＤ法にて
形成する。その後、コンタクトとなる開孔部５を形成
し、その後、配線となるＡｌ−Ｓｉ系合金膜６をスパッ
タ法で形成し、配線パターンをホトリソエッチングで得
る。これによって半導体素子が完成する。
【０００３】しかしながら、集積度が増加するにつれて
コンタクト開孔部５の径は小さくなり、アスペクト比
（径と深さの比）が大きくなる。従来の方法ではＡｌ−
Ｓｉ系合金膜６のステップカバレージが悪くなり、断線
となる。そのためコンタクト孔内部を金属で埋め込む技
術が開発されてきている。その１つの方法である選択Ｗ
（タングステン）ＣＶＤ法を図３を用いて説明する。
コンタクト開孔部５の径は小さくなり、アスペクト比
（径と深さの比）が大きくなる。従来の方法ではＡｌ−
Ｓｉ系合金膜６のステップカバレージが悪くなり、断線
となる。そのためコンタクト孔内部を金属で埋め込む技
術が開発されてきている。その１つの方法である選択Ｗ
（タングステン）ＣＶＤ法を図３を用いて説明する。
【０００４】図３において、ＩＣ基板１１に先程と同様
に素子分離絶縁膜１２、拡散層１３を形成した後、絶縁
膜１４を形成しコンタクトとなる開孔部１５を形成す
る。そして、選択ＷＣＶＤ法により、Ｗ（タングステ
ン）膜１６を開孔部１５と絶縁膜１４の段差が生じない
程度に形成する。その後、Ａｌ−Ｓｉ系合金膜１７をス
パッタ法で形成し、ホトリソエッチングによりパターニ
ングする。
に素子分離絶縁膜１２、拡散層１３を形成した後、絶縁
膜１４を形成しコンタクトとなる開孔部１５を形成す
る。そして、選択ＷＣＶＤ法により、Ｗ（タングステ
ン）膜１６を開孔部１５と絶縁膜１４の段差が生じない
程度に形成する。その後、Ａｌ−Ｓｉ系合金膜１７をス
パッタ法で形成し、ホトリソエッチングによりパターニ
ングする。
【０００５】この方法によれば、コンタクト孔内を金属
で埋め込むため、ステップカバレージの悪化による断線
を防ぐことができ、信頼性の高い配線構造を得ることが
できる。
で埋め込むため、ステップカバレージの悪化による断線
を防ぐことができ、信頼性の高い配線構造を得ることが
できる。
【０００６】
【発明が解決しようとする課題】しかしながら、実際に
用いられる半導体素子コンタクト孔は、図４に示すよう
に、拡散層２３上だけではなく電極層２５上にも存在す
る。そのため各層上のコンタクト孔２６、コンタクト孔
２７を同時に選択ＷＣＶＤ法でＷ膜２８、Ｗ膜２９を形
成することになる。この２種類のコンタクト孔２６、コ
ンタクト孔２７はコンタクト孔２７の方が浅いため、埋
め込まれるＷ膜２９の厚さはコンタクト孔２７における
絶縁膜２４と段差が生じない程度に抑えなければならな
い。それにより深い方のコンタクト孔２６内のＷ膜２８
の厚さはＷ膜２９と同じであるため、コンタクト孔２６
は完全に埋め込まれておらず、配線層となるＡＬ−Ｓｉ
系合金膜３０をスパッタ法で形成する際、ステップカバ
レージの悪化により、コンタクト孔２６内では断線する
可能性がある。
用いられる半導体素子コンタクト孔は、図４に示すよう
に、拡散層２３上だけではなく電極層２５上にも存在す
る。そのため各層上のコンタクト孔２６、コンタクト孔
２７を同時に選択ＷＣＶＤ法でＷ膜２８、Ｗ膜２９を形
成することになる。この２種類のコンタクト孔２６、コ
ンタクト孔２７はコンタクト孔２７の方が浅いため、埋
め込まれるＷ膜２９の厚さはコンタクト孔２７における
絶縁膜２４と段差が生じない程度に抑えなければならな
い。それにより深い方のコンタクト孔２６内のＷ膜２８
の厚さはＷ膜２９と同じであるため、コンタクト孔２６
は完全に埋め込まれておらず、配線層となるＡＬ−Ｓｉ
系合金膜３０をスパッタ法で形成する際、ステップカバ
レージの悪化により、コンタクト孔２６内では断線する
可能性がある。
【０００７】また、前記ステップカバレージを良くする
ためにコンタクト孔２６のＷ膜２８の膜厚を厚くする
と、コンタクト孔２７でのＷ膜２９が絶縁膜２４よりあ
ふれ、上方及び左右へＷ膜が成長するため、平坦性及び
層内ショートという問題が発生する。このため、深さの
異なるコンタクト孔への選択ＷＣＶＤ法は技術的に満足
できるものは得られなかった。
ためにコンタクト孔２６のＷ膜２８の膜厚を厚くする
と、コンタクト孔２７でのＷ膜２９が絶縁膜２４よりあ
ふれ、上方及び左右へＷ膜が成長するため、平坦性及び
層内ショートという問題が発生する。このため、深さの
異なるコンタクト孔への選択ＷＣＶＤ法は技術的に満足
できるものは得られなかった。
【０００８】本発明は、深さの異なるコンタクト孔に選
択ＷＣＶＤ法を用いる際、浅いコンタクト孔を埋め込ん
でも、深いコンタクト孔は完全に埋め込むことができな
いために配線層となるＡｌ−Ｓｉ系合金膜をスパッタす
る際、ステップカバレージ悪化による断線が生じるとい
う問題点を除去するため、深いコンタクト孔、浅いコン
タクト孔両方とも断線のない良好な半導体素子の製造方
法を提供することを目的とする。
択ＷＣＶＤ法を用いる際、浅いコンタクト孔を埋め込ん
でも、深いコンタクト孔は完全に埋め込むことができな
いために配線層となるＡｌ−Ｓｉ系合金膜をスパッタす
る際、ステップカバレージ悪化による断線が生じるとい
う問題点を除去するため、深いコンタクト孔、浅いコン
タクト孔両方とも断線のない良好な半導体素子の製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、基板上に層間絶縁膜を形成し、前記層間
絶縁膜に浅いコンタクト孔と深いコンタクト孔の深さの
異なるコンタクト孔を有する半導体素子の製造方法にお
いて、前記浅いコンタクト孔の径は深いコンタクト孔の
径よりも小さく形成する工程と、これらのコンタクト孔
を同時に金属膜で埋め込む工程とを施すようにしたもの
である。
成するために、基板上に層間絶縁膜を形成し、前記層間
絶縁膜に浅いコンタクト孔と深いコンタクト孔の深さの
異なるコンタクト孔を有する半導体素子の製造方法にお
いて、前記浅いコンタクト孔の径は深いコンタクト孔の
径よりも小さく形成する工程と、これらのコンタクト孔
を同時に金属膜で埋め込む工程とを施すようにしたもの
である。
【００１０】
【作用】本発明によれば、上記したように、深さの異な
るコンタクト孔を有する半導体素子において、浅いコン
タクトの径を深いコンタクト孔に比べて小さく形成し、
同じ時間で深いコンタクト孔と浅いコンタクト孔を同時
にＷ膜で埋め込み、配線となるＡｌ−Ｓｉ系合金膜を形
成して深いコンタクト孔、浅いコンタクト孔それぞれの
導通をとるようにしたものである。
るコンタクト孔を有する半導体素子において、浅いコン
タクトの径を深いコンタクト孔に比べて小さく形成し、
同じ時間で深いコンタクト孔と浅いコンタクト孔を同時
にＷ膜で埋め込み、配線となるＡｌ−Ｓｉ系合金膜を形
成して深いコンタクト孔、浅いコンタクト孔それぞれの
導通をとるようにしたものである。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の製造工程断面図である。まず、図１（ａ）に
示すように、Ｓｉ基板３１に素子分離のための絶縁膜３
２（例えば、ＳｉＯ2 ）を形成し、拡散層３３を形成し
た後、第１の層間絶縁膜３４（例えば、ＢＰＳＧ）をＣ
ＶＤ法にて５０００Å形成する。その後平坦化させる熱
処理を行なう。熱処理はＮ2 雰囲気で９５０℃で１５分
行なう。平坦になった後、電極となるＷポリサイド膜３
５を形成する。作成方法は次に示す様である。まず、ポ
リシリコン膜をＣＶＤ法にて１０００〜１５００Å形成
する。その後ドーパントとなる不純物をポリシリコンに
含ませる。ここではリンのイオン注入を行なう。条件は
４０ｋｅｖ，１×１０16ｉｏｎｓ／ｃｍ2 である。そし
て、ＷＳｉｘ膜をスパッタにて１５００Å形成し、前述
のポリシリコン層／ＷＳｉ層をホトリソ、エッチングで
パターニングする。そして、第２の層間絶縁膜３６（例
えば、ＢＰＳＧ）をＣＶＤ法にて５０００Å形成し、平
坦にさせるフロー熱処理を行なう。熱処理条件は、Ｎ2
雰囲気で９５０℃で１５分行なう。この熱処理によって
前述のポリシリコン層／ＷＳｉ層はＷポリサイド膜３５
となる。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の製造工程断面図である。まず、図１（ａ）に
示すように、Ｓｉ基板３１に素子分離のための絶縁膜３
２（例えば、ＳｉＯ2 ）を形成し、拡散層３３を形成し
た後、第１の層間絶縁膜３４（例えば、ＢＰＳＧ）をＣ
ＶＤ法にて５０００Å形成する。その後平坦化させる熱
処理を行なう。熱処理はＮ2 雰囲気で９５０℃で１５分
行なう。平坦になった後、電極となるＷポリサイド膜３
５を形成する。作成方法は次に示す様である。まず、ポ
リシリコン膜をＣＶＤ法にて１０００〜１５００Å形成
する。その後ドーパントとなる不純物をポリシリコンに
含ませる。ここではリンのイオン注入を行なう。条件は
４０ｋｅｖ，１×１０16ｉｏｎｓ／ｃｍ2 である。そし
て、ＷＳｉｘ膜をスパッタにて１５００Å形成し、前述
のポリシリコン層／ＷＳｉ層をホトリソ、エッチングで
パターニングする。そして、第２の層間絶縁膜３６（例
えば、ＢＰＳＧ）をＣＶＤ法にて５０００Å形成し、平
坦にさせるフロー熱処理を行なう。熱処理条件は、Ｎ2
雰囲気で９５０℃で１５分行なう。この熱処理によって
前述のポリシリコン層／ＷＳｉ層はＷポリサイド膜３５
となる。
【００１２】その後、図１（ｂ）に示すように、ホトリ
ソ、エッチングにより拡散層３３上及びＷポリサイド膜
３５上にコンタクト孔３７（例えば、直径１μｍ〜２μ
ｍ）、コンタクト孔３８（例えば、コンタクト孔３７の
直径の１／２〜１／４以下）を形成する。コンタクト孔
のエッチングは、ＣＦ4 ／ＣＨＦ3 、流量比を１．０、
圧力１Ｔｏｒｒ、ＲＦパワー７５０Ｗで行なう。この時
に、Ｗポリサイド層３５上の浅いコンタクト孔３８の径
は、深いコンタクト孔３７に比べてかなり小さくする。
つまり、１／２〜１／４以下にする。更に、コンタクト
抵抗の低減を図るために、Ｗポリサイド膜３５上に形成
されるコンタクト孔３７は複数個形成するのが望まし
い。
ソ、エッチングにより拡散層３３上及びＷポリサイド膜
３５上にコンタクト孔３７（例えば、直径１μｍ〜２μ
ｍ）、コンタクト孔３８（例えば、コンタクト孔３７の
直径の１／２〜１／４以下）を形成する。コンタクト孔
のエッチングは、ＣＦ4 ／ＣＨＦ3 、流量比を１．０、
圧力１Ｔｏｒｒ、ＲＦパワー７５０Ｗで行なう。この時
に、Ｗポリサイド層３５上の浅いコンタクト孔３８の径
は、深いコンタクト孔３７に比べてかなり小さくする。
つまり、１／２〜１／４以下にする。更に、コンタクト
抵抗の低減を図るために、Ｗポリサイド膜３５上に形成
されるコンタクト孔３７は複数個形成するのが望まし
い。
【００１３】その後、選択ＷＣＶＤ法により、Ｗ膜３９
を深いコンタクト孔３７内に第２の層間絶縁膜３６と段
差が生じない程度に形成する。この時、浅い複数個のコ
ンタクト孔３８は、コンタクト径がかなり小さいため、
反応ガス交換がスムーズに行なわれず、Ｗ膜の成長速度
が遅く、深いコンタクト孔３７が埋め込まれる時間でＷ
膜４０が埋め込まれることになる。
を深いコンタクト孔３７内に第２の層間絶縁膜３６と段
差が生じない程度に形成する。この時、浅い複数個のコ
ンタクト孔３８は、コンタクト径がかなり小さいため、
反応ガス交換がスムーズに行なわれず、Ｗ膜の成長速度
が遅く、深いコンタクト孔３７が埋め込まれる時間でＷ
膜４０が埋め込まれることになる。
【００１４】その後、図１（ｃ）に示すように、配線層
となるＡｌ−Ｓｉ系合金膜４１をスパッタ法にて６００
０Å形成する。そして、ホトリソエッチングを行ない、
配線パターンを得る。また、浅いコンタクト孔３８での
コンタクト抵抗は、コンタクト孔を複数個設置してある
ので、通常の大きさのものと変わらない。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
となるＡｌ−Ｓｉ系合金膜４１をスパッタ法にて６００
０Å形成する。そして、ホトリソエッチングを行ない、
配線パターンを得る。また、浅いコンタクト孔３８での
コンタクト抵抗は、コンタクト孔を複数個設置してある
ので、通常の大きさのものと変わらない。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、浅いコンタクトの径を深いコンタクト孔に比べ
てかなり小さくし、選択ＷＣＶＤにおけるＷの堆積レー
トが遅くなるようにして形成するようにしたので、深い
コンタクト孔が埋められる時間で浅いコンタクト孔が埋
められるようになり、従来のプロセスを変えることな
く、深いコンタクト孔と浅いコンタクト孔を同時にＷ膜
で埋め込むことができる。
よれば、浅いコンタクトの径を深いコンタクト孔に比べ
てかなり小さくし、選択ＷＣＶＤにおけるＷの堆積レー
トが遅くなるようにして形成するようにしたので、深い
コンタクト孔が埋められる時間で浅いコンタクト孔が埋
められるようになり、従来のプロセスを変えることな
く、深いコンタクト孔と浅いコンタクト孔を同時にＷ膜
で埋め込むことができる。
【００１６】したがって、深いコンタクト孔でのスパッ
タＡｌ−Ｓｉ系合金膜のステップカバレージの悪化はな
くなる。また、コンタクト孔形成時のエッチング工程に
おいても、浅いコンタクト孔では径が小さくなっている
ために、マイクロローディング効果によりエッチングレ
ートが遅くなり、深いコンタクト孔が開孔するまでの時
間での下地Ｗポリサイド層のオーバーエッチング時間が
抑えられ、損傷も抑えられる。これにより断線のない良
好な半導体素子の実現が可能となる。
タＡｌ−Ｓｉ系合金膜のステップカバレージの悪化はな
くなる。また、コンタクト孔形成時のエッチング工程に
おいても、浅いコンタクト孔では径が小さくなっている
ために、マイクロローディング効果によりエッチングレ
ートが遅くなり、深いコンタクト孔が開孔するまでの時
間での下地Ｗポリサイド層のオーバーエッチング時間が
抑えられ、損傷も抑えられる。これにより断線のない良
好な半導体素子の実現が可能となる。
【図１】本発明の実施例を示す半導体素子の製造工程断
面図である。
面図である。
【図２】従来の半導体素子の断面図である。
【図３】従来の他の半導体素子の断面図である。
【図４】従来技術の問題点説明図である。
３１ Ｓｉ基板 ３２ 絶縁膜 ３３ 拡散層 ３４ 第１の層間絶縁膜 ３５ Ｗポリサイド膜 ３６ 第２の層間絶縁膜 ３７、３８ コンタクト孔 ３９，４０ Ｗ膜 ４１ Ａｌ−Ｓｉ系合金膜
Claims (3)
- 【請求項１】 基板上に層間絶縁膜を形成し、前記層間
絶縁膜に浅いコンタクト孔と深いコンタクト孔の深さの
異なるコンタクト孔を有する半導体素子の製造方法にお
いて、 （ａ）前記浅いコンタクト孔の径は深いコンタクト孔の
径よりも小さく形成する工程と、 （ｂ）これらのコンタクト孔を同時に金属膜で埋め込む
工程とを施すことを特徴とする半導体素子の製造方法。 - 【請求項２】 請求項１記載の半導体素子の製造方法に
おいて、前記浅いコンタクト孔は複数個形成することを
特徴とする半導体素子の製造方法。 - 【請求項３】 請求項１記載の半導体素子の製造方法に
おいて、前記コンタクト孔を選択金属ＣＶＤ法にて同時
にＷ膜で埋め込んだ後に、配線層を形成することを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257328A JP3065395B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257328A JP3065395B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251569A true JPH05251569A (ja) | 1993-09-28 |
| JP3065395B2 JP3065395B2 (ja) | 2000-07-17 |
Family
ID=17304839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257328A Expired - Fee Related JP3065395B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065395B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035308A1 (en) * | 1997-02-11 | 1998-08-13 | Lsi Logic Corporation | Modular cell placement system |
| KR100463594B1 (ko) * | 2002-11-09 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | 엑스레이 영상 감지소자 및 그 제조방법 |
| JP2019046834A (ja) * | 2017-08-29 | 2019-03-22 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-10-04 JP JP3257328A patent/JP3065395B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035308A1 (en) * | 1997-02-11 | 1998-08-13 | Lsi Logic Corporation | Modular cell placement system |
| KR100463594B1 (ko) * | 2002-11-09 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | 엑스레이 영상 감지소자 및 그 제조방법 |
| JP2019046834A (ja) * | 2017-08-29 | 2019-03-22 | 富士電機株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065395B2 (ja) | 2000-07-17 |
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