KR20030052098A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다결정 실리콘층/텅스텐(W)층의 적층 구조의 게이트 전극을 형성한 후 NH4F가 포함된 솔벤트(Solvent)를 사용한 세정 공정을 진행하므로, 상기 세정 공정에 의해 상기 텅스텐층이 부식되지 않고 상기 게이트 전극 형성 공정 시 발생되는 부산물을 제거하여 상기 게이트 전극 에지(Edge)부의 계면 특성과 핫 캐리어 이뮤너티(Hot carrier Immunity)가 증가되고 GIDL(Gate Induced Drain Leakage)이 감소하므로 소자의 리텐션(Retention) 시간을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다결정 실리콘층/텅스텐(W)층의 적층 구조의 게이트 전극을 형성한 후 NH4F가 포함된 솔벤트(Solvent)를 사용한 세정 공정을 진행하여 소자의 특성, 수율 및 신뢰성을향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 산화막(13), 다결정 실리콘층(15), 텅스텐층(17) 및 하드 마스크(Hard mask)층인 질화막(19)을 순차적으로 형성한다.
도 1b를 참조하면, 상기 텅스텐층(17) 상에 감광막(도시하지 않음)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 질화막(19), 텅스텐층(17), 다결정 실리콘층(15) 및 산화막(13)을 식각하여 상기 다결정 실리콘층(15)/텅스텐층(17)의 적층 구조의 게이트 전극을 형성하고 상기 감광막을 제거한다.
그 후, 상기 게이트 전극의 형성 공정 시 발생되는 부산물(A)을 제거하기 위하여 상기 게이트 전극을 포함한 전면에 H2O2가 포함된 솔벤트를 사용한 세정 공정을 진행한다.
그러나 반도체 소자 및 그의 제조 방법은 다결정 실리콘층/텅스텐층의 적층 구조의 게이트 전극을 형성한 후 H2O2가 포함된 솔벤트를 사용한 세정 공정을 진행할 경우 상기 텅스텐층이 부식되기 때문에 상기 세정 공정을 할 수 없어 상기 게이트 전극의 형성 공정 시 발생되는 부산물을 제거하지 못하므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다결정 실리콘층/텅스텐층의 적층 구조의 게이트 전극을 형성한 후 NH4F가 포함된 솔벤트를 사용한 세정 공정을 진행하므로, 상기 세정 공정에 의해 상기 텅스텐층이 부식되지 않고 상기 게이트 전극 형성 공정 시 발생되는 부산물을 제거하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체 기판13, 33 : 산화막
15, 35 : 다결정 실리콘층17, 37 : 텅스텐층
19, 39 : 질화막
이상의 목적을 달성하기 위한 본 발명은 기판 상에 게이트 절연막을 개재하며 금속층을 포함한 게이트 전극을 형성하는 단계;
NH4F가 포함된 솔벤트를 사용한 세정 공정을 전면에 실시하여 상기 게이트 전극에 발생된 부산물을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 게이트 전극을 다결정 실리콘층/텅스텐층의 적층 구조로 형성하는 것을 특징으로 한다.
본 발명의 원리는 다결정 실리콘층/텅스텐층의 적층 구조의 게이트 전극을 형성한 후 NH4F가 포함된 솔벤트를 사용한 세정 공정을 진행하는 발명이다.
즉, 종래에 H2O2가 포함된 솔벤트를 사용한 세정 공정 시 게이트 전극의 텅스텐층의 부식으로 상기 세정 공정을 할 수 없기 때문에 상기 게이트 전극의 형성 공정 시 발생되는 부산물에 의해 상기 게이트 전극의 에지부가 오염되어 게이트 전극에지부의 계면 특성과 핫 캐리어 이뮤너티(Hot carrier Immunity)가 감소되고 GIDL(Gate Induced Drain Leakage)이 증가하므로 소자의 리텐션 시간이 감소되는 문제점을 세정 공정의 조건을 바꾸어 극복하는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(31)상에 산화막(33), 다결정 실리콘층(35), 텅스텐층(37) 및 하드 마스크층인 질화막(39)을 순차적으로 형성한다.
도 2b를 참조하면, 상기 텅스텐층(37) 상에 감광막(도시하지 않음)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 질화막(39), 텅스텐층(37), 다결정 실리콘층(35) 및 산화막(33)을 식각하여 상기 다결정 실리콘층(35)/텅스텐층(37)의 적층 구조의 게이트 전극을 형성하고 상기 감광막을 제거한다. 이때, 상기 게이트 전극의 형성 공정 시 부산물(A)이 발생된다.
도 2c를 참조하면, 상기 게이트 전극을 포함한 전면에 NH4F가 포함된 솔벤트를 사용한 세정 공정을 진행하여 상기 발생된 부산물(A)을 제거한다.
본 발명의 반도체 소자의 제조 방법은 다결정 실리콘층/텅스텐층의 적층 구조의 게이트 전극을 형성한 후 NH4F가 포함된 솔벤트를 사용한 세정 공정을 진행하므로, 상기 세정 공정에 의해 상기 텅스텐층이 부식되지 않고 상기 게이트 전극 형성 공정 시 발생되는 부산물을 제거하여 상기 게이트 전극 에지부의 계면 특성과 핫 캐리어 이뮤너티를 증가시키고 GIDL을 감소시키므로 소자의 리텐션 시간을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 기판 상에 게이트 절연막을 개재하며 금속층을 포함한 게이트 전극을 형성하는 단계;NH4F가 포함된 솔벤트를 사용한 세정 공정을 전면에 실시하여 상기 게이트 전극에 발생된 부산물을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 다결정 실리콘층/텅스텐층의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20010059193A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 메모리소자의 텅스텐 전극 형성방법 |
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