WO2022249391A1 - 半導体装置 - Google Patents

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WO2022249391A1
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semiconductor device
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source electrode
gate
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卓也 堤
秀昭 松崎
弘樹 杉山
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日本電信電話株式会社
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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to semiconductor devices.
  • Electronic devices that can handle the terahertz frequency band of 0.3 to 3.0 THz as elemental technologies such as high-speed wireless communication using millimeter waves, non-destructive internal inspection using 3D imaging, and component analysis using electromagnetic wave absorption. , and integrated circuits.
  • a field-effect transistor made of a compound semiconductor having a particularly high physical property of electron mobility is used as an electronic device having good high-frequency characteristics.
  • a field effect transistor includes a semiconductor substrate, a gate electrode formed on the surface of the semiconductor substrate, and a source electrode and a drain electrode formed on both sides of the gate electrode in ohmic connection.
  • a high electron mobility transistor which is particularly excellent in high-frequency characteristics, for example, a buffer layer, a channel layer, a barrier layer, and a cap layer are laminated in this order from the substrate side on a semiconductor substrate. composition is used.
  • the carrier supply layer is formed on the barrier layer side with respect to the channel layer or on the buffer layer side with respect to the channel layer. In such a configuration, the position and doping amount of the carrier supply layer are designed according to the energy band design.
  • Non-Patent Document 1 after forming a resist pattern, a gate insulating film is etched using the resist pattern as a mask to form an opening, and after removing the resist, the formed opening is used as a mask to form a recess stopper layer. Recess etching of the cap layer is performed using this. Thereafter, dry etching using Ar gas is performed to etch the recess stopper layer or the barrier layer in addition to the recess stopper layer in the depth direction, after which the gate electrode is formed to reduce the distance between the gate and the channel.
  • a HEMT is manufactured by forming a field-effect transistor structure (Fig. 3).
  • Patent Document 1 an extra recess opening is formed on the drain side of the insulating film so that the drain side recess region is wider than the source side recess region, and the recess opening is formed from both the gate opening and the recess opening. , an etchant for recess formation is infiltrated to form an asymmetric recess structure. By depleting carriers over a wide region on the drain electrode side, the drain conductance is reduced and the high-frequency characteristics are improved (FIGS. 1 and 4 of Patent Document 1).
  • a semiconductor device includes a channel layer made of a compound semiconductor formed on a substrate, a gate electrode formed on the channel layer, and a source electrode and a drain electrode formed with the gate electrode therebetween. At least one of the source electrode and the drain electrode is formed on the substrate side of the channel layer.
  • the distance between the gate electrode and the source/drain electrodes can be further reduced.
  • a high speed transistor can be realized.
  • FIG. 1A is a cross-sectional view showing the configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 1B is a cross-sectional view showing the configuration of another semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of a semiconductor device according to Embodiment 2 of the present invention.
  • FIG. 3A is a cross-sectional view showing the configuration of a semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 3B is a cross-sectional view showing the configuration of another semiconductor device according to Embodiment 3 of the present invention.
  • Embodiment 1 First, a semiconductor device according to Embodiment 1 of the present invention will be described with reference to FIGS. 1A and 1B.
  • This semiconductor device comprises a channel layer 102 made of a compound semiconductor formed on a substrate 101, a gate electrode 103 formed on the channel layer 102, a source electrode 104 and a drain formed with the gate electrode 103 interposed therebetween.
  • a field effect transistor 100a comprising an electrode 105.
  • the source electrode 104 and the drain electrode 105 is formed on the substrate 101 side of the channel layer 102 .
  • the field effect transistor 100a has a source electrode 104 formed on the substrate 101 side of the channel layer 102 .
  • a field effect transistor 100b in which the drain electrode 105 is formed on the substrate 101 side of the channel layer 102 may be used.
  • This semiconductor device also includes a first carrier supply layer 106a formed between the source electrode 104 and the channel layer 102, and a first carrier supply layer 106a formed between the source electrode 104 and the channel layer 102, which is made of a compound semiconductor. and a barrier layer 107a.
  • This semiconductor device also includes a second carrier supply layer 106b formed between the drain electrode 105 and the channel layer 102, and a second carrier supply layer 106b formed between the drain electrode 105 and the channel layer 102, which is made of a compound semiconductor.
  • a barrier layer 107b is provided.
  • the source electrode 104, the first carrier supply layer 106a, and the first barrier layer 107a are formed on the substrate 101 side of the channel layer 102.
  • the drain electrode 105, the second carrier supply layer 106b, and the second barrier layer 107b are formed on the substrate 101 side of the channel layer 102.
  • the first carrier supply layer 106a and the first barrier layer 107a are provided in the region where at least the source electrode 104 is formed, with the gate electrode 103 interposed therebetween in the gate length direction. can be formed. Also, the second carrier supply layer 106b and the second barrier layer 107b can be formed at least in the region where the drain electrode 105 is formed, with the gate electrode 103 interposed therebetween in the gate length direction.
  • This semiconductor device also includes a first contact layer 108a formed between the source electrode 104 and the first barrier layer 107a and made of a compound semiconductor, and a first contact layer 108a formed between the drain electrode 105 and the second barrier layer 107b. , and a second contact layer 108b made of a compound semiconductor.
  • the source electrode 104 is formed in ohmic contact with the first contact layer 108a
  • the drain electrode 105 is formed in ohmic contact with the second contact layer 108b.
  • the field effect transistor 100a and the field effect transistor 100b have a well-known recessed gate structure, and have recessed regions 121 where the gate electrodes 103 are formed.
  • a trench 123 is formed on the substrate side of the region where the gate electrode 103 is formed.
  • the field effect transistor used as the semiconductor device according to the first embodiment is not limited to the recess gate structure, and may be a field effect transistor having another structure such as an MIS type.
  • the recess region 121 separates the second contact layer 108b into the source electrode 104 side and the drain electrode 105 side. Further, the substrate 101 and the first contact layer 108a are separated by the groove 123 into the source electrode 104 side and the drain electrode 105 side.
  • the recess region 121 separates the first contact layer 108a into the source electrode 104 side and the drain electrode 105 side. Further, the substrate 101 and the second contact layer 108b are separated by the groove 123 into the source electrode 104 side and the drain electrode 105 side.
  • the semiconductor device may also include a first etch stop layer 109a formed between the first contact layer 108a and the first barrier layer 107a.
  • the semiconductor device may also include a second etch stop layer 109b formed between the second contact layer 108b and the second barrier layer 107b.
  • Each etch stop layer can be made of a material that has a high etching selectivity with respect to an etchant used for etching for forming the recessed regions 121 and the grooves 123 .
  • This semiconductor device also includes an insulating layer 124 formed on the first contact layer 108a. Insulating layer 124 has opening 120 . Moreover, in the field effect transistor 100a, the insulating layer 124 is also formed on the drain electrode 105, and an opening is provided in a part of the upper surface of the drain electrode 105. As shown in FIG. Moreover, in the field effect transistor 100b, the insulating layer 124 is also formed on the source electrode 104, and a part of the upper surface of the source electrode 104 is provided with an opening.
  • the substrate 101 can be made of semi-insulating InP.
  • the channel layer 102 can be made of InGaAs and can have a thickness of 5 to 20 nm.
  • the channel layer 102 may be a composite structure of layers of InGaAs and layers of InAs.
  • the first barrier layer 107a and the second barrier layer 107b can be made of InAlAs and can have a thickness of 5 to 20 nm.
  • well-known sheet doping is performed on the first barrier layer 107a and the second barrier layer 107b so that 1 ⁇ 10 19 cm -3 to 3 ⁇ Si is added as an impurity. It can be a 10 19 cm -3 doped layer.
  • the first contact layer 108a and the second contact layer 108b can be made of InGaAs doped with Si to 1 ⁇ 10 19 to 2 ⁇ 10 19 cm ⁇ 3 , for example.
  • the first etching stop layer 109a and the second etching stop layer 109b can be made of InP and have a thickness of 2 to 5 nm.
  • the compound semiconductor layer described above can be formed by crystal growth by metal-organic vapor phase epitaxy, molecular beam epitaxy, or the like.
  • the gate electrode 103 is formed on the insulating layer 124 and partially inserted into the recess region 121 through the opening 120 .
  • the gate electrode 103 is formed in the depth direction from the opening 120 to the first etching stop layer 109a or the second etching stop layer 109b.
  • the recess length can be approximately 20-200 nm.
  • the center position of the trench 123 in the gate length direction is basically aligned with the center of the recess region 121 . Note that this position does not have to be exactly matched.
  • the length of the groove 123 in the gate length direction can be approximately 20 to 200 nm, but in view of the difficulty in miniaturization of the backside processing, it can be approximately 10 to 20 ⁇ m.
  • the groove 123 may be filled with an insulating compound semiconductor formed by crystal re-growth, an insulating resin, or the like.
  • the gate electrode 103 can be formed mainly from a composite structure of Ti, Pt, Au and Mo.
  • the gate electrode 103 can be a T-type, a Y-type, or a ⁇ -type in which the area of the upper portion is larger than that of the lower portion in plan view in order to achieve a short gate length while reducing the gate resistance as much as possible.
  • a gate insulating layer can also be formed on the etching stop layer.
  • the source electrode 104 and the drain electrode 105 can be composed of, for example, a laminated structure of metals such as Ti, Pt, Au, and Ni.
  • the insulating layer 124 can be composed of an oxide such as SiO 2 , SiN, Al 2 O 3 , HfO 2 and TiO 2 , a nitride film, or a composite film of these.
  • the thickness of the insulating layer 124 may be approximately 10-100 nm, depending on the gate length.
  • the source electrode 104 is arranged on the back side of the substrate 101 in the field effect transistor 100a. Therefore, even if the distance between the source and the drain is set to be shorter, the distance between the source electrode 104 and the gate electrode 103 is sufficient, so that the parasitic capacitance generated between the gate electrode 103 and the source electrode 104 is reduced. characteristics can be improved.
  • the drain electrode 105 is arranged on the back side of the substrate 101 in the field effect transistor 100b. Therefore, even if the distance between the source and the drain is made shorter, the distance between the drain electrode 105 and the gate electrode 103 is sufficiently large, so that the parasitic capacitance generated between the gate electrode 103 and the drain electrode 105 is reduced. characteristics can be improved.
  • This semiconductor device comprises a channel layer 202 made of a compound semiconductor formed on a substrate 201, a gate electrode 203 formed on the channel layer 202, a source electrode 204 and a drain formed with the gate electrode 203 interposed therebetween. It is a field effect transistor comprising an electrode 205 .
  • both the source electrode 204 and the drain electrode 205 are formed on the substrate 201 side of the channel layer 202 .
  • This semiconductor device also includes a first carrier supply layer 206a formed between the source electrode 204 and the channel layer 202, and a first carrier supply layer 206a formed between the source electrode 204 and the channel layer 202, which is made of a compound semiconductor. and a barrier layer 207a.
  • This semiconductor device also includes a second carrier supply layer 206b formed between the drain electrode 205 and the channel layer 202, and a second carrier supply layer 206b formed between the drain electrode 205 and the channel layer 202, which is made of a compound semiconductor.
  • a barrier layer 207b is provided.
  • the first carrier supply layer 206a, the first barrier layer 207a, the second carrier supply layer 206b, and the second barrier layer 207b are formed on the substrate 101 side of the channel layer 102.
  • the first carrier supply layer 206a and the second carrier supply layer 206b are integrally formed, and the first barrier layer 207a and the second barrier layer 207b are integrally formed.
  • This semiconductor device also includes a first contact layer 208a formed between the source electrode 204 and the first barrier layer 207a and made of a compound semiconductor, and a first contact layer 208a formed between the drain electrode 205 and the second barrier layer 207b. , and a second contact layer 208b made of a compound semiconductor.
  • the source electrode 204 is formed in ohmic contact with the first contact layer 208a
  • the drain electrode 205 is formed in ohmic contact with the second contact layer 208b.
  • This field effect transistor has a trench 223 on the substrate side of the region where the gate electrode 203 is formed.
  • the groove 223 separates the first contact layer 208a and the second contact layer 208b from each other.
  • the semiconductor device may also include an etch stop layer 209 formed between the first contact layer 208a and the first barrier layer 207a. Further, in this semiconductor device, an etching stop layer 209 is also formed between the second contact layer 208b and the second barrier layer 207b.
  • the etch stop layer 209 can be made of a material with high etching selectivity to the etchant used for etching for forming the grooves 223 .
  • this semiconductor device can further include a third carrier supply layer 225 formed between the channel layer 202 and the gate electrode 203, and a third barrier layer 226 made of a compound semiconductor.
  • the semiconductor device also includes an insulating layer 224 formed on the first contact layer 208a. Insulating layer 224 has opening 220 .
  • the substrate 201 can be made of semi-insulating InP.
  • the channel layer 202 can be made of InGaAs and can have a thickness of 5 to 20 nm.
  • the channel layer 202 may be a composite structure of layers of InGaAs and layers of InAs.
  • the integrally formed first barrier layer 207a and second barrier layer 207b can be made of InAlAs and have a thickness of 5 to 20 nm.
  • the first carrier supply layer 206a and the second carrier supply layer 206b, which are integrally formed, are formed by adding Si as an impurity to the first barrier layer 207a and the second barrier layer 207b by well-known sheet doping. It can be a layer doped between 10 19 cm -3 and 3 ⁇ 10 19 cm -3 .
  • the first contact layer 208a and the second contact layer 208b can be made of InGaAs doped with Si to 1 ⁇ 10 19 to 2 ⁇ 10 19 cm ⁇ 3 , for example.
  • the etching stop layer 209 can be made of InP and have a thickness of 2 to 5 nm.
  • the third barrier layer 226 can be made of InAlAs and can have a thickness of 5 to 20 nm.
  • the third carrier supply layer 225 can be a layer obtained by doping the third barrier layer 226 with 1 ⁇ 10 19 cm ⁇ 3 to 3 ⁇ 10 19 cm ⁇ 3 of Si as an impurity by well-known sheet doping. can.
  • the compound semiconductor layer described above can be formed by crystal growth by metal-organic vapor phase epitaxy, molecular beam epitaxy, or the like.
  • the gate electrode 203 is formed on the insulating layer 224, partly inserted through the opening 220, and Schottky-connected to the third barrier layer 226, for example.
  • the center position of the trench 223 in the gate length direction is basically formed so as to match the center of the gate electrode 203 in the gate length direction. Note that this position does not have to be exactly matched.
  • the length of the groove 223 in the gate length direction can be approximately 20 to 200 nm, but in view of the difficulty in miniaturization of the back side processing, it can be approximately 10 to 20 ⁇ m.
  • the groove 223 may be filled with an insulating compound semiconductor formed by crystal re-growth, an insulating resin, or the like.
  • the gate electrode 203 can be formed mainly from a composite structure of Ti, Pt, Au and Mo.
  • the gate electrode 203 can be a T-type, a Y-type, or a ⁇ -type in which the area of the upper portion is larger than that of the lower portion in plan view in order to achieve a short gate length while reducing the gate resistance as much as possible.
  • a gate insulating layer can also be formed on the etching stop layer.
  • the source electrode 204 and the drain electrode 205 can be composed of, for example, a laminated structure of metals such as Ti, Pt, Au and Ni.
  • the insulating layer 224 can be composed of an oxide such as SiO 2 , SiN, Al 2 O 3 , HfO 2 and TiO 2 , a nitride film, or a composite film of these.
  • the thickness of the insulating layer 224 may be approximately 10-100 nm depending on the gate length.
  • the source electrode 204 and the drain electrode 205 are arranged on the back side of the substrate 201 . Therefore, even if the distance between the source and the drain is made shorter, the distance between the source electrode 204/drain electrode 205 and the gate electrode 203 can be sufficiently secured. Parasitic capacitance generated in the capacitor is reduced, and high frequency characteristics can be improved.
  • This semiconductor device includes, for example, two field effect transistors 100a or 100b, as shown in FIG. 3A.
  • the field effect transistors 100 b are formed with the drain electrode 105 in common on the back side of the substrate, and the gate electrodes 103 are connected by the gate wiring 131 .
  • An interlayer insulating layer 301 is formed on the two field effect transistors 100b, and a gate wiring 131 is formed on the interlayer insulating layer 301. As shown in FIG. The gate wiring 131 is connected to the gate electrode 103 of each of the two field effect transistors 100b by a through electrode formed through the interlayer insulating layer 301. As shown in FIG. Further, on the interlayer insulating layer 301, a source wiring 132a connected to one source electrode 104 of the two field effect transistors 100b and a source wiring 132b connected to the other source electrode 104 are provided.
  • the drain electrode 105 is arranged on the same side as the gate electrode 103, and two drain wirings connected to the drain electrodes 105 of the two field effect transistors 100a are provided on the interlayer insulating layer 301. becomes.
  • the source electrode 104 or the drain electrode is arranged on the back side between the two gate electrodes 103 on the front side. This increases the degree of freedom in terms of layout in connection and connection distance between the two gate electrodes, making it possible to further reduce electrical resistance and parasitic capacitance.
  • two field effect transistors 100a described using FIG. 1A can be provided.
  • two field-effect transistors 100a are formed on the same substrate surface side as the gate electrode 103 and share the drain electrode 105 .
  • An interlayer insulating layer 301 is formed on the two field effect transistors 100a, and a drain wiring 133 is formed on the interlayer insulating layer 302. As shown in FIG.
  • the drain wiring 133 is connected to the common drain electrode 105 by a through electrode formed by penetrating the interlayer insulating layer 302 . Further, on the interlayer insulating layer 302, a gate wiring 131a connected to one gate electrode 103 of the two field effect transistors 100a and a gate wiring 131b connected to the other gate electrode 103 are provided.
  • the source electrode 104 is arranged on the same side as the gate electrode 103, and on the interlayer insulating layer 301 are gate wirings 131a and 131b connected to the gate electrodes 103 of the two field effect transistors 100a. It becomes a configuration with.
  • connection distance between the two gate electrodes can be shortened.
  • the third embodiment by skillfully laying out the wiring connected to the source electrode 104 or the drain electrode 105 arranged on the back side, it is possible to greatly improve the degree of freedom in circuit design.
  • the source wiring connected to the source electrode 104 on the rear surface side is grounded, and a more stable grounding than grounding on the front surface side can be realized.
  • the drain wiring connected to the drain electrode 105 on the back side can be routed using a large area on the back side of the substrate, which not only increases the degree of freedom in layout on the front side. , the current capacity can be increased by forming the wiring arranged on the rear surface side thicker.
  • the distance between the gate electrode and the source/drain electrodes can be further reduced. Therefore, it becomes possible to realize a high-speed transistor.
  • the source electrode or drain electrode for ohmic connection is arranged on the rear surface side, the degree of freedom in layout is increased in the connection and connection distance between the gate electrodes, and electric resistance and parasitic capacitance are further reduced. be able to
  • the layout of the wiring for the source electrode or drain electrode placed on the back side can greatly improve the degree of freedom in circuit design, so the layout of the wiring placed on the front side can be improved.
  • the wiring on the back side can be formed thicker, and the wiring with a high current capacity can be formed.
  • DESCRIPTION OF SYMBOLS 100a Field effect transistor 101... Substrate 102... Channel layer 103... Gate electrode 104... Source electrode 105... Drain electrode 106a... First carrier supply layer 106b... Second carrier supply layer 107a... Second 1 barrier layer 107b second barrier layer 108a first contact layer 108b second contact layer 109a first etching stop layer 109b second etching stop layer 120 opening 121 recess region 123... Groove, 124... Insulating layer.

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Abstract

電界効果型トランジスタ（１００ａ）は、基板（１０１）の上に形成された化合物半導体からなるチャネル層（１０２）と、チャネル層（１０２）の上に形成されたゲート電極（１０３）と、ゲート電極（１０３）を挟んで形成されたソース電極（１０４）およびドレイン電極（１０５）とを備える。ソース電極（１０４）またはドレイン電極（１０５）の少なくとも一方は、チャネル層（１０２）の基板（１０１）の側に形成されている。

Description

半導体装置
　本発明は、半導体装置に関する。
　ミリ波を用いた高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析などの要素技術として、０．３～３．０ＴＨｚのテラヘルツ周波数帯を取り扱うことのできる電子デバイス、および集積回路に注目が集まっている。一般的に、良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。
　電界効果型トランジスタは、半導体基板と、半導体基板の表面に形成されるゲート電極、およびゲート電極の両側に、オーミック接続して形成されるソース電極、ドレイン電極を備える。特に高周波特性に優れる高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）では、例えば、半導体基板の上に、バッファ層、チャネル層、障壁層、キャップ層が、これらの順に基板側から積層された構成が用いられている。また、キャリア供給層が、チャネル層に対して障壁層側、もしくはチャネル層に対してバッファ層側に形成される。このような構成において、エネルギーバンド設計に応じて、キャリア供給層の位置やドープ量が設計される。
　ゲート電極に対して電位を印加すると、印加した電位の強度に応じ、キャリア供給層からチャネル層に対してキャリアが供給されることによって２次元電子ガスの濃度が変調され、ソース電極、ドレイン電極間に形成された伝導チャネルを通じて電子が移動する。ＨＥＭＴの構造においては、キャリアが走行するチャネル層と電子供給層は、空間的に分離されて不純物による散乱が抑制される。この構成により、電子移動度を向上させることができ、結果、テラヘルツ動作を実現することができるようになる。
　例えば、非特許文献１では、レジストパタンを形成した後に、このレジストパタンをマスクとしてゲート絶縁膜をエッチングして開口を形成し、レジストを除去した後、形成した開口をマスクとし、リセスストッパ層を利用してキャップ層のリセスエッチングを実施している。この後、Ａｒガスを用いたドライエッチングにより、リセスストッパ層、あるいはリセスストッパ層に加えて障壁層を深さ方向にエッチングして、この後、ゲート電極を形成し、ゲート・チャネル間距離を低減した電界効果型トランジスタ構造を形成して、ＨＥＭＴが作製されている（Ｆｉｇ．３）。
　また、特許文献１においては、ドレイン側リセス領域がソース側リセス領域に対して広くなるように、絶縁膜のドレイン側にリセス開口部を余分に形成し、ゲート開口部とリセス開口部の両方から、リセス形成用のエッチング液を浸入させて非対称リセス構造を形成している。ドレイン電極側の広い領域にわたってキャリアを空乏化させることでドレインコンダクタンスを低減させ、高周波特性の向上を図っている（特許文献１の図１，４）。
特許第３７１５５５７号公報
T. Suemitsu et al., "Improved Recessed-Gate Structure for Sub-0.1-μm-Gate InP-Based High Electron Mobility Transistors", Japanese Journal of Applied Physics, vol. 37, no. 1363-1372, 1998.
　ところで、ＨＥＭＴなどのトランジスタをテラヘルツ集積回路に適用していくためには、高周波特性を向上させることが必要となるが、このためには、ゲート電極と、ソース電極およびゲート電極との寄生容量を極力抑える必要がある。トランジスタのさらなる高周波化のためには、ゲート電極の微細化に加え、ゲート電極と、ソース電極・ドレイン電極との距離をさらに縮小することが重要となる。しかしながら、前述した技術では、ゲート電極と、ソース電極・ドレイン電極とが同じ面に形成されるため、ゲート電極と、ソース電極・ドレイン電極との距離を小さくするに伴って、主に外部寄生容量が大きくなり、トランジスタの高速化を阻害する要因となる。
　本発明は、以上のような問題点を解消するためになされたものであり、ゲート電極と、ソース電極・ドレイン電極との距離をさらに縮小してトランジスタの高速化を実現することを目的とする。
　本発明に係る半導体装置は、基板の上に形成された化合物半導体からなるチャネル層と、チャネル層の上に形成されたゲート電極と、ゲート電極を挟んで形成されたソース電極およびドレイン電極とを備える電界効果型トランジスタから構成され、ソース電極またはドレイン電極の少なくとも一方は、チャネル層の基板の側に形成されている。
　以上説明したように、本発明によれば、ソース電極またはドレイン電極の少なくとも一方を、チャネル層の基板の側に形成するので、ゲート電極と、ソース電極・ドレイン電極との距離をさらに縮小してトランジスタの高速化が実現できる。
図１Ａは、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。 図１Ｂは、本発明の実施の形態１に係る他の半導体装置の構成を示す断面図である。 図２は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。 図３Ａは、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。 図３Ｂは、本発明の実施の形態３に係る他の半導体装置の構成を示す断面図である。
　以下、本発明の実施の形態に係る半導体装置について説明する。
［実施の形態１］
　はじめに、本発明の実施の形態１に係る半導体装置について、図１Ａ、図１Ｂを参照して説明する。この半導体装置は、基板１０１の上に形成された化合物半導体からなるチャネル層１０２と、チャネル層１０２の上に形成されたゲート電極１０３と、ゲート電極１０３を挟んで形成されたソース電極１０４およびドレイン電極１０５とを備える電界効果型トランジスタ１００ａである。
　また、この半導体装置は、ソース電極１０４またはドレイン電極１０５の少なくとも一方は、チャネル層１０２の基板１０１の側に形成されている。電界効果型トランジスタ１００ａは、ソース電極１０４が、チャネル層１０２の基板１０１の側に形成されている。また、図１Ｂに示すように、ドレイン電極１０５が、チャネル層１０２の基板１０１の側に形成されている電界効果型トランジスタ１００ｂとすることができる。
　また、この半導体装置は、ソース電極１０４とチャネル層１０２との間に形成された第１キャリア供給層１０６ａと、ソース電極１０４とチャネル層１０２との間に形成された、化合物半導体からなる第１障壁層１０７ａとを備える。また、この半導体装置は、ドレイン電極１０５とチャネル層１０２との間に形成された第２キャリア供給層１０６ｂと、ドレイン電極１０５とチャネル層１０２との間に形成された、化合物半導体からなる第２障壁層１０７ｂを備える。
　図１Ａに示す電界効果型トランジスタ１００ａは、ソース電極１０４、第１キャリア供給層１０６ａ、および第１障壁層１０７ａは、チャネル層１０２の基板１０１の側に形成されている。
　また、図１Ｂに示す電界効果型トランジスタ１００ｂは、ドレイン電極１０５、第２キャリア供給層１０６ｂ、および第２障壁層１０７ｂは、チャネル層１０２の基板１０１の側に形成されている。
　いずれにおいても、実施の形態１に係る半導体装置において、第１キャリア供給層１０６ａ、第１障壁層１０７ａは、ゲート長方向にゲート電極１０３を挾んで、少なくともソース電極１０４が形成されている領域に形成されているものとすることができる。また、第２キャリア供給層１０６ｂ、第２障壁層１０７ｂは、ゲート長方向にゲート電極１０３を挾んで、少なくともドレイン電極１０５が形成されている領域に形成されているものとすることができる。
　また、この半導体装置は、ソース電極１０４と第１障壁層１０７ａとの間に形成されて、化合物半導体からなる第１コンタクト層１０８ａと、ドレイン電極１０５と第２障壁層１０７ｂの間に形成されて、化合物半導体からなる第２コンタクト層１０８ｂとを備えることができる。ソース電極１０４は、第１コンタクト層１０８ａにオーミック接続して形成され、ドレイン電極１０５は、第２コンタクト層１０８ｂにオーミック接続して形成されている。
　この例において、電界効果型トランジスタ１００ａ、電界効果型トランジスタ１００ｂは、よく知られたリセスゲート構造とされ、ゲート電極１０３が形成されている箇所に、リセス領域１２１を備えている。また、ゲート電極１０３が形成されている領域の基板側には、溝１２３が形成されている。なお、実施の形態１に係る半導体装置とする電界効果型トランジスタは、リセスゲート構造に限るものではなく、ＭＩＳ型など他の構造の電界効果型トランジスタとすることができる。
　電界効果型トランジスタ１００ａでは、リセス領域１２１により、第２コンタクト層１０８ｂが、ソース電極１０４の側と、ドレイン電極１０５の側とに分離されている。また、溝１２３により、基板１０１および第１コンタクト層１０８ａが、ソース電極１０４の側と、ドレイン電極１０５の側とに分離されている。
　また、電界効果型トランジスタ１００ｂでは、リセス領域１２１により、第１コンタクト層１０８ａが、ソース電極１０４の側と、ドレイン電極１０５の側とに分離されている。また、溝１２３により、基板１０１および第２コンタクト層１０８ｂが、ソース電極１０４の側と、ドレイン電極１０５の側とに分離されている。
　また、この半導体装置は、第１コンタクト層１０８ａと第１障壁層１０７ａとの間に形成された、第１エッチング停止層１０９ａを備えることができる。また、この半導体装置は、第２コンタクト層１０８ｂと第２障壁層１０７ｂとの間に形成された、第２エッチング停止層１０９ｂを備えることができる。各々のエッチング停止層は、リセス領域１２１溝１２３を形成するためのエッチングに用いるエッチング液に対し、エッチング選択性の高い材料から構成することができる。
　また、この半導体装置は、第１コンタクト層１０８ａの上に形成された絶縁層１２４を備える。絶縁層１２４は、開口１２０を有する。また、電界効果型トランジスタ１００ａにおいて、絶縁層１２４は、ドレイン電極１０５の上にも形成され、ドレイン電極１０５の上面の一部には、開口を備える。また、電界効果型トランジスタ１００ｂにおいて、絶縁層１２４は、ソース電極１０４の上にも形成され、ソース電極１０４の上面の一部には、開口を備える。
　例えば、基板１０１は、半絶縁性のＩｎＰから構成することができる。また、チャネル層１０２は、ＩｎＧａＡｓから構成し，厚さ５～２０ｎｍとすることができる。また、チャネル層１０２は、ＩｎＧａＡｓの層とＩｎＡｓの層との複合構造とすることができる。
　第１障壁層１０７ａ、第２障壁層１０７ｂは、ＩｎＡｌＡｓから構成し、厚さ５～２０ｎｍとすることができる。第１キャリア供給層１０６ａ、第２キャリア供給層１０６ｂは、第１障壁層１０７ａ、第２障壁層１０７ｂに、よく知られたシートドープにより、不純物としてＳｉが１×１０19ｃｍ-3～３×１０19ｃｍ-3ドープされた層とすることができる。
　第１コンタクト層１０８ａ、第２コンタクト層１０８ｂは、例えば、Ｓｉが１×１０19～２×１０19ｃｍ-3にドープされたＩｎＧａＡｓから構成することができる。また、第１エッチング停止層１０９ａ、第２エッチング停止層１０９ｂは、ＩｎＰから構成し、厚さ２～５ｎｍとすることができる。
　上述した化合物半導体の層は、有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで形成することができる。
　ゲート電極１０３は、絶縁層１２４の上に形成されて、一部が開口１２０よりリセス領域１２１に嵌入している。ゲート電極１０３は、開口１２０から深さ方向に、第１エッチング停止層１０９ａまたは第２エッチング停止層１０９ｂまで形成される。リセス長は、概ね２０～２００ｎｍとすることができる。
　ここで、ゲート長方向における溝１２３の中心位置は、基本的にはリセス領域１２１の中心と合わせて形成する。なお、この位置は、厳密に一致させる必要はない。また、溝１２３のゲート長方向の長さは、概ね２０～２００ｎｍとすることができるが、裏面側加工の微細化困難性を鑑み、１０～２０μｍ程度とすることができる。また、溝１２３には、結晶再成長することで形成した絶縁性の化合物半導体や絶縁性樹脂などが充填された状態とすることもできる。
　ゲート電極１０３は主にＴｉ，Ｐｔ，Ａｕ，Ｍｏの複合構造から形成することができる。ゲート電極１０３は、ゲート抵抗を極力低減しながら短いゲート長を実現するため、平面視で上部を下部よりも広い面積とした、Ｔ型、Ｙ型、Γ型とすることができる。なお、エッチング停止層の上に、ゲート絶縁層を形成することもできる。
　ソース電極１０４およびドレイン電極１０５は、例えば、Ｔｉ，Ｐｔ，Ａｕ，Ｎｉなどの金属の積層構造から構成することができる。また、絶縁層１２４は、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、ＴｉＯ2などの酸化物、窒化膜、もしくはこれらを複合した膜から構成することができる。絶縁層１２４の厚さは、ゲート長に夜が、概ね１０～１００ｎｍとすることができる。
　上述した実施の形態１によれば、例えば、電界効果型トランジスタ１００ａでは、ソース電極１０４が、基板１０１の裏面側に配置される。このため、ソース・ドレイン間を、より短い間隔としても、ソース電極１０４とゲート電極１０３との間隔は十分にとれるので、ゲート電極１０３とソース電極１０４との間に生じる寄生容量が低減し、高周波特性を向上させることができるようになる。
　同様に、電界効果型トランジスタ１００ｂでは、ドレイン電極１０５が、基板１０１の裏面側に配置される。このため、ソース・ドレイン間を、より短い間隔としても、ドレイン電極１０５とゲート電極１０３との間隔は十分にとれるので、ゲート電極１０３とドレイン電極１０５との間に生じる寄生容量が低減し、高周波特性を向上させることができるようになる。
［実施の形態２］
　次に、本発明の実施の形態２に係る半導体装置について、図２を参照して説明する。この半導体装置は、基板２０１の上に形成された化合物半導体からなるチャネル層２０２と、チャネル層２０２の上に形成されたゲート電極２０３と、ゲート電極２０３を挟んで形成されたソース電極２０４およびドレイン電極２０５とを備える電界効果型トランジスタである。
　また、実施の形態２に係る半導体装置は、ソース電極２０４およびドレイン電極２０５の両方が、チャネル層２０２の基板２０１の側に形成されている。
　また、この半導体装置は、ソース電極２０４とチャネル層２０２との間に形成された第１キャリア供給層２０６ａと、ソース電極２０４とチャネル層２０２との間に形成された、化合物半導体からなる第１障壁層２０７ａとを備える。また、この半導体装置は、ドレイン電極２０５とチャネル層２０２との間に形成された第２キャリア供給層２０６ｂと、ドレイン電極２０５とチャネル層２０２との間に形成された、化合物半導体からなる第２障壁層２０７ｂを備える。
　実施の形態２に係る半導体装置は、第１キャリア供給層２０６ａ、第１障壁層２０７ａ、第２キャリア供給層２０６ｂ、第２障壁層２０７ｂは、チャネル層１０２の基板１０１の側に形成され、第１キャリア供給層２０６ａと第２キャリア供給層２０６ｂとは一体に形成され、第１障壁層２０７ａと第２障壁層２０７ｂは、一体に形成されている。
　また、この半導体装置は、ソース電極２０４と第１障壁層２０７ａとの間に形成されて、化合物半導体からなる第１コンタクト層２０８ａと、ドレイン電極２０５と第２障壁層２０７ｂの間に形成されて、化合物半導体からなる第２コンタクト層２０８ｂとを備えることができる。ソース電極２０４は、第１コンタクト層２０８ａにオーミック接続して形成され、ドレイン電極２０５は、第２コンタクト層２０８ｂにオーミック接続して形成されている。
　この電界効果型トランジスタは、ゲート電極２０３が形成されている領域の基板側に、溝２２３を備える。溝２２３により、第１コンタクト層２０８ａと第２コンタクト層２０８ｂとが、各々分離されている。
　また、この半導体装置は、第１コンタクト層２０８ａと第１障壁層２０７ａとの間に形成された、エッチング停止層２０９を備えることができる。また、この半導体装置は、エッチング停止層２０９が、第２コンタクト層２０８ｂと第２障壁層２０７ｂとの間にも形成されている。エッチング停止層２０９は、溝２２３を形成するためのエッチングに用いるエッチング液に対し、エッチング選択性の高い材料から構成することができる。
　また、この半導体装置は、チャネル層２０２とゲート電極２０３との間に形成された第３キャリア供給層２２５、および、化合物半導体からなる第３障壁層２２６をさらに備えることができる。また、この半導体装置は、第１コンタクト層２０８ａの上に形成された絶縁層２２４を備える。絶縁層２２４は、開口２２０を有する。
　例えば、基板２０１は、半絶縁性のＩｎＰから構成することができる。また、チャネル層２０２は、ＩｎＧａＡｓから構成し，厚さ５～２０ｎｍとすることができる。また、チャネル層２０２は、ＩｎＧａＡｓの層とＩｎＡｓの層との複合構造とすることができる。
　一体に形成された第１障壁層２０７ａ、第２障壁層２０７ｂは、ＩｎＡｌＡｓから構成し、厚さ５～２０ｎｍとすることができる。また、一体に形成されている第１キャリア供給層２０６ａ、第２キャリア供給層２０６ｂは、第１障壁層２０７ａ、第２障壁層２０７ｂに、よく知られたシートドープにより、不純物としてＳｉが１×１０19ｃｍ-3～３×１０19ｃｍ-3ドープされた層とすることができる。
　第１コンタクト層２０８ａ、第２コンタクト層２０８ｂは、例えば、Ｓｉが１×１０19～２×１０19ｃｍ-3にドープされたＩｎＧａＡｓから構成することができる。また、エッチング停止層２０９は、ＩｎＰから構成し、厚さ２～５ｎｍとすることができる。
　また、第３障壁層２２６は、ＩｎＡｌＡｓから構成し、厚さ５～２０ｎｍとすることができる。第３キャリア供給層２２５は、第３障壁層２２６に、よく知られたシートドープにより、不純物としてＳｉが１×１０19ｃｍ-3～３×１０19ｃｍ-3ドープされた層とすることができる。
　上述した化合物半導体の層は、有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで形成することができる。
　ゲート電極２０３は、絶縁層２２４の上に形成されて、一部が開口２２０より嵌入し、例えば、第３障壁層２２６にショットキー接続している。ここで、ゲート長方向における溝２２３の中心位置は、基本的にはゲート電極２０３のゲート長方向の中心と合わせて形成する。なお、この位置は、厳密に一致させる必要はない。また、溝２２３のゲート長方向の長さは、概ね２０～２００ｎｍとすることができるが、裏面側加工の微細化困難性を鑑み、１０～２０μｍ程度とすることができる。また、溝２２３には、結晶再成長することで形成した絶縁性の化合物半導体や絶縁性樹脂などが充填された状態とすることもできる。
　ゲート電極２０３は主にＴｉ，Ｐｔ，Ａｕ，Ｍｏの複合構造から形成することができる。ゲート電極２０３は、ゲート抵抗を極力低減しながら短いゲート長を実現するため、平面視で上部を下部よりも広い面積とした、Ｔ型、Ｙ型、Γ型とすることができる。なお、エッチング停止層の上に、ゲート絶縁層を形成することもできる。
　ソース電極２０４およびドレイン電極２０５は、例えば、Ｔｉ，Ｐｔ，Ａｕ，Ｎｉなどの金属の積層構造から構成することができる。また、絶縁層２２４は、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、ＴｉＯ2などの酸化物、窒化膜、もしくはこれらを複合した膜から構成することができる。絶縁層２２４の厚さは、ゲート長に夜が、概ね１０～１００ｎｍとすることができる。
　上述した実施の形態２によれば、例えば、ソース電極２０４およびドレイン電極２０５が、基板２０１の裏面側に配置される。このため、ソース・ドレイン間を、より短い間隔としても、ソース電極２０４・ドレイン電極２０５とゲート電極２０３との間隔は、十分にとれるので、ゲート電極２０３・ドレイン電極２０５とソース電極２０４との間に生じる寄生容量が低減し、高周波特性を向上させることができるようになる。
［実施の形態３］
　次に、本発明の実施の形態３に係る半導体装置について、図３Ａ、図３Ｂを参照して説明する。この半導体装置は、例えば、図３Ａに示すように、電界効果型トランジスタ１００ａまたは電界効果型トランジスタ１００ｂを２つ備える。この例では、電界効果型トランジスタ１００ｂが、基板裏面側でドレイン電極１０５を共通として形成され、ゲート電極１０３が、ゲート配線１３１により接続されている。
　２つの電界効果型トランジスタ１００ｂの上には、層間絶縁層３０１が形成され、層間絶縁層３０１の上にゲート配線１３１が形成されている。ゲート配線１３１は、２つの電界効果型トランジスタ１００ｂの各々のゲート電極１０３に、層間絶縁層３０１を貫通して形成された貫通電極により接続している。また、層間絶縁層３０１の上には、２つの電界効果型トランジスタ１００ｂの一方のソース電極１０４に接続するソース配線１３２ａと、他方のソース電極１０４に接続するソース配線１３２ｂを備える。
　なお、基板裏面側でソース電極１０４を共通として、２つの電界効果型トランジスタ１００ａを備える構成とすることもできる。この場合、ゲート電極１０３と同じ側に、ドレイン電極１０５が配置され、層間絶縁層３０１の上には、２つの電界効果型トランジスタ１００ａの各々のドレイン電極１０５に接続する２つのドレイン配線を備える構成となる。
　このように、裏面側で、ソース電極１０４またはドレイン電極を共通として２つの電界効果型トランジスタを接続すると、表面側の２つのゲート電極１０３の間において、ソース電極１０４またはドレイン電極を裏面側に配置でき、２つのゲート電極間の接続や接続距離にレイアウト上の自由度が増し、電気的抵抗や寄生容量のさらなる低減を図ることができるようになる。
　また、図３Ｂに示すように、図１Ａを用いて説明した電界効果型トランジスタ１００ａを２つ備えることもできる。この例では、２つの電界効果型トランジスタ１００ａが、ゲート電極１０３と同じ基板表面側で、ドレイン電極１０５を共通として形成されている。
　２つの電界効果型トランジスタ１００ａの上には、層間絶縁層３０１が形成され、層間絶縁層３０２の上にドレイン配線１３３が形成されている。ドレイン配線１３３は、共通とされたドレイン電極１０５に、層間絶縁層３０２を貫通して形成された貫通電極により接続している。また、層間絶縁層３０２の上には、２つの電界効果型トランジスタ１００ａの一方のゲート電極１０３に接続するゲート配線１３１ａと、他方のゲート電極１０３に接続するゲート配線１３１ｂを備える。
　なお、基板表面側でソース電極１０４を共通として、２つの電界効果型トランジスタ１００ｂを備える構成とすることもできる。この場合、ゲート電極１０３と同じ側に、ソース電極１０４が配置され、層間絶縁層３０１の上には、２つの電界効果型トランジスタ１００ａの各々のゲート電極１０３に接続するゲート配線１３１ａ，ゲート配線１３１ｂを備える構成となる。
　このように、表面側のソース電極１０４またはドレイン電極１０５を共通として２つの電界効果型トランジスタを接続すると、２つのゲート電極間の接続距離を縮めることができるようになる。
　実施の形態３によれば、裏面側に配置されるソース電極１０４またはドレイン電極１０５に接続する配線をうまくレイアウトすれば、大幅な回路設計自由度の向上を図ることができる。例えば、ソース接地回路の場合、裏面側のソース電極１０４に接続されるソース配線を接地することになり、表面側で接地するよりもより安定な接地を実現することができる。また、ドレイン給電回路においては、裏面側のドレイン電極１０５に接続されるドレイン配線を、基板裏面の広い面積を用いて取り回すことができるようになるため、表面側レイアウトの自由度が増すばかりか、裏面側に配置する配線を、より厚く形成することによって、電流容量を、より高くすることができるようになる。
　以上に説明したように、本発明によれば、ソース電極またはドレイン電極の少なくとも一方を、チャネル層の基板の側に形成するので、ゲート電極と、ソース電極・ドレイン電極との距離をさらに縮小してトランジスタの高速化を実現することができるようになる。本発明によれば、オーミック接続するソース電極またはドレイン電極を裏面側に配置するので、ゲート電極間の接続や接続距離にレイアウト上の自由度が増し、電気的抵抗や寄生容量のさらなる低減を図ることができるようになる。
　またいずれの場合にも、裏面側に配置するソース電極またはドレイン電極の配線をレイアウトによって、大幅な回路設計自由度の向上を図ることができるようになるため、表面側に配置される配線のレイアウトの自由度が増し、さらに、裏面側の配線を、より厚く形成することが可能となり、電流容量の高い配線を形成することができるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１００ａ…電界効果型トランジスタ、１０１…基板、１０２…チャネル層、１０３…ゲート電極、１０４…ソース電極、１０５…ドレイン電極、１０６ａ…第１キャリア供給層、１０６ｂ…第２キャリア供給層、１０７ａ…第１障壁層、１０７ｂ…第２障壁層、１０８ａ…第１コンタクト層、１０８ｂ…第２コンタクト層、１０９ａ…第１エッチング停止層、１０９ｂ…第２エッチング停止層、１２０…開口、１２１…リセス領域、１２３…溝、１２４…絶縁層。

Claims (8)

  1. 　基板の上に形成された化合物半導体からなるチャネル層と、
    　前記チャネル層の上に形成されたゲート電極と、
    　前記ゲート電極を挟んで形成されたソース電極およびドレイン電極と
    　を備える電界効果型トランジスタから構成され、
    　前記ソース電極または前記ドレイン電極の少なくとも一方は、前記チャネル層の前記基板の側に形成されている
    　ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記ゲート電極、前記チャネル層の上側の前記ソース電極、または前記チャネル層の上側の前記ドレイン電極を共通として、前記基板の上に前記電界効果型トランジスタを２つ備えることを特徴とする半導体装置。
  3. 　請求項１または２記載の半導体装置において、
    　前記ソース電極と前記チャネル層との間に形成された第１キャリア供給層と、
    　前記ソース電極と前記チャネル層との間に形成された、化合物半導体からなる第１障壁層と、
    　前記ドレイン電極と前記チャネル層との間に形成された第２キャリア供給層と、
    　前記ドレイン電極と前記チャネル層との間に形成された、化合物半導体からなる第２障壁層と
    　を備えることを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記ソース電極、前記第１キャリア供給層、および前記第１障壁層は、前記チャネル層の前記基板の側に形成されていることを特徴とする半導体装置。
  5. 　請求項３記載の半導体装置において、
    　前記ドレイン電極、前記第２キャリア供給層、および前記第２障壁層は、前記チャネル層の前記基板の側に形成されていることを特徴とする半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記ソース電極、前記第１キャリア供給層、および前記第１障壁層は、前記チャネル層の前記基板の側に形成され、
    　前記第１キャリア供給層と前記第２キャリア供給層とは一体に形成され、
    　前記第１障壁層と前記第２障壁層とは一体に形成されている
    　ことを特徴とする半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記チャネル層と前記ゲート電極との間に形成された第３キャリア供給層をさらに備えることを特徴とする半導体装置。
  8. 　請求項３～７のいずれか１項に記載の半導体装置において、
    　前記ソース電極と前記第１障壁層との間に形成されて、化合物半導体からなる第１コンタクト層と、
    　前記ドレイン電極と前記第２障壁層との間に形成されて、化合物半導体からなる第２コンタクト層と
    　を備え、
    　前記ソース電極は、前記第１コンタクト層にオーミック接続して形成され、
    　前記ドレイン電極は、前記第２コンタクト層にオーミック接続して形成されている
    　ことを特徴とする半導体装置。
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