KR100860068B1 - 이종접합 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000001459 lithography Methods 0.000 claims abstract description 11
- 238000001465 metallisation Methods 0.000 claims abstract description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910019142 PO4 Inorganic materials 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims description 4
- 239000010452 phosphate Substances 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 229910004205 SiNX Inorganic materials 0.000 claims description 3
- 239000010953 base metal Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 150000001495 arsenic compounds Chemical class 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 150000003016 phosphoric acids Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus compound Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
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Abstract
본 발명은 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로서, 본 발명에 의한 이종접합 바이폴라 트랜지스터 제조방법은 (a) 기판 상에 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 적층하는 단계; (b) 상기 에미터캡층 상부에 형상반전 리소그라피 방법을 이용하여 역경사를 갖는 감광막을 형성한 후 금속 증착 및 리프트 오프 공정에 의해 에미터 전극을 형성하는 단계; (c) 상기 에미터 전극의 양 측면에 제 1 유전체층을 형성하는 단계; (d) 상기 에미터 전극을 마스크로 하여 상기 에미터캡층 및 상기 에미터층 식각하여 상기 베이스층을 노출시키고 메사형태의 에미터를 형성하는 단계; (e) 상기 제 1 유전체층 및 상기 메사형태의 에미터의 측면에 제 2 유전체층을 형성하는 단계; (f) 상기 에미터 전극을 마스크로 하여 노출된 상기 베이스층의 상부에 상기 에미터 전극과 자기정렬되는 베이스전극을 형성하는 단계를 포함한다.
본 발명에 따르면, 에미터의 옆면에 추가적인 유전체를 사용하여 측벽을 형성함으로써 에미터와 베이스를 분리시키고, 종래의 기술에서 메사형태의 에미터 식각시 불가분하게 발생하는 과도한 하부 식각을 방지할 수 있을 뿐만 아니라 최소의 메사형태의 에미터와 베이스 전극의 간격을 정밀하게 제어할 수 있는 이점이 있다.
이종접합 바이폴라 트랜지스터, 자기정렬, 결정이방성, 메사식각, 에미터전극, 베 이스전극, 이방성식각, 측벽
Description
도 1은 종래기술에 따른 이종접합 바이폴라 트랜지스터의 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 나타낸 공정단면도이다.
*** 도면의 주요 부분에 대한 부호 설명 ***
1, 100: 기판 2, 110: 서브 컬렉터층
3, 120: 컬렉터층 4, 130: 베이스층
5, 140: 에미터층 6, 150: 에미터캡층
7, 160: 에미터 전극 8, 180: 베이스 전극
9, 190: 컬렉터 전극
161 : 제 1 절연층 162 : 제 2 절연층
170 : 메사형태의 에미터
본 발명은 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 에미터의 측면에 측벽(sidewall)을 형성함으로써, 고주파특성이 우수한 자기정렬 소자를 구현할 수 있는 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 갈륨비소(GaAs)나 인듐인(InP) 등의 화합물반도체(compound semiconductor)를 이용한 이종접합 바이폴라 트랜지스터(HBT: Heterojunction Bipolar Transistor)는 초고속/초고주파 특성과 함께 대전류 구동능력, 신호의 선형성 및 균일한 동작전압 등의 장점을 가지고 있기 때문에 다양한 기능을 갖는 통신용 핵심소자로서 활발하게 응용되고 있다. 이러한 이종접합 바이폴라 트랜지스터를 제작함에 있어서, 메사형태의 에미터와 베이스전극의 간격과 형태는 소자의 성능에 큰 영향을 미친다. 또한, 제조 공정상 이종접합 바이폴라 트랜지스터는 자기정렬소자와 비자기 정렬소자로 구분하는데, 자기정렬소자는 공정의 편의성이 있지만 에미터와 베이스 간의 누설전류 및 단락(short)의 위험성이 있기 때문에 제조가 용이하지 않다.
도 1은 종래 기술에 따른 이종접합 바이폴라 트랜지스터의 단면도이다.
도 1을 참조하면, 종래 기술에 따른 이종접합 바이폴라 트랜지스터는 기판(1), 기판(1) 상에 형성된 서브 컬렉터층(2), 컬렉터층(3), 베이스층(4), 에미터층(5), 에미터캡층(6), 서브 컬렉터층(2) 상에 형성된 컬렉터 전극(9), 베이스층(4) 상에 형 성된 베이스 전극(8), 에미터캡층(6) 상에 형성된 에미터 전극(7)을 포함한다.
에미터층(5) 및 컬렉터층(3)은 InP으로 형성하고, 베이스층(4)으로 InGaAs 계열로 형성한다. 이때, 메사형태 에미터의 식각은 주로 습식 식각법을 이용한다. 그 이유는 에미터캡층(6) 또는 베이스층(4)으로 사용되는 InGaAs 또는 InAlAs와 같은 비소화합물(arsenide)과 에미터층(5)으로 사용되는 InP와 같은 인화합물(phosphide)이 습식 식각용액에 따라 선택적 식각(selective etching) 특성이 있기 때문이다. 즉, 인산계열의 식각용액(예를 들어, "인산(H3PO4):과산화수소(H2O2):물(H2O)"로 구성된 식각용액)은 비소화합물은 식각하지만 인화합물은 거의 식각하지 않는 반면, 염산이 포함된 식각용액(예를 들어, "염산(HCl):인산(H3PO4)"으로 구성된 식각용액)은 인화합물은 식각하지만 비소화합물은 식각하지 않는다. 이러한 습식식각에 의한 선택적 식각 특성의 이용은 건식식각(dry etching)에 비해 식각깊이 제어 등에 있어 장점이 있다.
전술한 구성을 갖는 GaAs와 같은 화합물반도체를 이용한 이종접합 바이폴라 트랜지스터(HBT)를 제조하기 위해서는, 메사형태의 에미터와 베이스 전극의 간격을 최소화하기 위하여 자기정렬방식이 사용된다. 즉, 종래의 이종접합 바이폴라 트랜지스터 제조공정에서는 에미터 전극을 형성한 후, 이를 마스크로 하여 식각공정을 이용하여 메사형태의 에미터를 형성한다. 이때, 메사형태의 에미터는 하부식각(undercut)에 의해 에미터 전극보다 작게 형성된다. 이에 따라, 메사형태의 에미터보다 바깥쪽으로 돌출된 에미터 전극의 그늘효과(shadow effect)에 의해 베이스 전극의 리프트 오프(lift-off) 공정이 가능하게 되어 메사형태의 에미터와 베이스 전극이 자기정렬 된다.
그러나, InP 계열의 이종접합 바이폴라 트랜지스터(HBT)의 경우에는 기판의 결정방향에 따라 식각면의 단면형태(profile) 즉, 순경사(positive slope) 이거나 역경사(negative slope)가 결정되는 특성이 있다. 특정한 결정방향에서는 순경사의 식각면이 나타나는 특성으로 인해, InP 계열의 이종접합 바이폴라 트랜지스터(HBT)의 에미터-베이스간 자기정렬을 위해서는 GaAs 계열에서와 같은 일반적인 자기정렬방식의 소자보다 과도한 하부식각을 필요로 하게 된다. 이에 따라, 메사형태의 에미터와 베이스 전극 간의 간격이 확대됨과 동시에 그 간격을 일정하게 유지하기 위한 재현성에 있어 공정상의 문제가 발생한다. 또한, 에미터 전극 둘레로 위치(결정방향)에 따라 그 간격이 서로 상이하게 되어 소자특성의 불안정을 초래하게 된다. 따라서 종래 기술에서는 하부 식각의 제어가 어렵고, 메사형태의 에미터와 베이스 전극간의 간격이 일정하지 않고 베이스층의 상부가 드러나 누설전류의 발생가능성이 있으며 베이스-에미터 간의 기생성분을 발생시킬 수 있는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 결정이방성 식각을 이용하고 선택적 식각특성을 갖는 식각용액을 사용하여 메사 형태의 에미터와 베이스 전극의 간격을 최소화함으로써, 메사 형태의 에미터를 형성하기 위한 추가적인 마스크의 사용 없이 자기정렬 소자를 형성하고 그 성능을 극대화할 수 있는 안정적이고 재현성 있는 이종접합 바이폴라 트랜지스터의 제조방 법을 제공하는 것이다.
전술한 목적을 달성하기 위한 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법은, (a) 기판 상에 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 적층하는 단계; (b) 상기 에미터캡층 상부에 형상반전 리소그라피 방법을 이용하여 역경사를 갖는 감광막을 형성한 후 금속 증착 및 리프트 오프 공정에 의해 에미터 전극을 형성하는 단계; (c) 상기 에미터 전극의 양 측면에 제 1 유전체층을 형성하는 단계;
(d) 상기 에미터 전극을 마스크로 하여 상기 에미터캡층 및 상기 에미터층 식각하여 상기 베이스층을 노출시키고 메사형태의 에미터를 형성하는 단계; (e) 상기 제 1 유전체층 및 상기 메사형태의 에미터의 측면에 제 2 유전체층을 형성하는 단계; (f) 상기 에미터 전극을 마스크로 하여 노출된 상기 베이스층의 상부에 상기 에미터 전극과 자기정렬되는 베이스전극을 형성하는 단계를 포함한다.
상기 에미터 전극은 형상반전 리소그라피 방법을 이용하여 역경사를 갖는 감광막을 형성한 후 금속 증착 및 리프트 오프 공정에 의해 형성한다.
상기 에미터 전극의 양측면에 제 1 유전체층을 형성하는 단계에서는, 상기 에미터층의 상부에 상기 제 1 유전체층을 전면에 증착하고 리소그라피 방법을 이용하여 상기 에미터 전극 영역을 제외한 영역을 없애고 이방성식각을 통해 에미터 옆면에 일부의 유전체가 잔존하게 한다.
상기 메사형태의 에미터가 역경사 또는 수직 단면 형상을 갖도록 상기 에미터 전극을 상기 기판의 결정방향에 대하여 특정한 방향 관계를 갖도록 배치한다.
상기 메사 형태의 에미터는 상기 베이스 전극과 일정한 간격으로 이격되도록 이방성 식각하여 형성한다.
상기 베이스층의 상부에 상기 제 2 유전체층을 전면에 증착하고 상기 제 1 유전체층, 상기 에미터층 및 상기 에미터캡층을 둘러싼 영역을 제외한 영역을 이방성 식각하여 제거한다.
상기 베이스전극을 형성하는 단계는, 상기 베이스층의 상부에 형상반전 리소그라피 방법을 이용하여 상기 에미터 전극 영역 및 상기 에미터 전극과 일정간격으로 이격되어 베이스 전극이 둘러싸여 형성되도록 정의된 베이스 전극 영역에 역경사를 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 상부에 금속 박막을 증착하되, 상기 에미터 전극을 마스크로 하여 상기 베이스층의 상부에 상기 베이스 전극이 형성되도록 증착하는 단계; 및 리프트 오프 공정을 이용하여 상기 감광막 패턴과 상기 감광막 패턴의 상부에 증착된 상기 금속 박막을 제거하는 단계를 포함한다.
본 발명에 따른 이종접합 바이폴라 트랜지스터는 기판 상에 형성된 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층; 상기 에미터 캡층 상에 형성된 에미터 전극; 상기 에미터 전극의 양측면에 형성된 제 1 유전체층; 상기 에미터캡층 및 상기 에미터층 식각하여 형성된 메사형태의 에미터; 상기 제 1 유전체층 및 상기 메사형태의 에미터의 측면에 형성된 제 2 유전체층; 상기 베이스층 상에 상기 에미터 전극과 자기정렬되도록 형성된 베이스 전극; 상기 서브 컬렉터층 상에 형성된 컬렉터 전극을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명한다.
다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2a 내지 도 2i는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 본 발명에 따른 이종접합 바이폴라 트랜지스터(10)를 제조하기 위해서는, 우선, 기판(100)을 준비하고 기판(100) 상에 서브 컬렉터층(110), 컬렉터층(120), 베이스층(130), 에미터층(140) 및 에미터캡층(150)을 형성한다. 상기 서브 컬렉터층(110), 컬렉터층(120), 베이스층(130), 에미터층(140) 및 에미터캡층(150)은 순차적으로 에피택셜(epitaxial) 성장된 에피층이다. 본 실시예에서 서브 컬렉터층(110), 베이스층(130) 및 에미터캡층(150)은 InGaAs계열의 물질로 형성하고, 에미터층(140) 및 컬렉터층(120)은 InP 계열의 물질로 형성한다.
도 2b를 참조하면, 에미터캡층(150) 상에 에미터 메탈층을 증착한 후, 에미터 메탈층을 패터닝하여 에미터 전극(160)을 형성한다. 구체적으로, 본 실시 예에서는 에미터캡층(150) 상에 형상 반전 리소그라피 기술을 이용하여 역경사를 갖는 감광막을 형성한 다음, 그 상부에 에미터 메탈층을 증착한 다음 리프트 오프 공정을 이용 하여 감광막을 제거하여 에미터 전극(160)을 형성한다.
도 2c를 참조하면, 에미터 전극(160)이 형성된 에미터캡층(150) 상에는 제 1 유전체층(161)이 형성된다. 제 1 유전체층(161)으로는 다양한 유전체를 사용할 수 있으며, 본 실시 예에서는 SiNx를 이용한다.
도 2d를 참조하면, 그 다음 단계에서는, 에미터 전극(160)을 식각 마스크로 이용하여 제 1 유전체층(161)을 이방성 식각한다. 구체적으로는, 리소그라피 방법으로 에미터캡층(150) 및 에미터 전극(160)상에 형성된 제 1 유전체층(161)을 제거한 다음, 이방성 식각 공정을 이용하여 에미터 전극(160) 측면에 형성된 제 1 유전체층(161)의 일부를 남긴다.
다음 단계에서는, 도 2e를 참조하면, 에미터캡층(150)과 에미터층(140)을 식각하여, 메사 형태의 에미터(170)를 형성한다. 본 실시 예에서 에미터캡층(150)은 InGaAs 계열의 물질로 형성되어 있으므로, "인산(H3PO4):과산화수소(H2O2):물(H2O)"로 이루어진 식각 용액을 이용하여 습식 식각한다. 에미터층(140)은 InP 계열의 물질로 형성되어 있으므로, "염산(HCl):인산(H3PO4)"으로 이루어진 식각 용액을 이용하여 습식 식각한다. 이와 같이, 에미터캡층(150) 및 에미터층(140)이 식각되면 베이스층(130)이 노출되면서 메사 형태의 에미터(170)가 형성된다. 상기 메사 형태의 에미터(170)는 베이스 전극과 일정한 간격으로 이격되도록 이방성 식각을 이용하여 형성할 수 있다. 이 때, 상기 메사 형태의 에미터(170)의 수직 방향이 InP 기판과 동일하므로, 메사 형태의 식각면은 기판(100)에 수직인 역경사면을 갖도록 형성된 다.
도 2f 및 도 2g를 참조하면, 제 2 유전체층(162)이 에미터 전극(160), 메사형태의 에미터(170) 및 베이스층(130) 상에 형성된다. 제 2 유전체층(162)이 형성된 다음, 이방성 식각 공정을 이용하여 메사 형태의 에미터(170)의 측벽과 에미터 전극(160)의 측벽부분을 제외한 나머지 부분을 제거한다. 도 2g를 참조하면, 남겨진 제 2 유전체층(162)은 에미터 전극(160) 측면에서부터 에미터의 옆면에 측벽(sidewall)을 형성한다. 제 2 유전체층(162)으로 다양한 유전체를 사용할 수 있으며, 본 실시 예에서는 SiNx를 이용한다.
다음 단계에서는, 도 2h를 참조하면, 노출된 베이스층(130)과 에미터 전극(160) 상에 베이스 메탈층을 증착한 다음, 이를 패터닝하여 베이스 전극(180)을 형성한다. 구체적으로는 베이스층(130)의 상부에 형상 반전 리소그라피 방법을 이용하여, 베이스 전극 영역에 역경사를 갖는 감광막 패턴을 형성한 후, 감광막 패턴의 상부에 상기 베이스 메탈층을 증착한 후, 리프트 오프 공정을 이용하여 감광막을 제거함으로써 베이스 전극(180)을 형성한다. 상기 베이스 전극 영역은 에미터 전극 영역 및 에미터 전극(160)과 일정 간격으로 이격되어 둘러싸고 있는 형태이다. 상기 베이스 전극(180)은 에미터 전극(160)의 측면 및 에미터 옆면에서부터 베이스층(130)까지 덮여있는 제 2 유전체층(162) 때문에 별도의 마스크를 사용하지 않고도 분리할 수 있다.
도 2i를 참조하면, 베이스 전극(180)이 형성된 다음에는, 베이스층(130)과 컬렉터층(120)을 식각한다. 베이스층(130)과 컬렉터층(120)은 에미터캡층(150)과 에미터 층(140)의 식각과 마찬가지로 습식식각 공정을 이용하며, 베이스층(130)은 “인산(H3PO4):과산화수소(H2O2):물(H2O)”로 이루어진 식각용액을 이용하고, 에미터층(140)은 "염산(HCl):인산(H3PO4)"으로 이루어진 식각용액을 이용하여 식각한다. 그 다음, 노출된 서브 컬렉터층(110) 상에 컬렉터 전극(190)을 형성한다.
전술한 이종접합 바이폴라 트랜지스터의 제조공정에서는 에미터의 측면에 제 2 유전체층을 이용하여 측벽을 형성함으로써 에미터와 베이스 전극을 분리시키는 것이 구체적으로 개시되어 있지만, 메사 형태의 베이스의 측벽을 형성함으로써 베이스와 컬렉터전극을 용이하게 분리시킬 수도 있다.
전술한 제조공정을 이용하여 이종접합 바이폴라 트랜지스터를 제조함으로써, 메사 형태의 에미터 식각면은 수직 또는 역경사의 단면형상을 가지며, 제 2 유전체층에 의해 베이스 전극과 분리되어 있다. 이와 같은 제조공정을 이용함으로써, 베이스 전극의 형성시 에미터 전극 및 메사 형태의 에미터에 대해 자기 정렬을 용이하게 할 수 있으며, 에미터 전극과 베이스 전극과의 단락 또는 에미터층과 베이스 전극에서의 누설전류의 발생이 줄어들며 과도한 하부식각이 필요하지 않다.
전술한 바와 같이, 본 발명은 InP 등과 같은 화합물반도체를 이용하여 이종접합 바이폴라 트랜지스터를 제작함에 있어, 베이스 전극의 형성 시 에미터 전극 및 메사형태의 에미터에 대해 자기정렬(self align)을 용이하게 하기 위한 방법이다.
전술한 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범 위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고, 이 또한 본 발명에 속한다.
상기한 바와 같이 본 발명에 따르면, 본 발명에 따른 이종접합 바이폴라 트랜지스터는 에미터의 옆면에 추가적인 유전체를 사용하여 측벽을 형성함으로써 에미터와 베이스를 분리시키고, 종래의 기술에서 메사형태의 에미터 식각시 불가분하게 발생하는 과도한 하부 식각을 방지할 수 있을 뿐만 아니라 최소의 메사형태의 에미터와 베이스 전극의 간격을 정밀하게 제어할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 기존의 자기정렬소자에 비해 공정의 안정성과 향상된 고주파특성을 나타낼 수 있는 이점이 있다.
Claims (10)
- (a) 기판 상에 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 적층하는 단계;(b) 상기 에미터캡층 상부에 형상반전 리소그라피 방법을 이용하여 역경사를 갖는 감광막을 형성한 후 금속 증착 및 리프트 오프 공정에 의해 에미터 전극을 형성하는 단계;(c) 상기 에미터 전극의 양 측면에 제 1 유전체층을 형성하는 단계;(d) 상기 에미터 전극을 마스크로 하여 상기 에미터캡층 및 상기 에미터층 식각하여 상기 베이스층을 노출시키고 메사형태의 에미터를 형성하는 단계;(e) 상기 제 1 유전체층 및 상기 메사형태의 에미터의 측면에 제 2 유전체층을 형성하는 단계; 및(f) 상기 에미터 전극을 마스크로 하여 노출된 상기 베이스층의 상부에 상기 에미터 전극과 자기정렬되는 베이스전극을 형성하는 단계를 포함하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 베이스층 및 상기 컬렉터 층을 식각하여 상기 서브 컬렉터층을 노출시키고 상기 서브 컬렉터층 상에 컬렉터전극을 형성하는 단계를 더 포함하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 삭제
- 제 1항에 있어서, 상기 (c)단계는상기 에미터 전극과 상기 에미터캡층 상에 상기 제 1 유전체층을 증착하는 단계;리소그라피 방법을 이용하여 상기 에미터캡층과 상기 에미터 전극 상부에 형성된 상기 제 1 유전체층을 제거하는 단계; 및상기 에미터 전극의 양 측면에 상기 제 1 유전체층을 남기기 위해 이방성 식각을 수행하는 단계를 포함하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 (d)단계에서,상기 메사 형태의 에미터는 상기 베이스 전극과 일정한 간격으로 이격되도록 이방성 식각하여 형성하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 (d)단계에서,상기 에미터캡층은 “인산:과산화수소:물”로 이루어진 식각용액으로 습식식각하고, 상기 에미터층은 “염산:인산”으로 이루어진 식각용액으로 습식식각하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 (e)단계는,상기 에미터 전극, 상기 베이스층 및 상기 메사형태의 에미터 전면에 상기 제 2 유전체층을 증착하는 단계;상기 에미터 전극 상부 및 상기 베이스층 상면에 형성된 제 2 유전체층을 제거하는 단계; 및상기 제 1 유전체층 및 상기 메사형태의 에미터 측면에 제 2 유전체층을 남기기 위해 이방성 식각을 수행하는 단계를 포함하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 (f)단계는,(f1) 상기 베이스층 상에 형상반전 리소그라피 방법을 이용하여 상기 베이스 전극 에 역경사를 갖는 감광막 패턴을 형성하는 단계;(f2) 상기 감광막 패턴 상에 베이스 메탈층을 형성하는 단계;(f3) 리프트 오프 공정을 이용하여 상기 감광막 패턴을 제거하는 단계를 포함하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제 1 및 제 2 유전체층은 SiNx를 이용하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 기판 상에 형성된 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층;상기 에미터 캡층 상에 형성된 에미터 전극;상기 에미터 전극의 양측면에 형성된 제 1 유전체층;상기 에미터캡층 및 상기 에미터층 식각하여 형성된 메사형태의 에미터;상기 제 1 유전체층 및 상기 메사형태의 에미터의 측면에 형성된 제 2 유전체층; 상기 베이스층 상에 상기 에미터 전극과 자기정렬되도록 형성된 베이스 전극;상기 서브 컬렉터층 상에 형성된 컬렉터 전극을 포함하는 이종접합 바이폴라 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060122351 | 2006-12-05 | ||
| KR20060122351 | 2006-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080052177A KR20080052177A (ko) | 2008-06-11 |
| KR100860068B1 true KR100860068B1 (ko) | 2008-09-24 |
Family
ID=39807030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070043334A KR100860068B1 (ko) | 2006-12-05 | 2007-05-04 | 이종접합 바이폴라 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100860068B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05114605A (ja) * | 1991-10-22 | 1993-05-07 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタの製造方法 |
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| JP2003007712A (ja) | 2001-06-18 | 2003-01-10 | Sharp Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
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2007
- 2007-05-04 KR KR1020070043334A patent/KR100860068B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20080052177A (ko) | 2008-06-11 |
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