KR20000014894A - 이종접합 쌍극자 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 이종접합 쌍극자 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계; 상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계; 상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계; 노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계; 상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계; 상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및 열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지며, 소자의 고속 및 고주파 특성을 향상시킬 수 있는 이종접합 쌍극자 소자의 제조 방법을 제공한다.
Description
본 발명은 이종접합 쌍극자의 제조 방법에 관한 것으로서, 초고속 특성을 구현하기 위해 소자의 크기가 축소됨에 따라 특히 최대 공진주파수에 결정적인 영향을 미치는 베이스와 컬렉터간 접합 용량(junction capacitance)을 효율적으로 저감시킬 수 있는 이종접합 쌍극자의 제조 방법에 관한 것이다.
인터넷, 온라인 게임 및 홈 뱅킹 등의 멀티미디어 통신서비스가 급속도로 발전함에 따라 다량의 정보를 고속으로 전달하기 위한 필요성이 증대되면서 이를 처리할 수 있는 통신시스템도 급속히 발전하고 있다. 이에 따라, 시스템에 실장되는 핵심 전자소자의 초고속화 및 초고주파화는 필연적이다. 이종접합 쌍극자 소자(Heterojunction Bipolar Transistor ; 이하 HBT라 칭함)는 초고속 및 초고주파 소자로서 다양한 디지털 및 아날로그 통신회로에 응용되고 있다. 최근, AlGaAs/GaAs나 InGaP/GaAs HBT의 경우에 차단주파수(fT)와 최대공진주파수(fmax)가 각 100GHz 이상, InP/InGaAs나 InAlAs/InGaAs HBT의 경우에는 200GHz 이상의 제작결과가 발표되고 있다. HBT가 FET(Field Effect Transistor)류와 같은 여타 반도체 소자와 비교하여 리소그라피 기술에 제한 받지 않고 이종접합 에피상에서 전자의 종적 제어에 기초하기 때문에 고유의 고속특성을 갖고 있다. 하지만, 이러한 장점을 극대화하기 위해서는 첫째, 전자가 베이스와 컬렉터 공핍층을 통과하는 시간을 단축하여야 하고, 둘째, 에미터, 베이스 및 컬렉터 오믹저항을 감소시켜야 하며, 셋째, 에미터-베이스 용량과 베이스-컬렉터 용량, 그리고 각종 기생요소 등을 줄일 수 있는 공정기술이 개발되어야 한다. 이를 간단히 정량화된 방법으로 fmax=(fT/8πRBCBC)1/2와 같이 표현할 수 있으며, 여기서 RB는 베이스 저항을, CBC는 베이스-컬렉터 접합용량을 나타낸다. 상기 식에서 알 수 있는 바와 같이, 베이스-컬렉터 접촉용량을 줄일수록 회로의 고속특성에 주요한 fmax를 결정적으로 개선시킬 수 있다. 외부 베이스-컬렉터 접합용량 감소를 위한 구체적인 공정 기술로서, 외부 베이스 영역의 과식각(undercutting), 외부 베이스 영역에 대한 이온 주입 소자분리(isolation) 및 외부 베이스 재성장 등이 사용되어 왔다. 이러한 종래의 HBT의 제조 방법을 도 1 내지 도 4를 통해 소개한다.
도 1 내지 도 4는 종래 HBT의 제조 방법을 설명하기 위해 도시된 단면도이다.
도 1은 종래 이종접합 쌍극자 소자의 제 1 실시예를 나타낸 단면도로서, 가장 일반적으로 사용되는 소자의 구조를 나타낸다.
반도체 기판(1)상에 완충층(10)을 성장한 후, 상기 완충층(10)상에 부컬렉터층(20), 컬렉터층(30), 베이스층(40), 에미터층(50) 및 에미터 캡층(60)을 순차적으로 적층해 가면서 성장하여 HBT 에피구조를 완성한다. 상기 HBT 에피 기판상의 선택된 영역에 에미터 전극(65)을 형성한 후, 에미터 캡층(60) 및 에미터층(50)의 선택된 영역을 메사 식각하고, 베이스층(40)상의 선택된 영역에 베이스 전극(55)을 형성한다. 베이스층(55) 및 컬렉터층(30)의 선택된 영역을 메사 식각한 후, 부컬렉터층(20)상의 선택된 영역에 컬렉터 전극(35)을 형성하고, 소자분리 메사 식각을 한다. 여기서, 컬렉터 전극(35)은 에미터 전극(65) 및 베이스 전극(55)과 각각 상이한 재질로 형성된다.
상기한 방식은 외부 기생 저항이나 용량을 개선하기 위한 기술을 전혀 사용하지 않았다.
도 2는 종래 이종접합 쌍극자 소자의 제 2 실시예를 나타낸 단면도이다.
반도체 기판(100)상에 완충층(110)을 성장한 후, 상기 완충층(110)상에 부컬렉터층(120), 선택적 식각을 위한 에피층(125; 과식각 공정시 장벽층 역할을 함), 컬렉터층(130), 베이스층(140), 에미터층(150) 및 에미터 캡층(160)을 순차적으로 적층해 가면서 성장하여 HBT 에피구조를 완성한다. 상기 HBT 에피 기판상의 선택된 영역에 에미터 전극(165)을 형성한 후, 에미터 캡층(160) 및 에미터층(150)의 선택된 영역을 메사 식각하고, 베이스층(140)상의 선택된 영역에 베이스 전극(155)을 형성한다. 베이스층(155) 및 컬렉터층(130)의 선택된 영역을 메사 식각한 후, 과식각 공정을 통해 컬렉터층(130)의 양측면을 식각하여 함몰 영역(132)을 형성한다. 에피층(125)상에 컬렉터 전극(135)을 형성한 후, 소자분리 메사 식각을 한다.
상기 과식각 공정 기술은 미국 미시간 대학 등에서 개발된 방법이다. 이 공정은 에미터층(150)과 베이스층(140)을 정의한 후 부컬렉터층(120)까지의 베이스 메사 식각시, 베이스층(140)의 컬렉터층(130)에 대한 높은 선택적 식각특성을 이용하여 컬렉터층(130)의 측면이 안쪽으로 과식각되도록 유도함으로써, 유효 베이스-컬렉터 접촉 용량이 감소하도록 도모한 방법이다. 이 방식은 공정의 재현성과 균일성에 따라 소자특성이 크게 의존하게 된다.
도 3은 종래 이종접합 쌍극자 소자의 제 3 실시예를 나타낸 단면도이다.
반도체 기판(200)상에 완충층(210)을 성장한 후, 상기 완충층(210)상에 부컬렉터층(220), 컬렉터층(230), 베이스층(240), 에미터층(250) 및 에미터 캡층(260)을 순차적으로 적층해 가면서 성장하여 HBT 에피구조를 완성한다. 상기 HBT 에피 기판상의 선택된 영역에 에미터 전극(265)을 형성한 후, 에미터 캡층(260) 및 에미터층(250)의 선택된 영역을 메사 식각한다. 상기 에미터 전극(265)을 마스크로 이용한 불순물 이온주입 공정을 통해, 베이스층(240) 및 컬렉터층(230)의 선택된 영역에 비소자 영역(232)을 형성한다. 상기 비소자 영역(232)상의 선택된 영역에 베이스 전극(255)을 형성한 후, 비소자 영역(232)의 선택된 영역을 메사 식각한다. 부컬렉터층(220)상의 선택된 컬렉터 전극(235)을 형성한 후, 소자분리 메사 식각을 한다.
상기 이온주입 소자분리(isolation) 기술은 에미터 전극(265)을 마스크층으로 하여 통상 고농도의 p형 불순물로 도핑되어 있는 외부 베이스층과 n형의 불순물로 도핑되어 있는 외부 컬렉터층에 높은 에너지의 프로톤 이온(H+), 헬륨 이온(He+) 및 붕소 이온(B+) 등을 가속시켜 전기적 채널이 파괴된 영역(232)을 정의하는 방법이다. 이러한 방법은 베이스층(240)과 컬렉터층(230)간의 유효 접합용량을 획기적으로 감소시키고자 하는 것으로서, 연구개발 측면에서 상당한 성과가 기대되지만 베이스 전극(255)을 증착하기 위해 베이스층(240) 표면의 손상을 회복시키기 위한 활성화 열처리가 필요하다. 이는 전체 에피구조의 급준한 경계면을 파괴할 수도 있기 때문에 상용 수준에 응용하기에는 위험이 수반된다.
도 4는 종래 이종접합 쌍극자 소자의 제 4 실시예를 나타낸 단면도이다.
반도체 기판(300)상에 완충층(310)을 성장한 후, 상기 완충층(310)상에 부컬렉터층(320), 컬렉터층(330), 베이스층(340), 에미터층(350) 및 에미터 캡층(360)을 순차적으로 적층해 가면서 성장하여 HBT 에피구조를 완성한다. 상기 HBT 에피 기판상의 선택된 영역에 에미터 전극(365)을 형성한 후, 에미터 캡층(360) 및 에미터층(350)의 선택된 영역을 메사 식각한다. 베이스와 컬렉터간의 접합 용량을 낮추기 위한 외부 베이스 재성장 공정을 통해, 에미터 캡층(360) 및 에미터층(350)의 양측벽에 측벽 실리콘 산화막(342)을 형성하고, 베이스층(340)상에 재성장 베이스층(345)을 형성한다. 상기 재성장 베이스층(345)상의 선택된 영역에 베이스 전극(355)을 형성한 후, 상기 재성장 베이스층(345), 베이스층(340) 및 컬렉터층(330)의 선택된 영역을 메사 식각한다. 부컬렉터층(320)상의 선택된 영역에 컬렉터 전극(335)을 형성한 후, 소자분리 메사 식각을 한다.
상기 외부 베이스 재성장의 경우에는 평탄형(planar) 재성장법과 측면(lateral) 재성장법이 있다. 재성장의 목적은 진성(intrinsic) 베이스와 별도로 도핑농도를 1020~ 1021cm-3정도만큼 높일 수 있으며, 그 두께를 두껍게 하여 베이스 저항을 낮추는 것에 있다. 평탄형(planar) 재성장법은 평탄화가 양호한 전극접촉 구조를 가지며, 재성장된 베이스층(345)이 베이스 전극(365)과 종래 베이스층(340) 사이에 위치해 양쪽의 접촉층으로서 역할을 하게 된다. 측면 재성장법은 재성장된 베이스층(342)이 외부 베이스로서 역할을 하면서 진성 베이스의 측방향 단면에 접촉을 하고 있는 구조이다. 그러나 이들 방법은 베이스 저항을 낮추는데는 유효하지만 베이스-컬렉터간의 용량을 낮추는데 상당한 효과가 있다고 할 수 없다.
따라서, 본 발명은 소자의 전기적 특성, 특히 최대공진주파수(fmax)에 중대한 영향을 미치는 베이스와 컬렉터간의 접촉 용량을 획기적으로 개선시킴으로써 소자의 고속 및 고주파 특성을 향상시킬 수 있는 이종접합 쌍극자 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 이종접합 쌍극자 소자의 제조 방법은 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계; 상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계; 상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계; 노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계; 상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계; 상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및 열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 이종접합 쌍극자 소자의 제 1 실시예를 나타낸 단면도.
도 2는 종래 이종접합 쌍극자 소자의 제 2 실시예를 나타낸 단면도.
도 3은 종래 이종접합 쌍극자 소자의 제 3 실시예를 나타낸 단면도.
도 4는 종래 이종접합 쌍극자 소자의 제 4 실시예를 나타낸 단면도.
도 5(a) 내지 도 5(l)은 본 발명의 실시예에 따른 이종접합 쌍극자 소자의 제조 방법을 설명하기 위해 도시된 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1, 100, 200, 300 및 400 : 반도체 기판(Semiconductor Substrate)
10, 110, 210, 310 및 410 : 완충층(Buffer Layer)
20, 120, 220, 320 및 420 : 부컬렉터층(Subcollector Layer)
30, 130, 230, 330 및 430 : 컬렉터층(Collector Layer)
40, 140, 240, 340 및 440 : 베이스층(Base Layer)
50, 150, 250, 350 및 450 : 에미터층(Emitter Layer)
60, 160, 260, 360 및 460 : 에미터 캡층(Emitter Cap Layer)
35, 135, 235, 335 및 435 : 컬렉터 전극(Collector Electrode)
55, 155, 255, 355 및 455 : 베이스 전극(Base Electrode)
65, 165, 265, 365 및 465 : 에미터 전극(Emitter Electrode)
125 : 선택적 식각을 위한 에피층(Epitaxial Layer for Selective Etching)
232 : 이온주입에 의한 비소자 영역(Insulating Area by Ion Implantation)
342 : 측벽 실리콘산화막(SiO2Sidewall)
345 : 재성장 베이스층(Regrown Base Layer)
471A : 폴리이미드 보호막(Polyimide Passivation Layer)
471B : 폴리이미드막(Polyimide Sidewall)
474A : 아연이 도핑된 실리콘질화막(SiN Film doped with Zn)
474B : 아연이 도핑된 P-SiN막(P-SiN Film doped with Zn)
477 : 아연확산에 의한 비소자 영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(l)은 본 발명에 따른 이종접합 쌍극자 소자의 제조 방법을 설명하기 위해 도시된 단면도이다.
도 2(a)를 참조하면, 반도체 기판(400)상에 완충층(410)을 성장한 후, 상기 완충층(410)상에 부컬렉터층(420), 컬렉터층(430), 베이스층(440), 에미터층(450) 및 에미터 캡층(460)의 순차적인 적층 및 성장으로 HBT 에피구조를 형성한다.
상기 반도체 기판(400)은 전기적으로 반절연성(semi-insulating)을 나타내는 화합물 반도체 기판이다. HBT 에피기판은 분자선 에피택시(Molecular Beam Epitaxy : MBE)나 유기금속 화학증착(Metal-Organic Chemical Vapor Deposition : MOCVD) 등 다양한 성장 방법을 통해 제작될 수 있다. 에미터층(450) 및 컬렉터층(430)은 n형 불순물을, 베이스층(440)은 p형 불순물을 도핑한 n-p-n HBT 구조를 이용한다.
도 2(b)를 참조하면, 상기 에미터 캡층(460)의 선택된 영역에 에미터 전극(465)을 형성한다. 상기 에미터 전극(465)을 마스크로 이용한 습식 메사 식각(wet chemical mesa etching)을 통해, 베이스층(440)이 노출되도록 에미터 캡층(460) 및 에미터층(450)을 순차적으로 식각한다.
이때, 에미터 전극(465)은 텅스텐(W), 텅스텐실리콘(WSi) 또는 질화텅스텐(WN) 등의 내열성 금속재료를 사용하는 것이 유리한데, 이는 아연의 컬렉터층(430)으로의 측면확산을 위해 실시되는 고온의 열처리에 견딜 수 있기 때문이다.
도 2(c)를 참조하면, 상기 식각 공정을 통해 에미터 전극(465), 에미터 캡 패턴(460) 및 에미터 패턴(450)이 형성된 전체 구조상에 1 내지 3 ㎛ 정도 두께의 폴리이미드 보호막(471A)을 도포한다.
도 2(d)를 참조하면, 상기 폴리이미드 보호막(471A)이 형성된 전체 구조상에 반응성 이온 식각(reactive ion etching : RIE) 방법을 실시하여 에미터 메사 영역 주변에 폴리이미드막(471B)을 형성한다.
상기 반응성 이온 식각 방법은 이방성(anisotropic)이 매우 큰 식각 방법으로서, 산소(O2) 플라즈마를 발생시켜 에미터 전극(465) 표면 및 기판(400) 표면의 보호막(471A)이 제거될 때 까지 식각을 실시한다.
도 2(e) 및 도 2(f)를 참조하면, 상기 폴리이미드막(471B) 양측의 베이스층(440)상의 선택된 영역에 베이스 전극(455)을 형성한다. 컬렉터층(430)의 일부분을 잔류시키기 위해, 상기 베이스 전극(455)을 마스크로 이용한 메사 식각 공정을 통해 베이스층(440) 및 컬렉터층(430)의 선택된 일부분을 순차적으로 식각한다.
상기 폴리이미드막(471B)은 내열성 금속으로 구성된 베이스 전극(455)의 증착시에 에미터층(450)에 자기정렬된 방식으로 형성이 가능하도록 할뿐만 아니라, 이후 공정에서 아연의 컬렉터층(430) 방향으로의 확산을 유도할 때 에미터층(450)이 도핑되는 것을 방지하는 이중의 역할을 하게 된다.
도 2(g)를 참조하면, 상기 컬렉터층(430)의 일부가 노출된 전체 구조상에 전자 사이클로트론 공명(ECR) 화학증착(CVD) 방법을 통해 아연이 고농도로 도핑된 SiN막(474A)을 1 내지 3 ㎛ 정도의 두께로 증착한다.
구체적으로 설명하면, 낮은 이온 에너지를 가지면서 높은 플라즈마 밀도를 유도할 수 있는 ECR-CVD 장비를 사용하여 통상적인 방법과 같이, 플라즈마 방전실인 캐버티 공진기(cavity resonator)에 질소(N2)를 주입하고, 기판이 놓이는 반응실에 SiH4를 가스 분사기를 통해 공급한다. 본 발명의 특징적인 방법으로서, 다른 분사기를 통해 아연의 소스인 디에틸아연(DEZn)을 주입한 후, 2.5 GHz의 마이크로파 전원과 875 Gauss의 자기장을 인가하게 되면, SiN막(412)의 증착시 불순물로서 아연의 함입이 가능하게 된다. 이때, 통상적으로 상온의 증착을 많이 사용하는 ECR-CVD 방식과는 달리, 본 발명에서는 기판의 온도를 200 ~ 300oC 정도로 유지하여 아연의 SiN막(474A)으로의 도핑이 활발해지도록 유도한다.
도 2(h)를 참조하면, 프레온 가스를 이용한 이방성 건식식각 방법을 통해 폴리이미드막(471B) 그리고, 베이스 전극(455), 베이스 패턴(440) 및 컬렉터 패턴(430)의 양측벽에 아연이 도핑된 P-SiN막(474B)을 형성한다.
여기서, 폴리이미드막(471B)의 양 측벽에 형성된 P-SiN막(474B)은 아연으로 도핑되었기 때문에, 후속 공정인 아연의 컬렉터층(430) 확산을 위한 열처리 공정시 에미터층(450) 방향으로 확산될 가능성을 폴리이미드막(471B)이 방지한다.
도 2(i) 및 도 2(j)를 참조하면, 역경사 형상을 갖도록 하기 위해, 메사식각 공정을 통해 잔류 컬렉터층(430) 및 부컬렉터층(420)의 선택된 일부분을 식각한다. 노출된 부컬렉터층(420)상의 선택된 영역에 컬렉터 전극(430)을 베이스층(440)에 대해 자기정렬 방식으로 증착한다.
상기 컬렉터층(430) 및 부컬렉터층(420)을 역경사 형태로 형성한 것은 컬렉터 전극(430)의 자기정렬을 도모하는 것 외에도, 이후의 열처리에 의해 아연이 부컬렉터층(420) 전체로 확산되는 것을 가능한 한 방지하기 위함이다.
도 2(k)를 참조하면, 활성화 열처리를 통해 컬렉터 전극(435)의 오믹형성과, P-SiN막(474B)을 통한 아연의 횡방향 확산으로 베이스 패턴(440), 컬렉터 패턴(430) 및 부컬렉터층(420)의 선택된 영역에 비소자 영역(477)을 형성한다.
이러한 방법은 종래 컬렉터층(430)이나 부컬렉터층(420)의 n형 불순물을 상쇄할만한 p형 불순물(아연)을 외부 베이스 영역에 주입함으로써 유효 접합용량을 상당히 감소시킬 수 있다.
도 2(l)을 참조하면, 소자간 전기적 분리를 위한 메사식각을 통해 부컬렉터층(420), 완충층(410) 및 반도체 기판(400)의 선택된 영역을 식각한다. 유전체 절연막을 상기 전체 구조상에 증착하여 에미터 전극(465), 베이스 전극(455) 및 컬렉터 전극(435)상에 금속배선 연결을 위한 접촉창을 열고 금속배선을 형성함으로써, 본 발명에 따른 초고속 화합물반도체 소자인 HBT 소자의 제작을 완성한다.
고성능의 화합물반도체 HBT를 이용한 디지털 및 아날로그 응용회로는 휴대폰을 비롯한 이동통신 분야뿐만 아니라 초고속 광대역 광통신시스템, LMDS(Local Multipoint Distribution Service)와 같은 위성통신시스템 등 다양한 정보통신 분야에 활발히 응용되고 있다. 이러한 높은 부가가치를 지닌 HBT 소자 및 회로의 제작시 주된 관심은 그 성능을 극대화하면서도 가능한 안정되고 재현성있게 하는 것이라 할 수 있다. 특히 통신 부품으로서 소자의 고속 및 고주파 특성을 신뢰성있게 구현하는 것은 매우 중요하다. 따라서, 본 발명에 의하면, HBT의 최대 공진주파수에 결정적인 영향을 미치는 에미터층과 베이스층간의 접합용량을 개선함으로써 초고속 특성을 구현하는데 기술적인 기여를 할 수 있고, 아울러 종래의 제작방법에 비해 효율적인 제작공정이 가능한 장점을 갖는다.
Claims (6)
- 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계;상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계;상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계;노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계;상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계;상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
- 제 1 항에 있어서,상기 에미터층 및 상기 컬렉터층은 n형 불순물이, 상기 베이스층은 p형 불순물이 도핑되어 형성된 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
- 제 1 항에 있어서,상기 에미터 전극은 텅스텐, 텅스텐실리콘 및 질화텅스텐 중 어느 하나로 형성된 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리이미드막은 1 내지 3 ㎛의 두께로 폴리이미드막이 도포된 후, 이방성이 큰 반응성 이온 식각 방법에 의해 형성되는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
- 제 1 항에 있어서,상기 P-SiN막은 고농도의 아연이 도핑된 1 내지 3 ㎛의 두께로 형성되는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
- 에미터, 베이스 및 컬렉터층을 구비한 이종접합 쌍극자 소자의 제조 방법에 있어서,상기 베이스 및 컬렉터층의 양측벽에 아연이 도금된 P-SiN막을 형성하는 단계; 및상기 베이스 및 컬렉터층을 감소시키기 위해, 열처리를 실시하여 상기 베이스 및 컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조 방법.
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Cited By (3)
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