KR100379614B1 - 이종접합 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 형성된 N-형의 컬렉터층과, 상기 컬렉터층의 일부 표면 상에 형성된 베이스층과, 상기 베이스층의 일부 표면 상에 순차적으로 적층된 에미터층 및 에미터 접촉층과, 상기 에미터 접촉층 상에 형성된 에미터 전극과, 상기 에미터층이 형성되지 않은 부분에 위치하는 상기 베이스층의 표면 상에 형성된 베이스 전극과, 상기 베이스층이 형성되지 않은 부분에 위치하는 상기 컬렉터층의 표면 상에 형성된 컬렉터 전극을 구비하는 것을 특징으로 한다. 본 발명에 의하면, 베이스층과 컬렉터 전극간의 거리를 컬렉터층의 두께와는 상관없이 증가시킬 수 있기 때문에, 소자의 단차를 증가시킴이 없이 항복전압을 증가시킬 수 있다. 항복전압이 이렇게 증가하게 되면 종래보다 컬렉터층의 도핑농도를 더 높일 수 있으므로 커크(Kirk) 현상도 감소시킬 수 있다.

Description

이종접합 바이폴라 트랜지스터 및 그 제조방법 {Heterojunction bipolar transistor and method for fabricating the same}
본 발명은 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 소자의 단차가 크지 않으면서 높은 동작전압에서도 사용가능한 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor, HBT) 및 그 제조방법에 관한 것이다.
이종접합 바이폴라 트랜지스터는 여타의 반도체 소자보다 고속 및 고주파 특성이 우수하며, 대전류 구동능력을 지니고 있을 뿐 아니라, 소자의 파괴 전압이 높아, 각종 통신용 전자소자로서 각광을 받고 있다.
이종접합 바이폴라 트랜지스터를 통신 시스템의 RF 송신단 등에 전력소자로써 사용하려면 이종접합 바이폴라 트랜지스터가 큰 전력을 내야 한다. 이 경우 이종접합 바이폴라 트랜지스터의 높은 동작전압이 요구된다. 그러나, 통상의 이종접합 바이폴라 트랜지스터는 메사(Mesa) 구조를 가지기 때문에 높은 동작전압을 갖도록 하기가 매우 어렵다.
도 1은 종래의 메사형 이종접합 바이폴라 트랜지스터를 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에는 N+형의 서브컬렉터층(22)이 형성되며, N형의 컬렉터층(20)은 서브컬렉터층(22)의 일부 표면 상에 형성된다. 컬렉터 전극(25)은 컬렉터층(20)이 형성되지 않은 부분에 위치하는 서브컬렉터층(22)의 표면에 형성된다.
컬렉터층(20) 상에는 컬렉터층(20)보다 상대적으로 얇은 두께를 가지는 P+형의 베이스층(30)이 형성되며, 베이스층(30)의 일부 표면에 N형의 에미터층(40) 및 N+에미터 접촉층(42)이 순차적으로 적층되어 형성된다. 베이스 전극(35)은 에미터층(40)이 형성되지 않은 부분에 위치하는 베이스층(30)의 표면에 형성되고, 에미터 전극(45)은 에미터 접촉층(42)의 표면에 형성된다.
바이폴라 트랜지스터의 최대 동작가능전압은 컬렉터층의 두께(Lc)에 의해 결정된다. 즉, 바이폴라 트랜지스터의 항복현상(Breakdown phenomena)이 일어나는 시점은 컬렉터층(20)에 걸리는 전장의 세기(electric filed intensity)에 의해 결정되고 이 전장의 세기는 컬렉터층(20)에 걸린 전압을 컬렉터층의 두께(Lc)로 나눈 값이다.
따라서, 컬렉터층의 두께((Lc)에 의해 바이폴라 트랜지스터의 최대 동작가능전압이 결정되게 된다. 그러나, 컬렉터층(20)은 감광막(Photoresistor)을 이용하여 메사식각함으로써 형성하는데, 감광막을 이용하는 방법으로는 컬렉터층(20)을 2㎛ 이상 두껍게 형성하기가 매우 어려워 문제이다.
상술한 종래의 이종접합형 바이폴라 트랜지스터에 의하면, 높은 동작전압에서 작동할 수 있는 이종접합형 바이폴라 트랜지스터를 구현하기 위해서는 컬렉터층(20)을 보다 더 두껍게 형성시켜야 한다. 그러나, 이는 감광막을 이용하는 메사식각 방식으로는 해결하기 어려운 문제이다. 설사 컬렉터층(20)을 두껍게 형성시킬 수 있다고 할지라도 단차가 너무 크게 되어 후속공정의 신뢰도를 크게 떨어뜨리게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 소자의 단차가 크지 않으면서 높은 동작전압에서도 사용가능할 뿐만 아니라 더욱 우수한 고주파 특성을 가지는 이종접합 바이폴라 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 기술적 과제를 달성하는 데 적합한 이종접합 바이폴라 트랜지스터 제조방법을 제공하는 데 있다.
도 1은 종래의 메사형 이종접합 바이폴라 트랜지스터를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 이종접합 바이폴라 트랜지스터를 설명하기 위한 단면도; 및
도 3a 내지 도 3i는 도 2에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 예에 따른 이종접합 바이폴라 트랜지스터는 반도체 기판 상에 형성된 N-형의 컬렉터층과, 상기 컬렉터층의 일부 표면 상에 형성된 베이스층과, 상기 베이스층의 일부 표면 상에 순차적으로 적층된 에미터층 및 에미터 접촉층과, 상기 에미터 접촉층 상에 형성된 에미터 전극과, 상기 에미터층이 형성되지 않은 부분에 위치하는 상기 베이스층의 표면 상에 형성된 베이스 전극과, 상기 베이스층이 형성되지 않은 부분에 위치하는 상기 컬렉터층의 표면 상에 형성된 컬렉터 전극을 구비하는 것을 특징으로 한다.
여기서, 상기 컬렉터 전극과 상기 베이스층 사이에 위치하는 상기 컬렉터층의 표면에 형성된 오목홈을 더 구비하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 예에 따른 이종접합 바이폴라 트랜지스터 제조방법은 반도체 기판 상에 N-형의 제1 반도체층, P+형의 제2 반도체층, N-형의 제3 반도체층, 및 N+형의 제4 반도체층을 순차적으로 형성하는 단계와; 상기 제4 반도체층 상에 제1 금속층을 증착한 후에 상기 제3 반도체층이 노출되도록 상기 제1 금속층과 상기 제4 반도체층을 순차적으로 식각하여 에미터 전극과 에미터 접촉층을 형성하는 단계와; 상기 에미터 접촉층 근처에 위치하는 상기 제3 반도체층을 상기 제2 반도체층이 노출될 때까지 식각하는 단계와; 상기 노출된 제2 반도체층 상에 베이스 전극을 형성하는 단계와; 상기 제1 반도체층이 노출되도록 상기 베이스 전극의 바깥측에 위치하는 상기 제3 반도체층 및 제2 반도체층을 식각하여 에미터층 및 베이스층을 형성하는 단계와; 상기 노출된 제1 반도체층 상에 컬렉터 전극을 형성하는 단계와; 상기 기판이 노출되도록 상기 컬렉터 전극의 바깥측에 위치하는 상기 제1 반도체층을 식각하여 컬렉터층을 형성하는 단계와; 상기 컬렉터 전극과 상기 베이스층 사이에 위치하는 컬렉터층을 식각하여 오목홈을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 이종접합 바이폴라 트랜지스터를 설명하기 위한 단면도이다. 도 2를 참조하면, N-형의 컬렉터층(120)은 GaAs로 이루어진 반절연성 기판(semi- insulating substrate, 110)의 일부 표면 상에 형성되며, P+형의 베이스층(130)은 컬렉터층(120)의 가운데 표면 상에 형성된다. 컬렉터 전극(125)은 베이스층(130)이 형성되지 않은 부분에 위치하는 컬렉터층(120)의 자장자리 표면 상에 형성된다.
에미터층(140) 및 에미터 접촉층(145)은 베이스층(130)의 가운데 표면 상에 순차적으로 적층되어 형성된다. 에미터 전극(145)은 에미터 접촉층(142) 상에 형성되며, 베이스 전극(135)은 에미터층(140)이 형성되지 않은 부분에 위치하는 베이스층(130)의 가장자리 표면 상에 형성된다.
베이스층(130)과 컬렉터 전극(125) 사이에 위치하는 컬렉터층(120)의 표면에는 오목홈(A)이 형성된다. 오목홈(A)의 깊이에 따라 전류의 패스(path)가 결정되므로 베이스-컬렉터 사이의 항복전압은 오목홈(A)의 깊이에 따라 변하게 된다. 오목홈(A)의 깊이가 깊을수록 베이스층(130)에서 컬렉터 전극(125)으로 흐르는 전류의 패스(path)가 늘어나기 때문에 항복전압이 증가하게 된다.
본 발명에 따른 이종접합 바이폴라 트랜지스터에 의하면, 베이스층(140)과 컬렉터 전극(125)간의 거리(Lc,effective)를 컬렉터층(120)의 두께와는 상관없이 증가시킬 수 있기 때문에, 소자의 단차를 증가시킴이 없이 항복전압을 증가시킬 수 있다. 이러한 현상은 오목홈(A)에 의해서 더 극대화된다. 항복전압이 이렇게 증가하게 되면 종래보다 컬렉터층(120)의 도핑농도를 더 높일 수 있으므로 커크(Kirk) 현상도 감소시킬 수 있다.
본 발명의 경우는 베이스-컬렉터 전류가 주로 횡방향으로 흐르게 되므로 공핍층(depletion region)이 종방향으로만 변하는 종래의 경우와 달리 공핍층이 횡방향으로도 변하게 된다. 따라서, 종래와 동일한 조건에서 베이스-컬렉터간에 역방향 전압(reverse bias voltage)을 인가하더라도 실질적으로 항복현상에 관여하는 전압의 벡터성분의 기여도가 줄어들게 되어 항복전압이 종래보다 더욱 증가하게 된다.
한편, 전류이득 차단주파수를 ft, 베이스 직렬저항을 Rb, 베이스-컬렉터간 공핍층 정전용량을 Cbc라 할 때 트랜지스터의 고속특성을 나타내는 최대발진가능주파수 fmax는 아래의 수학식 1로 나타내어진다.
여기서, ft는 트랜지스터의 에미터에서 컬렉터까지 흐르는 캐리어(carrier)의 주행시간에 반비례하므로, 에미터-베이스-컬렉터의 수직 에피(epitaxy) 구조에 관계된다. 그리고, Cbc는 DC 바이어스 조건에서 AC신호가 인가될 때 공핍층의 면적 변화량을 나타낸다.
fmax를 크게 하기 위해서는 ft를 크게 하고, Rb및 Cbc라를 작게 해야 하는데, 이 중에서 트랜지스터의 고주파 동작에 가장 큰 영향을 미치는 것은 Cbc이다. 본 발명의 경우는 베이스-컬렉터 간에 역방향 전압이 걸릴 때 공핍층이 기판(110)에 다다르면 종방향으로의 공핍층의 확장은 멈추고 횡방향으로만 공핍층의 면적 변화가 일어나기 때문에 종래보다 공핍층의 면적 변화가 줄어들게 된다. 따라서 종래보다 최대발진가능주파수가 크게 되어 고주파 특성이 향상된다.
도 3a 내지 도 3i는 도 2에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3a는 N-형의 제1 반도체층(120'), P+형의 제2 반도체층(130'), N-형의 제3 반도체층(140'), 및 N+형의 제4 반도체층(142')을 형성하는 단계를 설명하기 위한 단면도로서, GaAs로 이루어진 반절연성 기판(110) 상에 상기 층들을 순차적으로 적층하여 이종접합 바이폴라 트랜지스터를 형성하기 위한 에피텍셜(epitaxial) 적층구조를 형성한다.
도 3b는 에미터 접촉층(142) 및 에미터 전극(145)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 제4 반도체층(142') 상에 제1 금속층을 증착한 후에, 제3 반도체(140')이 노출되도록 제1 금속층과 제4 반도체층(142')을 순차적으로 식각하여 에미터 전극(145)과 에미터 접촉층(142)을 형성한다.
도 3c는 제3 반도체층 패턴(140")을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 에미터 접촉층(142)이 형성된 결과물 상에 에미터 접촉층(142)의 근처에 있는 제3 반도체층(140')을 노출시키는 제1 감광막 패턴(11)을 형성한다. 다음에, 제1 감광막 패턴(11)을 식각 마스크로 하여 제2 반도체층(130')이 노출되도록 제3 반도체층(140')을 식각하여 제3 반도체층 패턴(140")을 형성한다
도 3d는 베이스 전극(135)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제3 반도체층 패턴(140")이 형성된 결과물 전면에 제2 금속층을 증착한다. 이 때, 노출된 제2 반도체층(130') 상에도 재2 금속층이 증착되게 된다. 다음에, 제1 감광막 패턴(11)을 제거하면 제2 반도체층(130') 상에만 베이스 전극(135)이 형성된다.
도 3e는 베이스층(130) 및 에미터층(140)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 에미터 전극(145) 및 베이스 전극(135)을 포함하는 상부에 제2 감광막 패턴(12)을 형성한다. 다음에, 제2 감광막 패턴(12)을 식각 마스크로 하여 제1 반도체층(120')이 노출되도록 베이스 전극(135)의 바깥쪽에 위치하는 제3 반도체층 패턴(140")과 제2 반도체층(130')을 식각하여 에미터층(140)과 베이스층(130)을 형성한다.
도 3f는 컬렉터 전극(125)을 형성하는 단계를 설명하기 위한 단면도로서, 제2 감광막 패턴(12)을 제거한 후에 제1 반도체층(120') 상에 컬렉터 전극(125)을 형성한다.
도 3g는 컬렉터층(120)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 에미터 전극(145), 베이스 전극(135), 및 컬렉터 전극(125)을 포함하는 상부에 제3 감광막 패턴(13)을 형성한 후에, 제3 감광막 패턴(13)을 식각 마스크로 하여 기판(110)이 노출될 때까지 컬렉터 전극(135)의 바깥쪽에 위치하는 제1 반도체층(120')을 식각하여 컬렉터층(120)을 형성한다.
도 3h는 오목홈(A)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제3 감광막 패턴(13)을 제거한 다음에 컬렉터 전극(125)과 베이스층(130) 사이에 위치하는 컬렉터층(120)을 노출시키는 제4 감광막 패턴(14)을 형성한다. 이어서, 제4 감광막 패턴(14)을 식각 마스크로 하여 컬렉터층(120)을 소정 깊이만큼 식각하여 오목홈(A)을 형성한다. 다음에, 도 3i에 도시된 바와 같이 제4 감광막 패턴(14)을 제거함으로써 도 2의 이종접합 바이폴라 트랜지스터를 완성한다.
상술한 바와 같은 본 발명에 따른 이종접합 바이폴라 트랜지스터 및 그 제조방법에 의하면, 트랜지스터의 항복전압이 종래보다 더 크기 때문에 전력소자에 응용하기에 적합하며, 이러한 항복전압의 증가가 소자의 단차 증가를 유발시키기 않기 때문에 특히 효과적이다.
또한, 항복전압이 크기 때문에 컬렉터의 도핑농도를 높일 수 있어 커크 현상도 감소시킬 수 있으며, 종래보다 최대발진가능주파수가 증가되어 고주파 특성도 향상된다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (3)

  1. 반도체 기판 상에 형성된 N-형의 컬렉터층;
    상기 컬렉터층의 일부 표면 상에 형성된 베이스층;
    상기 베이스층의 일부 표면 상에 순차적으로 적층된 에미터층 및 에미터 접촉층;
    상기 에미터 접촉층 상에 형성된 에미터 전극;
    상기 에미터층이 형성되지 않은 부분에 위치하는 상기 베이스층의 표면 상에 형성된 베이스 전극; 및
    상기 베이스층이 형성되지 않은 부분에 위치하는 상기 컬렉터층의 표면 상에 형성된 컬렉터 전극을 구비하는 것을 특징으로 하는 이종접합형 바이폴라 트랜지스터.
  2. 제1 항에 있어서, 상기 컬렉터 전극과 상기 베이스층 사이에 위치하는 상기 컬렉터층의 표면에 형성된 오목홈을 더 구비하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터.
  3. 반도체 기판 상에 N-형의 제1 반도체층, P+형의 제2 반도체층, N-형의 제3 반도체층, 및 N+형의 제4 반도체층을 순차적으로 형성하는 단계;
    상기 제4 반도체층 상에 제1 금속층을 증착한 후에 상기 제3 반도체층이 노출되도록 상기 제1 금속층과 상기 제4 반도체층을 순차적으로 식각하여 에미터 전극과 에미터 접촉층을 형성하는 단계;
    상기 에미터 접촉층 근처에 위치하는 상기 제3 반도체층을 상기 제2 반도체층이 노출될 때까지 식각하는 단계;
    상기 노출된 제2 반도체층 상에 베이스 전극을 형성하는 단계;
    상기 제1 반도체층이 노출되도록 상기 베이스 전극의 바깥측에 위치하는 상기 제3 반도체층 및 제2 반도체층을 식각하여 에미터층 및 베이스층을 형성하는 단계;
    상기 노출된 제1 반도체층 상에 컬렉터 전극을 형성하는 단계;
    상기 기판이 노출되도록 상기 컬렉터 전극의 바깥측에 위치하는 상기 제1 반도체층을 식각하여 컬렉터층을 형성하는 단계; 및
    상기 컬렉터 전극과 상기 베이스층 사이에 위치하는 컬렉터층을 식각하여 오목홈을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
KR10-2000-0038250A 2000-07-05 2000-07-05 이종접합 바이폴라 트랜지스터 및 그 제조방법 KR100379614B1 (ko)

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