DE112020006253T5 - Halbleitervorrichtung und verfahren zu deren herstellung und elektronische vorrichtung - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung und elektronische vorrichtung Download PDF

Info

Publication number
DE112020006253T5
DE112020006253T5 DE112020006253.8T DE112020006253T DE112020006253T5 DE 112020006253 T5 DE112020006253 T5 DE 112020006253T5 DE 112020006253 T DE112020006253 T DE 112020006253T DE 112020006253 T5 DE112020006253 T5 DE 112020006253T5
Authority
DE
Germany
Prior art keywords
insulating film
opening
field effect
effect transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112020006253.8T
Other languages
English (en)
Inventor
Katsuhiko Takeuchi
Keita Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of DE112020006253T5 publication Critical patent/DE112020006253T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Der Durchlasswiderstand jedes der Feldeffekttransistoren mit unterschiedlichen planaren Größen wird reduziert. Eine Halbleitervorrichtung umfasst erste und zweite Feldeffekttransistoren, die auf einem Halbleitersubstrat untergebracht sind, und eine auf einer Hauptoberfläche des Halbleitersubstrats vorgesehene Isolierschicht. Hier enthält jeder der ersten und zweiten Feldeffekttransistoren ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind, einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und eine Gate-Elektrode, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist. Die Breite des Hohlraumteils des zweiten Feldeffekttransistors unterscheidet sich hier von der Breite des Hohlraumteils des ersten Feldeffekttransistors.

Description

  • [TECHNISCHES GEBIET]
  • Die vorliegende Technologie (Technologie gemäß der vorliegenden Offenbarung) bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung und speziell auf eine Halbleitervorrichtung, die einen Feldeffekttransistor enthält, und ein Verfahren zu deren Herstellung und eine Technologie, die effektiv ist, wenn sie auf eine elektronische Vorrichtung angewendet wird.
  • [HINTERGRUNDTECHNIK]
  • Als Halbleitervorrichtung wurde eine Halbleitervorrichtung in den Mittelpunkt gestellt, in der ein Feldeffekttransistor auf einem Verbindungshalbleitersubstrat untergebracht ist. PTL 1 und 2 offenbaren einen Feldeffekttransistor, in dem ein Hohlraumteil als ein Gebiet mit niedriger Dielektrizitätskonstante in einer Isolierschicht auf beiden Seiten einer Gate-Elektrode in Richtung der Gate-Länge zwischen einem Paar von Hauptelektroden vorgesehen ist, die als eine Source-Elektrode und eine Drain-Elektrode fungieren. Gemäß diesem Feldeffekttransistor ist es, da es möglich ist, eine zwischen der Gate-Elektrode und einer Hauptelektrode (Source-Elektrode) hinzugefügte parasitäre Kapazität (Cgs) und eine zwischen der Gate-Elektrode und der anderen Hauptelektrode (Drain-Elektrode) hinzugefügte parasitäre Kapazität (Cgd) zu reduzieren, möglich, den Durchlasswiderstand des Feldeffekttransistors zu reduzieren.
  • [ZITATLISTE]
  • [PATENTLITERATUR]
    • [PTL 1] JP H09-027505 A
    • [PTL 2] JP H11-354542 A
  • [ZUSAMMENFASSUNG]
  • [TECHNISCHES PROBLEM]
  • Im Übrigen haben in einer Vorrichtung für drahtlose Kommunikation in einem Mobilkommunikationssystem oder dergleichen ein einen Hochfrequenzschalter bildender erster Feldeffekttransistor und ein einen Hochfrequenz-Leistungsverstärker bildender zweiter Feldeffekttransistor unterschiedliche planare Größen, und der zweite Feldeffekttransistor weist eine größere planare Größe auf. Konkret sind die Länge zwischen den Hauptelektroden des zweiten Feldeffekttransistors und die Länge der Gate-Elektrode in der Richtung der Gate-Breite länger. Dies verhält sich so, da in dem einen Hochfrequenzschalter bildenden ersten Feldeffekttransistor ein niedriger Einschalt- bzw. Durchlasswiderstand durch Verkürzen des Trennungsabstands zwischen dem Paar Hauptelektroden erforderlich ist und in dem einen Hochfrequenz-Leistungsverstärker bildenden zweiten Feldeffekttransistor eine hohe Vorrichtungsstehspannung erforderlich ist, die durch Vergrößern des Trennungsabstands zwischen dem Paar Hauptelektroden erhalten wird. Es ist erwünscht, solche Feldeffekttransistoren mit unterschiedlichen planaren Größen zusammen auf demselben Halbleitersubstrat zu montieren und die Größe der Vorrichtung für drahtlose Kommunikation zu reduzieren.
  • Jedoch wurde kein Prozess zum gemeinsamen Montieren von Feldeffekttransistoren mit einem Hohlraumteil und mit unterschiedlichen planaren Größen erreicht, und es war schwierig, den Durchlasswiderstand von jedem der Feldeffekttransistoren mit unterschiedlichen planaren Größen zu reduzieren.
  • Eine Aufgabe der vorliegenden Technologie besteht darin, eine Halbleitervorrichtung, die einen Durchlasswiderstand von jedem der Feldeffekttransistoren mit unterschiedlichen planaren Größen reduzieren kann, ein Verfahren zu deren Herstellung und eine die Halbleitervorrichtung enthaltende elektronische Vorrichtung bereitzustellen.
  • [LÖSUNG FÜR DAS PROBLEM]
  • Eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Technologie umfasst:
    • einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, die auf einem Halbleitersubstrat untergebracht sind, und eine Isolierschicht, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist,
    • wobei sowohl der erste Feldeffekttransistor als auch der zweite Feldeffekttransistor
    • ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind,
    • einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und
    • eine Gate-Elektrode enthalten, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist, und
    • wobei sich die Breite des Hohlraumteils des zweiten Feldeffekttransistors von der Breite des Hohlraumteils des ersten Feldeffekttransistors unterschiedet.
  • Eine elektronische Vorrichtung gemäß einem anderen Aspekt der vorliegenden Technologie enthält die obige Halbleitervorrichtung.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch einem anderen Aspekt der vorliegenden Technologie umfasst:
    • ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet auf einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen;
    • ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet;
    • ein Ausbilden eines ersten Hohlraums, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als die zweite Öffnung ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird; und
    • ein Erweitern der Breite des zweiten Hohlraumteils, indem der erste Isolierfilm durch die zweite Öffnung selektiv geätzt wird.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch einem anderen Aspekt der vorliegenden Technologie umfasst:
    • ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen;
    • ein Ausbilden eines Paars erste Ätzstopperteile auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem ersten aktiven Gebiet in einer Breitenrichtung und ein Ausbilden eines Paars zweite Ätzstopperteile, die auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem zweiten aktiven Gebiet in der Breitenrichtung vorgesehen sind und zwischen denen ein Trennungsabstand länger als ein Trennungsabstand zwischen dem Paar erste Ätzstopperteile ist;
    • ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet;
    • ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als der erste Hohlraumteil ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird.
  • Figurenliste
    • [1] 1 ist ein Diagramm eines Chip-Layouts, das ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Technologie darstellt.
    • [2] 2 ist eine Draufsicht, die ein Konfigurationsbeispiel eines auf dem Halbleiterchip in 1 untergebrachten ersten Transistors schematisch darstellt.
    • [3] 3 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel einer Querschnittsstruktur entlang der Schnittlinie II-II in 1 schematisch darstellt.
    • [4] 4 ist eine Draufsicht, die ein Konfigurationsbeispiel eines auf dem Halbleiterchip in 1 untergebrachten zweiten Transistors schematisch darstellt.
    • [5] 5 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel einer Querschnittsstruktur entlang der Schnittlinie III-III in 4 schematisch darstellt.
    • [6] 6 ist eine Querschnittsansicht, die einen Zustand schematisch darstellt, in dem der erste Transistor in 3 und der zweite Transistor in 5 auf demselben Halbleitersubstrat untergebracht sind.
    • [7A] 7A ist eine Prozessquerschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie.
    • [7B] 7B ist eine Prozessquerschnittsansicht des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie.
    • [8A] 8A ist eine Prozessquerschnittsansicht, die 7A fortführt.
    • [8B] 8B ist eine Prozessquerschnittsansicht, die 7B fortführt.
    • [9A] 9A ist eine Prozessquerschnittsansicht, die 8A fortführt.
    • [9B] 9B ist eine Prozessquerschnittsansicht, die 8B fortführt.
    • [10A] 10A ist eine Prozessquerschnittsansicht, die 9A fortführt.
    • [10B] 10B ist eine Prozessquerschnittsansicht, die 9B fortführt.
    • [11A] 11A ist eine Prozessquerschnittsansicht, die 10A fortführt.
    • [11B] 11B ist eine Prozessquerschnittsansicht, die 10B fortführt.
    • [12A] 12A ist eine Prozessquerschnittsansicht, die 11A fortführt.
    • [12B] 12B ist eine Prozessquerschnittsansicht, die 11B fortführt.
    • [13A] 13A ist eine Prozessquerschnittsansicht, die 12A fortführt.
    • [13B] 13B ist eine Prozessquerschnittsansicht, die 12B fortführt.
    • [14A] 14A ist eine Prozessquerschnittsansicht, die 13A fortführt.
    • [14B] 14B ist eine Prozessquerschnittsansicht, die 13B fortführt.
    • [15A] 15A ist eine Prozessquerschnittsansicht, die 14A fortführt.
    • [15B] 15B ist eine Prozessquerschnittsansicht, die 14B fortführt.
    • [16A] 16A ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines ersten Transistors schematisch darstellt, der auf einem Halbleiterchip in einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [16B] 16B ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines zweiten Transistors schematisch darstellt, der auf einem Halbleiterchip in der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [17A] 17A ist eine Prozessquerschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Technologie.
    • [17B] 17B ist eine Prozessquerschnittsansicht des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Technologie.
    • [18A] 18A ist eine Prozessquerschnittsansicht, die 17A fortführt.
    • [18B] 18B ist eine Prozessquerschnittsansicht, die 17B fortführt.
    • [19A] 19A ist eine Prozessquerschnittsansicht, die 18A fortführt.
    • [19B] 19B ist eine Prozessquerschnittsansicht, die 18B fortführt.
    • [20A] 20A ist eine Prozessquerschnittsansicht, die 19A fortführt.
    • [20B] 20B ist eine Prozessquerschnittsansicht, die 19B fortführt.
    • [21A] 21A ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines ersten Transistors schematisch darstellt, der auf einem Leistungsschalterteil einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [21B] 21B ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines zweiten Transistors schematisch darstellt, der auf einem Leistungsverstärkerteil für eine Verstärkung die Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [22A] 22A ist eine Prozessquerschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Technologie.
    • [22B] 22B ist eine Prozessquerschnittsansicht des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Technologie.
    • [23A] 23A ist eine Prozessquerschnittsansicht, die 22A fortführt.
    • [23B] 23B ist eine Prozessquerschnittsansicht, die 22B fortführt.
    • [24A] 24A ist eine Prozessquerschnittsansicht, die 23A fortführt.
    • [24B] 24B ist eine Prozessquerschnittsansicht, die 23B fortführt.
    • [25A] 25A ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines ersten Transistors schematisch darstellt, der auf einem Leistungsschalterteil einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [25B] 25B ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines zweiten Transistors schematisch darstellt, der auf einem Leistungsverstärkerteil zur Verstärkung der Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [26A] 26A ist eine Prozessquerschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie.
    • [26B] 26B ist eine Prozessquerschnittsansicht des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie.
    • [27A] 27A ist eine Prozessquerschnittsansicht, die 26A fortführt.
    • [27B] 27B ist eine Prozessquerschnittsansicht, die 26B fortführt.
    • [28A] 28A ist eine Prozessquerschnittsansicht, die 27A fortführt.
    • [28B] 28B ist eine Prozessquerschnittsansicht, die 27B fortführt.
    • [29A] 29A ist eine Prozessquerschnittsansicht, die 28A fortführt.
    • [29B] 29B ist eine Prozessquerschnittsansicht, die 28B fortführt.
    • [30A] 30A ist eine Prozessquerschnittsansicht, die 29A fortführt.
    • [30B] 30B ist eine Prozessquerschnittsansicht, die 29B fortführt.
    • [31A] 31A ist eine Prozessquerschnittsansicht, die 30A fortführt.
    • [31B] 31B ist eine Prozessquerschnittsansicht, die 30B fortführt.
    • [32A] 32A ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines ersten Transistors schematisch darstellt, der auf einem Leistungsschalterteil einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [32B] 32B ist eine Querschnittsansicht, die ein Konfigurationsbeispiel eines zweiten Transistors schematisch darstellt, der auf einem Leistungsverstärkerteil zur Verstärkung der Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Technologie untergebracht ist.
    • [33A] 33A ist eine Prozessquerschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Technologie.
    • [33B] 33B ist eine Prozessquerschnittsansicht des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Technologie.
    • [34A] 34A ist eine Prozessquerschnittsansicht, die 33A fortführt.
    • [34B] 34B ist eine Prozessquerschnittsansicht, die 33B fortführt.
    • [35A] 35A ist eine Prozessquerschnittsansicht, die 34A fortführt.
    • [35B] 35B ist eine Prozessquerschnittsansicht, die 34B fortführt.
    • [36A] 36A ist eine Prozessquerschnittsansicht, die 35A fortführt.
    • [36B] 36B ist eine Prozessquerschnittsansicht, die 35B fortführt.
    • [37A] 37A ist eine Prozessquerschnittsansicht, die 36A fortführt.
    • [37B] 37B ist eine Prozessquerschnittsansicht, die 36B fortführt.
    • [38] 38 ist ein Blockdiagramm, das ein Beispiel einer Konfiguration einer Vorrichtung für drahtlose Kommunikation darstellt, für die die Halbleitervorrichtung der vorliegenden Technologie verwendet wird.
  • [BESCHREIBUNG VON AUSFÜHRUNGSFORMEN]
  • Mit Verweis auf die Zeichnungen werden im Folgenden Ausführungsform der vorliegenden Technologie beschrieben.
  • In allen Zeichnungen zum Beschreiben von Ausführungsformen der vorliegenden Technologie sind hier jene mit der gleichen Funktion mit den gleichen Bezugsziffern bezeichnet und wird deren wiederholte Beschreibung weggelassen.
  • Außerdem sind die Zeichnungen schematisch und können sich von tatsächlichen Komponenten unterscheiden. Außerdem stellen die folgenden Ausführungsformen Vorrichtungen und Verfahren zum Verkörpern der technischen Gedanken der vorliegenden Technologie beispielhaft dar, und die Konfigurationen sind nicht auf jene beschränkt, die unten beschrieben sind. Das heißt, die technischen Gedanken der vorliegenden Technologie können innerhalb des in den Ansprüchen beschriebenen technischen Umfangs verschieden modifiziert werden.
  • (Erste Ausführungsform)
  • In der ersten Ausführungsform wird ein Beispiel beschrieben, bei dem die vorliegende Technologie auf eine Halbleitervorrichtung angewendet wird, in der als Feldeffekttransistoren mit unterschiedlichen Trennungsabständen zwischen einer Source-Elektrode und einer Drain-Elektrode ein in einem Hochfrequenzschalter verwendeter erster Feldeffekttransistor und ein in einem Hochfrequenz-Leistungsverstärker verwendeter zweiter Feldeffekttransistor zusammen auf demselben Halbleitersubstrat untergebracht sind.
  • <Konfiguration einer Halbleitervorrichtung>
  • Wie in 1 dargestellt ist, besteht eine Halbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Technologie vorwiegend aus einem Halbleiterchip 2, der in Draufsicht betrachtet eine rechteckige zweidimensionale planare Form hat. Der Halbleiterchip 2 enthält einen Hochfrequenz-Leistungsverstärkerteil PA, einen rauscharmen Hochfrequenz-Verstärkerteil LNA, einen Hochfrequenz-Filterteil BPF und einen Hochfrequenz-Schalterteil SW. Im Hochfrequenz-Schalterteil SW ist als ein einen Hochfrequenzschalter bildendes Element ein in 2, 3 und 6 dargestellter erster Feldeffekttransistor Q1 untergebracht. Im Hochfrequenz-Leistungsverstärkerteil PA ist als ein einen Hochfrequenz-Leistungsverstärker bildendes Element ein in 4, 5 und 6 dargestellter zweiter Feldeffekttransistor Q2 untergebracht.
  • Der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q2 weisen unterschiedliche planare Größen auf, und die planare Größe des zweiten Feldeffekttransistors Q2 ist größer als die planare Größe des ersten Feldeffekttransistors Q1. Konkret ist, wie in 4 und 2 dargestellt ist, ein Trennungsabstand L2 zwischen einem Paar zweite Hauptelektroden 16B und 17B, die als Source-Elektrode und Drain-Elektrode des zweiten Feldeffekttransistors Q2 fungieren, länger als ein Trennungsabstand L1 zwischen einem Paar erste Hauptelektroden 16A und 17A, die als Source-Elektrode und Drain-Elektrode des ersten Feldeffekttransistors Q1 fungieren.
  • Wie in 3, 5 und 6 dargestellt ist, umfasst der Halbleiterchip 2 ein Halbleitersubstrat 10 und eine Isolierschicht 20, die auf der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen ist.
  • Das Halbleitersubstrat 10 umfasst ein Substrat 11, eine Pufferschicht 11a, die auf dem Substrat 11 vorgesehen ist, eine Kanalschicht 12, die auf der Pufferschicht 11a vorgesehen ist, und eine Sperr- bzw. Barrierenschicht 13, die auf der Kanalschicht 12 vorgesehen ist. Auf der Hauptoberfläche des Halbleitersubstrats 10 sind hier ein erstes aktives Gebiet 10A und ein zweites aktives Gebiet 10B vorgesehen, die durch ein inaktives Gebiet 15 abgeteilt und voneinander isoliert und getrennt sind. Das inaktive Gebiet 15 besteht aus beispielsweise einem Störstellendiffusionsgebiet, in das Bor-(B+-) Ionen als Störstellen diffundiert sind. Wie in 3 und 5 dargestellt ist, ist hier das inaktive Gebiet 15 von der Hauptoberfläche des Halbleitersubstrats 10 aus tiefer als eine später zu beschreibende Schicht 14 eines zweidimensionalen Elektronengases (2DEG) in einer Tiefenrichtung ausgebildet. Eine Isolationstrennung (Elementtrennung) zwischen den aktiven Gebieten kann mittels eines anderen Verfahrens als eine Ionenimplantation durchgeführt werden. Beispielsweise kann die Kanalschicht 12 durch Trockenätzen geteilt werden und kann eine Isolationstrennung zwischen den aktiven Gebieten durchgeführt werden.
  • Das Substrat 11 besteht aus einem Halbleitermaterial. Solch ein Substrat 11 besteht aus beispielsweise einem Verbindungshalbleitermaterial der Gruppe III-V. In Bezug auf das Substrat 11 wird beispielsweise ein halbisolierendes einkristallines GaN-(Galliumnitrid-)Substrat verwendet. Ein Substratmaterial mit einer von einer Gitterkonstante der Kanalschicht 12 verschiedenen Gitterkonstante kann für das Substrat 11 genutzt werden. Beispiele solch eines das Substrat 11 bildenden Materials schließen SiC (Siliziumcarbid), Saphir und Si (Silizium) ein. In diesem Fall wird die Gitterkonstante durch die Pufferschicht 11a zwischen dem Substrat 11 und der Kanalschicht 12 eingestellt.
  • Die Pufferschicht 11a besteht aus beispielsweise einer auf dem Substrat 11 epitaktisch gewachsenen Verbindungshalbleiterschicht und wird unter Verwendung eines Verbindungshalbleiters mit vorteilhafter Gitteranpassung an das Substrat 11 aufgebaut. Beispielsweise wird auf dem aus einem einkristallinen GaN-Substrat bestehenden Substrat 11 eine epitaktisch gewachsene Schicht aus u-GaN (u- gibt an, dass keine Störstellen hinzugefügt sind; dasselbe gilt hier im Folgenden) vorgesehen, der keine Störstellen hinzugefügt sind. Wenn sich die Gitterkonstante des Substrats 11 von der Gitterkonstante der Kanalschicht 12 unterscheidet, ist es, falls die Pufferschicht 11a zwischen dem Substrat 11 und der Kanalschicht 12 vorgesehen ist, möglich, den kristallinen Zustand der Kanalschicht 12 zu verbessern und einen Verzug des Wafers zu verhindern. Wenn beispielsweise das Substrat 11 aus Si besteht und die Kanalschicht 12 aus GaN besteht, kann zum Beispiel AlN (Aluminiumnitrid), AlGaN (Aluminiumgalliumnitrid) oder GaN für die Pufferschicht 11a verwendet werden. Die Pufferschicht 11a kann aus einer einzigen Schicht bestehen oder kann eine laminierte Struktur aufweisen. Wenn die Pufferschicht 11a aus einem dreidimensionalen Material besteht, kann sich jede Zusammensetzung in der Pufferschicht 11a allmählich ändern.
  • Die Kanalschicht 12 zwischen der Pufferschicht 11a und der Barrierenschicht 13 ist ein Stromdurchgang zwischen der Source-Elektrode und der Drain-Elektrode. Ladungsträger werden in der Kanalschicht 12 aufgrund der Polarisation in Bezug auf die Barrierenschicht 13 akkumuliert, und die Schicht 14 eines zweidimensionalen Elektronengases (2DEG: Two Dimensional Electron Gas) ist in der Nähe einer Bonding-Oberfläche (Hetero-Bonding-Grenzfläche) in Bezug auf die Barrierenschicht 13 vorgesehen. Es ist vorzuziehen, dass solch eine Kanalschicht 12 aus einem Verbindungshalbleitermaterial besteht, in dem Ladungsträger durch Polarisation in Bezug auf die Barrierenschicht 13 leicht akkumuliert werden. Beispielsweise besteht die Kanalschicht 12 aus auf der Pufferschicht 11a epitaktisch gewachsenem GaN. Die Kanalschicht 12 kann aus u-GaN bestehen, dem keine Störstellen hinzugefügt sind. In der aus u-GaN bestehenden Kanalschicht 12 ist es, da eine Verteilung von Störstellen von Ladungsträgern in der Kanalschicht 12 begrenzt ist, möglich, die Beweglichkeit der Ladungsträger zu verbessern.
  • Wie in 3, 5 und 6 dargestellt ist, umfasst die Isolierschicht 20 einen ersten Isolierfilm 21, der auf der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen ist, einen zweiten Isolierfilm 22, der auf dem ersten Isolierfilm 21 vorgesehen ist, und einen dritten Isolierfilm 26, der auf dem zweiten Isolierfilm 22 vorgesehen ist. Als der erste Isolierfilm 21 wird beispielsweise ein Aluminiumoxid-(Al3O2-)Film verwendet. Als der zweite Isolierfilm 22 wird zum Beispiel ein Siliziumoxid- (SiO2-) Film mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 verwendet. Der erste Isolierfilm 21 und der zweite Isolierfilm 22 werden beispielsweise mit einer Filmdicke von etwa 50 nm ausgebildet.
  • Der dritte Isolierfilm 26 ist so ausgebildet, dass er den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche (die Barrierenschicht 13) des Halbleitersubstrats 10 in einem ersten Hohlraumteil 25A1 und einem zweiten Hohlraumteil 25B1, die unten beschrieben werden sollen, bedeckt. Der dritte Isolierfilm 26 hat eine isolierende Eigenschaft in Bezug auf die Barrierenschicht 13, den ersten Isolierfilm 21 und den zweiten Isolierfilm 22, der zu dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B1 freiliegt, schützt die Barrierenschicht 13 vor Störstellen wie etwa Ionen und ist aus einem Material gebildet, das eine vorteilhafte Grenzfläche mit der Barrierenschicht 13 bildet und eine Verschlechterung der Vorrichtungscharakteristiken verhindert. Der dritte Isolierfilm 26 ist beispielsweise aus einem laminierten Film gebildet, in dem von der Seite der Hauptoberfläche des Halbleitersubstrats 10 aus ein Al2O3-Film und ein Hafniumoxid-(HfO2-)Film mit einer Filmdicke von etwa 10 nm in dieser Reihenfolge laminiert sind. Der dritte Isolierfilm 26 kann aus einem einzigen Al2O3-Film oder HfO2-Film gebildet sein.
  • Wie in 2, 3 und 6 dargestellt ist, ist der erste Feldeffekttransistor Q1 im ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Der erste Feldeffekttransistor Q1 umfasst die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 eines zweidimensionalen Elektronengases. Außerdem umfasst der erste Feldeffekttransistor Q1 das Paar erste Hauptelektroden 16A und 17A, die voneinander getrennt und auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und als die Source-Elektrode und die Drain-Elektrode fungieren, und den ersten Hohlraumteil 25A1, der in der Isolierschicht 20 zwischen dem Paar der ersten Hauptelektrode 16A und der ersten Hauptelektrode 17A vorgesehen ist. Darüber hinaus umfasst der erste Feldeffekttransistor Q1 eine erste Gate-Elektrode 31A, die einen auf der Isolierschicht 20 positionierten Kopfteil 31a1 und einen Körper- bzw. Rumpfteil 31a2 aufweist, der vom Kopfteil 31a1 aus die Isolierschicht 20 durchdringt und in Richtung des ersten Hohlraumteils 25A1 vorsteht, und bei der der Kopfteil 31a1 breiter als der Rumpfteil 31a2 ist. Das heißt, der erste Feldeffekttransistor Q1 der ersten Ausführungsform ist ein GaN-basierter Hetero-FET (HFET: Hetero-Feldeffekttransistor) .
  • Wie in 2 dargestellt ist, hat in Draufsicht betrachtet die erste Gate-Elektrode 31A eine lange Form, und die Gate-Breite (Wg) ist länger als die Gate-Länge (Lg). Die erste Gate-Elektrode 31A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15. Wie in 3 und 6 dargestellt ist, ist hier in der ersten Gate-Elektrode 31A der Kopfteil 31a1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31a1 integrierte Rumpfteil 31a2 steht in Richtung des ersten Hohlraumteils 25A1 durch eine in der Isolierschicht 20 vorgesehene erste Gate-Öffnung 27A1 vor.
  • Wie in 2, 3 und 6 dargestellt ist, ist das Paar erste Hauptelektroden 16A und 17A mit der ersten Gate-Elektrode 31A dazwischen in der Richtung der Gate-Länge der ersten Gate-Elektrode 31A (der kurzen Richtung und der Breitenrichtung der ersten Gate-Elektrode 31A) voneinander getrennt. Das Paar erste Hauptelektroden 16A und 17A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15 in der Richtung der Gate-Breite der ersten Gate-Elektrode 31A (der longitudinalen Richtung und der Längenrichtung der ersten Gate-Elektrode 31A).
  • Wie in 2 dargestellt ist, ist das Ebenenmuster des ersten Hohlraumteils 25A1, in Draufsicht betrachtet, ein kreisförmiges Ebenenmuster, das den Rumpfteil 31a2 der ersten Gate-Elektrode 31A umgibt. Wie in 3 dargestellt ist, umfasst daher der erste Hohlraumteil 25A1 einen auf einer Seite (linken Seite) des Rumpfteils 31a2 positionierten ersten Teil 25A1-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31a2 positionierten zweiten Teil 25A1-R in der Richtung der Gate-Länge der ersten Gate-Elektrode 31. In der ersten Ausführungsform weist der erste Hohlraumteil 25A1 hier eine bilateral symmetrische Konfiguration auf, bei der der erste Teil 25A1-L und der zweite Teil 25A1-R im Wesentlichen die gleiche Breite aufweisen. In der Richtung der Gate-Länge der ersten Gate-Elektrode 31A ist der erste Hohlraumteil 25A1 breiter als der Rumpfteil 31a2 der ersten Gate-Elektrode 31A und die erste Gate-Öffnung 27A1.
  • Wie in 4, 5 und 6 dargestellt ist, ist der zweite Feldeffekttransistor Q2 im vom ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 verschiedenen zweiten aktiven Gebiet 10B ausgebildet. Der zweite Feldeffekttransistor Q2 umfasst die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 eines zweidimensionalen Elektronengases. Außerdem umfasst der zweite Feldeffekttransistor Q2 das Paar zweite Hauptelektroden 16B und 17B, die voneinander getrennt und auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und bei denen der Trennungsabstand L2 (siehe 4 und 6) länger als der Trennungsabstand L1 (siehe 2 und 6) zwischen dem Paar erste Hauptelektroden 16A und 17A des ersten Feldeffekttransistors Q1 länger ist, und den zweiten Hohlraumteil 25B1, der in der Isolierschicht 20 zwischen dem Paar zweite Hauptelektroden 16B und 17B vorgesehen ist. Das Paar zweite Hauptelektroden 16B und 17B fungiert als Source-Elektrode und Drain-Elektrode. Außerdem umfasst der zweite Feldeffekttransistor Q2 eine zweite Gate-Elektrode 31B, die einen auf der Isolierschicht 20 positionierten Kopfteil 31b1 und einen Rumpfteil 31b2 aufweist, der vom Kopfteil 31b1 aus die Isolierschicht 20 durchdringt und in Richtung des zweiten Hohlraumteils 25B1 vorsteht, und bei der der Kopfteil 31b1 breiter als der Rumpfteil 31b2 ist. Das heißt, der zweite Feldeffekttransistor Q2 der ersten Ausführungsform ist ebenfalls wie der erste Feldeffekttransistor Q1 ein GaN-basierter Hetero-FET.
  • Wie in 4 dargestellt ist, hat die zweite Gate-Elektrode 31B in Draufsicht betrachtet eine lange Form, und die Gate-Breite ist länger als die Gate-Länge. Die zweite Gate-Elektrode 31B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15. In der zweiten Gate-Elektrode 31B ist hier der Kopfteil 31b1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31b1 integrierte Rumpfteil 31b2 steht in Richtung des zweiten Hohlraumteils 25B1 durch eine in der Isolierschicht 20 vorgesehene zweite Gate-Öffnung 27B1 vor.
  • Wie in 4, 5 und 6 dargestellt ist, ist das Paar zweite Hauptelektroden 16B und 17B mit der zweiten Gate-Elektrode 31B dazwischen in der Richtung der Gate-Länge (der kurzen Richtung und der Breitenrichtung der zweiten Gate-Elektrode 31B) der zweiten Gate-Elektrode 31B voneinander getrennt. Das Paar zweite Hauptelektroden 16B und 17B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15 in der Richtung der Gate-Breite der zweiten Gate-Elektrode 31B (der longitudinalen Richtung und der Längenrichtung der zweiten Gate-Elektrode 31B).
  • Wie in 4 dargestellt ist, ist in Draufsicht betrachtet das Ebenenmuster des zweiten Hohlraumteils 25B1 ein vom Rumpfteil 31b2 der zweiten Gate-Elektrode 31B umgebenes kreisförmiges Ebenenmuster. Wie der erste Hohlraumteil 25A1 umfasst daher, wie in 5 dargestellt ist, der zweite Hohlraumteil 25B1 ebenfalls einen auf einer Seite (linken Seite) des Rumpfteils 31b2 positionierten ersten Teil 25B1-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31b2 positionierten zweiten Teil 25B1-R in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. In der ersten Ausführungsform hat, obgleich man nicht darauf beschränkt ist, der zweite Hohlraumteil 25B1 eine bilateral symmetrische Konfiguration, bei der der erste Teil 25B1-L und der zweite Teil 25B1-R im Wesentlichen die gleiche Breite aufweisen.
  • Der zweite Hohlraumteil 25B1 ist breiter als der Rumpfteil 31b2 der zweiten Gate-Elektrode 31B und die zweite Gate-Öffnung 27B1 in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. Wie in 6 dargestellt ist, ist hier die Breite W2 des zweiten Hohlraumteils 25B1 breiter als die Breite W1 des ersten Hohlraumteils 25A1. Das heißt, der zweite Hohlraumteil 25B1 ist breiter als der erste Hohlraumteil 25A1. Die Breite W2 des zweiten Hohlraumteils 25B1 ist hier eine Länge der zweiten Gate-Elektrode 31B in der Richtung der Gate-Länge, und die Breite W1 des ersten Hohlraumteils 25A1 ist eine Länge der ersten Gate-Elektrode 31A in der Richtung der Gate-Länge. In der ersten Ausführungsform erstrecken sich, obgleich man nicht darauf beschränkt ist, die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B in dieselbe Richtung, und wie in 6 dargestellt ist, verlaufen die jeweiligen kurzen Richtungen der ersten Gate-Elektrode 31A und der zweiten Gate-Elektrode 31B dieselbe Richtung.
  • Das Innere von sowohl dem ersten Hohlraumteil 25A1 als auch dem zweiten Hohlraumteil 25B1 ist mit einem Edelgas gefüllt oder in einem Unterdruck- bzw. Vakuumzustand und ist ein Gebiet mit niedriger Dielektrizitätskonstante, die eine niedrigere Dielektrizitätskonstante als der umgebende erste Isolierfilm 21, der zweite Isolierfilm 22 und der dritte Isolierfilm 26 aufweist.
  • Wie in 6 dargestellt ist, sind die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B auf dem dritten Isolierfilm 26 vorgesehen. Die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B bestehen aus beispielsweise einem laminierten Film, in dem von der Seite des Halbleitersubstrats 10 aus ein Nickel-(Ni-)Film und ein Gold-(Au-)Film aufeinanderfolgend laminiert sind.
  • Das Paar erste Hauptelektroden 16A und 17A ist an die Barrierenschicht 13 im ersten aktiven Gebiet 10A ohmsch gebondet. Das Paar zweite Hauptelektroden 16B und 17B ist an die Barrierenschicht 13 im zweiten aktiven Gebiet 10B ohmsch gebondet. Das Paar erste Hauptelektroden 16A und 17A und das Paar zweite Hauptelektroden 16B und 17B bestehen aus beispielsweise einem laminierten Film, in dem von der Seite des Halbleitersubstrats 10 aus ein Titan-(Ti-)Film, ein Al-Film, ein Ni-Film und ein Au-Film aufeinanderfolgend laminiert sind.
  • Wenn beispielsweise die ersten und zweiten Feldeffekttransistoren Q1 und Q2 von einem Absenkungstyp (engl.: depression type) sind, bei dem die Schwellenspannung eine negative Spannung ist, nimmt, falls eine Gate-Spannung Vg an die Gate-Elektroden 31A und 31B angelegt wird, die Anzahl an Ladungsträgern in einem Ladungsträgermangelgebiet im Oberflächenschichtteil der Kanalschicht 12 direkt unterhalb der Gate-Elektroden 31A und 31B ab, nimmt die Anzahl an Elektronen in der Kanalschicht 12 ab und fließt der Drain-Strom Id kaum. Falls an die Gate-Elektroden 31A und 31B eine positive Gate-Spannung Vg angelegt wird, verschwindet hier das Ladungsträgermangelgebiet, nimmt die Anzahl an Elektronen in einer Pufferschicht 12 zu und wird der Drain-Strom Id moduliert.
  • Wie oben beschrieben wurde, sind in der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q2 mit einer größeren planaren Größe als der erste Feldeffekttransistor Q1 zusammen auf demselben Halbleitersubstrat 10 untergebracht. Wie in 6 dargestellt ist, ist es hier, da der erste Feldeffekttransistor Q1 den ersten Hohlraumteil 25A1 enthält, im Vergleich mit einem herkömmlichen Feldeffekttransistor, der die gleiche planare Größe wie der erste Feldeffekttransistor Q1 aufweist und den ersten Hohlraumteil 25A1 nicht enthält, möglich, die zwischen der ersten Gate-Elektrode 31A und einer ersten Hauptelektrode 16A (zum Beispiel einer Source-Elektrode) hinzugefügte parasitäre Kapazität Cgs und die zwischen der ersten Gate-Elektrode 31A und der anderen ersten Hauptelektrode 17A (zum Beispiel einer Drain-Elektrode) hinzugefügte parasitäre Kapazität Cgd zu reduzieren, und dadurch ist es möglich, den Durchlasswiderstand zu reduzieren und die Isolationscharakteristiken zu verbessern. Wie in 6 dargestellt ist, ist es hier, da der zweite Feldeffekttransistor Q2 den zweiten Hohlraumteil 25B1 enthält, der breiter als der erste Hohlraumteil 25A1 ist, im Vergleich mit einem herkömmlichen Feldeffekttransistor, der die gleiche planare Größe wie der zweite Feldeffekttransistor Q2 aufweist und einen Hohlraumteil mit der gleichen Größe wie der erste Hohlraumteil 25A1 enthält, möglich, die zwischen der zweiten Gate-Elektrode 31B und einer zweiten Hauptelektrode 16B (zum Beispiel einer Source-Elektrode) hinzugefügte parasitäre Kapazität Cgs und die zwischen der zweiten Gate-Elektrode 31B und der anderen zweiten Hauptelektrode 17B (zum Beispiel einer Drain-Elektrode) hinzugefügte parasitäre Kapazität Cgd zu reduzieren, und dadurch ist es möglich, den Durchlasswiderstand zu reduzieren und Hochfrequenzcharakteristiken zu verbessern. Gemäß der Halbleitervorrichtung 1 der ersten Ausführungsform ist es deshalb möglich, den Durchlasswiderstand des ersten Feldeffekttransistors Q1 und des zweiten Feldeffekttransistors Q2, welche unterschiedliche planare Größen aufweisen, zu reduzieren und Charakteristiken entsprechend jeder Anwendung zu verbessern.
  • Außerdem wird der erste Feldeffekttransistor Q1 als ein den Hochfrequenz-Schalterteil SW bildendes Element genutzt. In diesem Fall wird gemäß dem ersten Feldeffekttransistor Q1 durch Reduzieren des Trennungsabstands L1 zwischen dem Paar erste Hauptelektroden 16A und 17A die planare Größe reduziert und kann somit der Durchlasswiderstand reduziert werden und ist es möglich, Hochfrequenzcharakteristiken zu verbessern.
  • Auf der anderen Seite wird der zweite Feldeffekttransistor Q2 als ein den Hochfrequenz-Leistungsverstärkerteil PA bildendes Element genutzt. In diesem Fall ist es im zweiten Feldeffekttransistor Q2 notwendig, den Trennungsabstand L2 zwischen dem Paar zweite Hauptelektroden 16B und 17B zu vergrößern und eine Stehspannung der Vorrichtung (Stehspannung zwischen Gate/Drain) zu erhöhen, und ist die planare Größe größer als jene des ersten Feldeffekttransistors Q1. Wie die Halbleitervorrichtung 1 der ersten Ausführungsform ist es deshalb, wenn der zweite Hohlraumteil 25B1 des zweiten Feldeffekttransistors Q2 breiter als der erste Hohlraumteil 25A1 des ersten Feldeffekttransistors Q1 eingerichtet ist, möglich, die Vorrichtungsstehspannung des zweiten Feldeffekttransistors Q2 zu gewährleisten und den Durchlasswiderstand zu reduzieren.
  • Oberhalb der Isolierschicht 20 sind hier eine Verdrahtungsschicht und andere Isolierschichten vorgesehen; aber in 3, 5 und 6 sind die Verdrahtungsschicht und anderen Isolierfilme oberhalb der Isolierschicht 20 nicht dargestellt.
  • Außerdem sind in der ersten Ausführungsform der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q2 so angeordnet, dass jeweilige kurze Richtungen der Gate-Elektroden 31A und 31B dieselbe Richtung sind; aber jeweilige kurze Richtungen der Gate-Elektroden 31A und 31B können unterschiedliche Richtungen sein.
  • <Verfahren zum Herstellen einer Halbleitervorrichtung>
  • Als Nächstes wird mit Verweis auf 7A bis 15B ein Verfahren zum Herstellen der Halbleitervorrichtung 1 beschrieben. 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A zeigen Prozesse zum Ausbilden des ersten Feldeffekttransistors Q1 im ersten aktiven Gebiet 10A des Halbleitersubstrats 10. 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B und 15B zeigen Prozesse zum Ausbilden des zweiten Feldeffekttransistors Q2 im zweiten aktiven Gebiet 10B des Halbleitersubstrats 10. Der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q2 werden mittels desselben Prozesses gebildet.
  • Zunächst wird, wie in 7A und 7B dargestellt ist, das Halbleitersubstrat 10 präpariert. Das Halbleitersubstrat 10 hat eine laminierte Struktur, in der die Pufferschicht 11a, die Kanalschicht 12 und die Barrierenschicht 13 in dieser Reihenfolge auf dem Substrat 11 laminiert sind. Die Schicht 14 eines zweidimensionalen Elektronengases wird in der Nähe der Bonding-Grenzfläche zwischen der Kanalschicht 12 und der Barrierenschicht 13 vorgesehen.
  • Als Nächstes wird, wie in 8A und 8B dargestellt ist, auf der Hauptoberfläche des Halbleitersubstrats 10 das inaktive Gebiet 15 ausgebildet, das das erste aktive Gebiet 10A und das zweite aktive Gebiet 10B abteilt und isoliert und trennt, und wird auch das Paar erste Hauptelektroden 16A und 17A, die als Source-Elektrode und Drain-Elektrode fungieren, auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats ausgebildet und wird das Paar zweite Hauptelektroden 16B und 17B, die als Source-Elektrode und Drain-Elektrode fungieren, auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet.
  • Das inaktive Gebiet 15 wird gebildet, indem beispielsweise Bor-(B+-)Ionen als Störstellenionen selektiv in den Oberflächenschichtteil auf der Seite der Hauptoberfläche des Halbleitersubstrats 10 injiziert werden und dann eine Wärmebehandlung durchgeführt wird, um die injizierten B+-Ionen zu aktivieren.
  • Das Paar erste Hauptelektroden 16A und 17A und das Paar zweite Hauptelektroden 16B und 17B werden ausgebildet, wenn ein leitfähiger Film mit einer Mehrschichtstruktur ausgebildet wird, indem von der Seite des Halbleitersubstrats 10 aus beispielsweise ein Ti-Film, ein Al-Film, ein Ni-Film und ein Au-Film auf der gesamten Hauptoberfläche des Halbleitersubstrats 10, die das erste aktive Gebiet 10A und das zweite aktive Gebiet 10B umfasst, mittels eines CVD-Verfahrens oder eines Sputter-Verfahrens aufeinanderfolgend laminiert werden, und der leitfähige Film dann unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer Trockenätztechnik mit hoher Richtcharakteristik bzw. Richtwirkung strukturiert wird. Das Paar erste Hauptelektroden 16A und 17A wird dann in einer langen Form ausgebildet und in der kurzen Richtung (Breitenrichtung) orthogonal zur longitudinalen Richtung getrennt voneinander ausgebildet. Das Paar zweite Hauptelektroden 16B und 17B wird ebenfalls in einer langen Form ausgebildet und in der kurzen Richtung (Breitenrichtung) orthogonal zur longitudinalen Richtung getrennt voneinander ausgebildet. Das Paar zweite Hauptelektroden 16B und 17B, zwischen denen der Trennungsabstand L2 länger als der Trennungsabstand L1 zwischen dem Paar erste Hauptelektroden 16A und 17A ist, wird getrennt voneinander ausgebildet.
  • Wie in 9A und 9B dargestellt ist, wird als Nächstes der erste Isolierfilm 21 auf der gesamten Hauptoberfläche des Halbleitersubstrats 10, die das obige erste aktive Gebiet 10A und das zweite aktive Gebiet 10B umfasst, ausgebildet, und danach wird, wie in 9A und 9B dargestellt ist, der zweite Isolierfilm 22 auf der gesamten Hauptoberfläche des Halbleitersubstrats 10, die das obige erste aktive Gebiet 10A und das zweite aktive Gebiet 10B umfasst, mit dem ersten Isolierfilm 21 dazwischen ausgebildet. Der zweite Isolierfilm 22 besteht aus einem Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21. Mit anderen Worten besteht der erste Isolierfilm 21 aus einem Isolierfilm mit einer niedrigen Ätzselektivität in Bezug auf den zweiten Isolierfilm 22. Beispielsweise wird ein Aluminiumoxid-(Al2O3-)Film als der erste Isolierfilm 21 mittels eines Atomgasphasenabscheidungs-(ALD-)Verfahrens gebildet, und ein Siliziumoxid-(SiO2-)Film wird mittels eines chemischen Gasphasenabscheidungs-(CVD-)Verfahrens als der zweite Isolierfilm 22 ausgebildet. Gemäß diesem Prozess werden das erste aktive Gebiet 10A und das zweite aktive Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 mit dem ersten Isolierfilm 21 und dem zweiten Isolierfilm 22 bedeckt.
  • Als Nächstes wird, wie in 10A und 10B dargestellt ist, eine erste Öffnung 24A1 im zweiten Isolierfilm 22 auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet und wird eine zweite Öffnung 24B1 im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Die erste Öffnung 24A1 und eine zweite Öffnung 24B1 werden ausgebildet, indem der zweite Isolierfilm 22 unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer allgemein bekannten Trockenätzung mit hoher Richtwirkung als anisotrope Ätztechnik selektiv geätzt wird.
  • Die erste Öffnung 24A1 wird in Draufsicht zwischen dem Paar aus der ersten Hauptelektrode 16A und der ersten Hauptelektrode 17A ausgebildet und wird mit einem langen Ebenenmuster in der longitudinalen Richtung des Paars erste Hauptelektroden 16A und 17A ausgebildet. Die zweite Öffnung 24B1 wird in Draufsicht zwischen dem Paar aus der zweiten Hauptelektrode 16B und der zweiten Hauptelektrode 17B ausgebildet und wird mit einem langen Ebenenmuster gebildet, das sich in der longitudinalen Richtung des Paars zweite Hauptelektroden 16B und 17B erstreckt.
  • Wie in 11A und 11B dargestellt ist, wird als Nächstes der erste Hohlraumteil 25A1, der breiter als die erste Öffnung 24A1 ist, gebildet, indem der erste Isolierfilm 21 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 durch die erste Öffnung 24A1 geätzt wird, und wird der zweite Hohlraumteil 25B1, der breiter als die zweite Öffnung 24B1 ist, gebildet, indem der erste Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 durch die zweite Öffnung 24B1 geätzt wird.
  • Der erste Hohlraumteil 25A1 und der zweite Hohlraumteil 25B1 werden gebildet, indem der erste Isolierfilm 21 geätzt wird, indem isotropes Nassätzen mit geringer Beschädigung auf der Hauptoberfläche des Halbleitersubstrats 10, das heißt der Oberfläche der Barrierenschicht 13, durchgeführt wird. Das Nassätzen des ersten Isolierfilms 21 wird unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22 erhalten wird. Das heißt, das Ätzen wird unter Bedingungen durchgeführt, bei denen eine Nassätzrate für den ersten Isolierfilm 21 höher als für den zweiten Isolierfilm 22 ist. Eine höhere Selektivität ist mehr vorzuziehen; aber beispielsweise wird das Ätzen unter Bedingungen durchgeführt, bei denen die Ätzselektivität zwischen dem ersten Isolierfilm 21 und dem zweiten Isolierfilm 22 10 oder mehr:1 beträgt.
  • Wie in 12A und 12B dargestellt ist, wird als Nächstes eine Maske RM1 ausgebildet, um die erste Öffnung 24A1 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 mit Ausnahme der zweiten Öffnung 24B1 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 zu bedecken. Die Maske RM1 wird gebildet, indem ein lichtempfindlicher Resistfilm auf der gesamten Hauptoberfläche des Halbleitersubstrats 10, die das obige erste aktive Gebiet 10A und das zweite aktive Gebiet 10B umfasst, ausgebildet wird und dann der lichtempfindliche Resistfilm einer Lichtempfindlichkeits- und Entwicklungsbehandlung oder dergleichen unterzogen wird, um ein vorbestimmtes Muster zu bilden.
  • Wie in 13A und 13B dargestellt ist, wird als Nächstes die Maske RM1 als Ätzmaske genutzt, und die Breite des zweiten Hohlraumteils 25B1 wird erweitert, indem der erste Isolierfilm 21 durch die zweite Öffnung 24B1 selektiv geätzt wird, wenn die erste Öffnung 24A1 mit der Maske RM1 bedeckt ist. Die Erweiterung des zweiten Hohlraumteils 25B1 wird mittels Ätzen des ersten Isolierfilms 21 durchgeführt, indem isotropes Nassätzen mit geringerer Beschädigung auf der Hauptoberfläche des Halbleitersubstrats 10, das heißt der Oberfläche der Barrierenschicht 13, durchgeführt wird. Das Nassätzen des ersten Isolierfilms 21 wird unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22 erhalten wird. Beispielsweise wird das Ätzen unter Bedingungen durchgeführt, bei denen die Ätzselektivität zwischen dem ersten Isolierfilm 21 und dem zweiten Isolierfilm 22 10 oder mehr:1 beträgt.
  • Gemäß diesem Prozess wird der zweite Hohlraumteil 25B1 mit einer Breite W2 (siehe 6), die breiter als die Breite W1 (siehe 6) des ersten Hohlraumteils 25A1 ist, ausgebildet.
  • Außerdem kann in diesem Prozess, da die Breite des zweiten Hohlraumteils 25B1 selektiv erweitert wird, der erste Isolierfilm 21 zwischen jeder des Paars erste Hauptelektroden 16A und 17A und dem ersten Hohlraumteil 25A1 verbleiben und kann der erste Isolierfilm 21 zwischen jeder des Paars zweite Hauptelektroden 16B und 17B und dem zweiten Hohlraumteil 25B1 verbleiben.
  • Als Nächstes wird, nachdem die Maske RM1 entfernt ist, wie in 14A und 14B dargestellt ist, in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B1 der dritte Isolierfilm 26 ausgebildet, der den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Oberfläche der Barrierenschicht 13) bedeckt, jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 bedeckt und den zweiten Isolierfilm 22 bedeckt. Der dritte Isolierfilm 26 wird gebildet, indem beispielsweise unter Verwendung eines ALD-Verfahrens ein Al2O3-Film ausgebildet wird. Da das ALD-Verfahren eine gleichmäßige Filmausbildung ermöglicht, ist die freigelegte Oberfläche der Barrierenschicht 13, des ersten Isolierfilms 21 und des zweiten Isolierfilms 22 mit dem gleichmäßigen dritten Isolierfilm 26 bedeckt. In diesem Prozess wird die Isolierschicht 20, die den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfasst, auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 ausgebildet. Außerdem wird in diesem Prozess, da jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 mit dem dritten Isolierfilm 26 bedeckt sind, die erste Gate-Öffnung 27A1 mit einer schmaleren Öffnungsbreite als die erste Öffnung 24A1 ausgebildet und wird die zweite Gate-Öffnung 27B1 mit einer schmaleren Öffnungsbreite als die zweite Öffnung 24B1 gebildet. Darüber hinaus werden in diesem Prozess der erste Hohlraumteil 25A1 und der zweite Hohlraumteil 25B1 durch den dritten Isolierfilm 26 umgeben. Da der dritte Isolierfilm 26 hier mit nahezu gleichmäßiger Filmdicke ausgebildet wird, ist in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B1, die vom dritten Isolierfilm 26 umgeben sind, die Breite W2 (siehe 6) des zweiten Hohlraumteils 25B1 breiter als die Breite W1 (siehe 6) des ersten Hohlraumteils 25A1.
  • Wie in 15A und 15B dargestellt ist, wird als Nächstes ein Gate-Material 30 auf der gesamten Oberfläche des dritten Isolierfilms 26, die das obige erste aktive Gebiet 10a und das zweite aktive Gebiet 10B des Halbleitersubstrats 10 umfasst, ausgebildet. Das Gate-Material 30 wird gebildet, indem beispielsweise von der Seite des Halbleitersubstrats 10 aus mittels eines Gasphasenabscheidungsverfahrens ein Ni-Film und ein Au-Film nacheinander laminiert werden.
  • In diesem Prozess werden das Innere der ersten Gate-Öffnung 27A1 und das Innere der zweiten Gate-Öffnung 27B1 mit dem Gate-Material 30 gefüllt und wird das Gate-Material 30 selektiv in einen Teil direkt unterhalb der ersten Gate-Öffnung 27A1 im ersten Hohlraumteil 25A1 und einen Teil direkt unterhalb der zweiten Gate-Öffnung 27B1 im zweiten Hohlraumteil 25B1 gefüllt.
  • Als Nächstes wird das Gate-Material 30 unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer Trockenätztechnik mit hoher Richtwirkung strukturiert, wird die erste Gate-Elektrode 31A (siehe 6) auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 ausgebildet und wird die zweite Gate-Elektrode 31B (siehe 6) auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 ausgebildet. Sowohl die erste Gate-Elektrode 31A als auch die zweite Gate-Elektrode 31B können hier mittels eines Lift-Off-Verfahrens ausgebildet werden.
  • In diesem Prozess umfasst die erste Gate-Elektrode 31A den auf der Isolierschicht 20 positionierten Kopfteil 31a1 und den Rumpfteil 31a2, der vom Kopfteil 31a1 aus die Isolierschicht 20 durchdringt und in Richtung des ersten Hohlraumteils 25A1 vorsteht, und wird der Kopfteil 31a1 breiter als der Rumpfteil 31a2 ausgebildet. Ähnlich umfasst die zweite Gate-Elektrode 31B den auf der Isolierschicht 20 positionierten Kopfteil 31b1 und den Rumpfteil 31b2, der vom Kopfteil 31b1 aus die Isolierschicht 20 durchdringt und in Richtung des zweiten Hohlraumteils 25B1 vorsteht, und wird der Kopfteil 31b1 breiter als der Rumpfteil 31b2 ausgebildet.
  • Darüber hinaus wird in diesem Prozess der erste Hohlraumteil 25A1 mit nahezu der gleichen Hohlraumbreite auf beiden Seiten der ersten Gate-Elektrode 31A in der Richtung der Gate-Länge bilateral symmetrisch ausgebildet. Außerdem wird der zweite Hohlraumteil 25B1 mit nahezu der gleichen Hohlraumbreite auf beiden Seiten der zweiten Gate-Elektrode 31B in der Richtung der Gate-Länge bilateral symmetrisch ausgebildet.
  • Entsprechend diesem Prozess ist der in 2, 3 und 6 dargestellte erste Feldeffekttransistor Q1 nahezu fertiggestellt und ist der in 4, 5 und 6 dargestellte zweite Feldeffekttransistor Q2 nahezu fertiggestellt.
  • Danach werden eine Verdrahtungsschicht und andere Isolierschichten auf der Isolierschicht 20 ausgebildet, und somit wird die in 1 bis 6 dargestellte Halbleitervorrichtung 1 nahezu fertiggestellt.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1 der ersten Ausführungsform können der erste Hohlraumteil 25A1 und der zweite Hohlraumteil 25B1, der breiter als der erste Hohlraumteil 25A1 ist, mittels desselben Prozesses gebildet werden.
  • Außerdem kann gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1 der ersten Ausführungsform, da die Breite des zweiten Hohlraumteils 25B1 des zweiten Feldeffekttransistors Q2 mit einer größeren planaren Größe als der erste Feldeffekttransistor Q1 selektiv erweitert wird, im ersten Feldeffekttransistor Q1 der erste Isolierfilm 21 zwischen jeder des Paars erste Hauptelektroden 16A und 17A und dem ersten Hohlraumteil 25A1 verbleiben und können somit der den ersten Hohlraumteil 25A1 enthaltende erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q2, der den zweiten Hohlraumteil 25B1 enthält, der breiter als der erste Hohlraumteil 25A1 ist, und eine größere planare Größe als der erste Feldeffekttransistor Q1 aufweist, mittels desselben Prozesses gebildet werden.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1 der ersten Ausführungsform kann außerdem im ersten Feldeffekttransistor Q1, da der erste Isolierfilm 21 zwischen jeder des Paars erste Hauptelektroden 16A und 17A und dem ersten Hohlraumteil 25A1 verbleiben kann, die planare Größe des ersten Feldeffekttransistors Q1 kleiner als jene des zweiten Feldeffekttransistors Q2 gemacht werden. Dadurch ist es möglich, den Durchlasswiderstand des ersten Feldeffekttransistors Q1 zu reduzieren und Hochfrequenzcharakteristiken zu verbessern und die Größe der Halbleitervorrichtung 1 zu reduzieren.
  • Darüber hinaus ist es im Verfahren zum Herstellen der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, da der erste Isolierfilm 21 mittels Nassätzung geätzt wird, möglich, eine Beschädigung an der Hauptoberfläche des Halbleitersubstrats 10 (der Barrierenschicht 13) zu verhindern. Da die Hauptoberfläche des Halbleitersubstrats 10 keinem Plasma ausgesetzt wird und Ionen und dergleichen in einem Ätzgas während einer Ätzung nicht in das Halbleitersubstrat 10 eindringen, werden konkret eine Verschlechterung des Durchlasswiderstands, das heißt eine Erhöhung des Flächenwiderstands, und eine Verschlechterung der Aus-Charakteristiken, das heißt eine Erhöhung des Leckstroms oder eine Abnahme der Stehspannung, nicht hervorgerufen.
  • (Zweite Ausführungsform)
  • <Konfiguration einer Halbleitervorrichtung>
  • Eine Halbleitervorrichtung 1A gemäß einer zweiten Ausführungsform der vorliegenden Technologie hat grundsätzlich die gleiche Konfiguration wie die Halbleitervorrichtung 1 der obigen ersten Ausführungsform und enthält einen zweiten Feldeffekttransistor Q3 anstelle des zweiten Feldeffekttransistors Q2 der ersten Ausführungsform. Das heißt, wie in 16A und 16B dargestellt ist, enthält die Halbleitervorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Technologie den im ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten ersten Feldeffekttransistor Q1 (siehe 16A) und den im zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten zweiten Feldeffekttransistor Q3 (siehe 16B). Wie in 16B dargestellt ist, enthält hier der zweite Feldeffekttransistor Q3 einen zweiten Hohlraumteil 25B2 anstelle des zweiten Hohlraumteils 25B1 des zweiten Feldeffekttransistors Q2 der ersten Ausführungsform. Die übrigen Konfigurationen sind die Gleichen wie jene in der obigen ersten Ausführungsform.
  • Wie der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform ist das Ebenenmuster des zweiten Hohlraumteils 25B2 des zweiten Feldeffekttransistors Q3, in Draufsicht betrachtet, ein kreisförmiges Ebenenmuster, das den Rumpfteil 31b2 der zweiten Gate-Elektrode 31B umgibt. Wie der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform umfasst daher, wie in 16B dargestellt ist, der zweite Hohlraumteil 25B2 einen auf einer Seite (linken Seite) des Rumpfteils 31b2 der zweiten Gate-Elektrode 31B positionierten ersten Teil 25B2-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31b2 der zweiten Gate-Elektrode 31B positionierten zweiten Teil 25B2-R in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. Anders als der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform hat hier in der zweiten Ausführungsform der zweite Hohlraumteil 25B2 eine bilateral asymmetrische Konfiguration, bei der die Breite des zweiten Teils 25B2-R breiter als die Breite des ersten Teils 25B2-L ist. In der Richtung der Gate-Länge (longitudinalen Richtung) der zweiten Gate-Elektrode 31B ist der zweite Hohlraumteil 25B2 breiter als der Rumpfteil 31b2 der zweiten Gate-Elektrode 31B und die zweite Gate-Öffnung 27B1. Die Breite W2 des zweiten Hohlraumteils 25B2 ist hier breiter als die Breite W1 des ersten Hohlraumteils 25A1. Das heißt, der zweite Hohlraumteil 25B2 ist breiter als der erste Hohlraumteil 25A1.
  • Entsprechend der Halbleitervorrichtung 1A gemäß der zweiten Ausführungsform können die gleichen Effekte wie jene der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Außerdem nimmt, wenn beispielsweise eine Reduzierung des Source-Widerstands für die Vorrichtungscharakteristiken wichtig ist, im zweiten Feldeffekttransistor Q3, wenn eine zweite Hauptelektrode 16B als Drain-Elektrode genutzt wird, falls der Trennungsabstand zwischen einer zweiten Hauptelektrode 16B und der zweiten Gate-Elektrode 31B zunimmt, der Source-Widerstand zu und verschlechtern sich die Vorrichtungscharakteristiken. Wenn die Breite des zweiten Hohlraumteils 25B2-R auf der Seite der anderen zweiten Hauptelektrode 16B, die als Drain-Elektrode fungiert, verbreitert wird, während der Source-Widerstand niedrig gehalten wird, kann ein Effekt der Reduzierung der zwischen der Gate-Elektrode und der anderen Hauptelektrode hinzugefügten parasitären Kapazität (Cgd) verbessert werden.
  • Hier sind oberhalb der Isolierschicht 20 eine Verdrahtungsschicht und andere Isolierschichten vorgesehen; aber in 16A und 16B sind die Verdrahtungsschicht und andere Isolierfilme oberhalb der Isolierschicht 20 nicht dargestellt.
  • <Verfahren zum Herstellen einer Halbleitervorrichtung>
  • Als Nächstes wird mit Verweis auf 17A bis 20B ein Verfahren zum Herstellen der Halbleitervorrichtung 1A gemäß der zweiten Ausführungsform beschrieben. 17A, 18A, 19A und 20A zeigen Prozesse zum Ausbilden des ersten Feldeffekttransistors Q1 im ersten aktiven Gebiet 10A des Halbleitersubstrats 10. 17B, 18B, 19B und 20B zeigen Prozesse zum Ausbilden des zweiten Feldeffekttransistors Q3 im zweiten aktiven Gebiet 10B des Halbleitersubstrats 10. Der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q3 werden mittels desselben Prozesses gebildet.
  • Zunächst werden die gleichen Prozesse wie die in 7A bis 10B in der ersten Ausführungsform dargestellten Prozesse durchgeführt und werden, wie in 17A und 17B dargestellt ist, das Paar erste Hauptelektroden 16A und 17A, das Paar zweite Hauptelektroden 16B und 17B, der erste Isolierfilm 21 und der zweite Isolierfilm 22, die erste Öffnung 24A1 und die zweite Öffnung 24B1 und dergleichen ausgebildet.
  • Als Nächstes werden die gleichen Prozesse wie die in 11A und 11B in der obigen ersten Ausführungsform dargestellten Prozesse durchgeführt, und wie in 17A und 17B dargestellt ist, wird der erste Hohlraumteil 25A1, der breiter als die erste Öffnung 24A1 ist, ausgebildet und wird der zweite Hohlraumteil 25B2, der breiter als die zweite Öffnung 24B1 ist, ausgebildet.
  • Wie in 18A und 18B dargestellt ist, wird als Nächstes eine Maske RM2 ausgebildet, die die erste Öffnung 24A1 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 bedeckt und einen Teil sowohl der zweiten Öffnung 24B1 als auch des zweiten Hohlraumteils 25B2 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 in der Breitenrichtung bedeckt. Das heißt, die Maske RM2, in der die Seitenwand des Öffnungsendes von einer Seitenwand zwischen beiden Seitenwänden sowohl der zweiten Öffnung 24B1 als auch des zweiten Hohlraumteils 25B2 in der Breitenrichtung getrennt ist, wird auf dem zweiten aktiven Gebiet 10B ausgebildet. Wie die Maske RM1 der obigen ersten Ausführungsform wird die Maske RM2 gebildet, indem ein lichtempfindlicher Resistfilm auf der gesamten Hauptoberfläche des Halbleitersubstrats 10, die das obige erste aktive Gebiet 10A und das zweite aktive Gebiet 10B umfasst, ausgebildet wird und dann der lichtempfindliche Film einer Lichtempfindlichkeits- und Entwicklungsbehandlung oder dergleichen unterzogen wird, um ein vorbestimmtes Muster zu bilden.
  • Als Nächstes wird die Maske RM2 als Ätzmaske genutzt, und, wie in 19A und 19B dargestellt ist, wird die Breite des zweiten Hohlraumteils 25B2 erweitert, indem der erste Isolierfilm 21 durch den Raum zwischen der Seitenwand der Maske RM2 und der Seitenwand der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 geätzt wird, wenn die erste Öffnung 24A1 mit der Maske RM2 bedeckt ist und ein Teil sowohl der ersten Öffnung 24B1 als auch des zweiten Hohlraumteils 25B1 in der Breitenrichtung mit der Maske RM2 bedeckt ist. Wie die Erweiterung des zweiten Hohlraumteils 25B1 in der obigen ersten Ausführungsform wird die Erweiterung des zweiten Hohlraumteils 25B2 durchgeführt, indem der erste Isolierfilm 21 geätzt wird, indem eine isotrope Nassätzung mit geringerer Beschädigung auf der Hauptoberfläche des Halbleitersubstrats 10, das heißt der Oberfläche der Barrierenschicht 13, durchgeführt wird. Darüber hinaus wird die Nassätzung des ersten Isolierfilms 21 unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22 wie in der obigen ersten Ausführungsform erhalten wird.
  • Gemäß diesem Prozess wird der zweite Hohlraumteil 25B2 ausgebildet, der eine Breite W2 aufweist, die breiter als die Breite W1 des ersten Hohlraumteils 25A1 ist. Die Breite des zweiten Hohlraumteils 25B2, die sich von der zweiten Öffnung 24B1 in Richtung der zweiten Hauptelektrode 17B erstreckt, ist breiter als die Breite des zweiten Hohlraumteils 25B2 ausgebildet, die sich von der zweiten Öffnung 24B1 in Richtung einer zweiten Hauptelektrode 16B erstreckt.
  • Darüber hinaus kann in diesem Prozess, da die Breite des zweiten Hohlraumteils 25B2 erweitert wird, der erste Isolierfilm 21 zwischen jeder des Paars erste Hauptelektroden 16A und 17A und dem ersten Hohlraumteil 25A1 verbleiben und kann der erste Isolierfilm 21 zwischen jeder des Paars zweite Hauptelektroden 16B und 17B und dem zweiten Hohlraumteil 25B2 verbleiben.
  • Nachdem die Maske RM2 entfernt ist, werden als Nächstes die in 13A und 13B in der obigen ersten Ausführungsform 1 dargestellten Prozesse durchgeführt, und, wie in 20A und 20B dargestellt ist, wird in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B2 der dritte Isolierfilm 26 ausgebildet, der den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Oberfläche der Barrierenschicht 13) bedeckt, jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 bedeckt und den zweiten Isolierfilm 22 bedeckt.
  • In diesem Prozess wird die Isolierschicht 20, die den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfasst, auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 ausgebildet.
  • Außerdem wird in diesem Prozess, da jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 mit dem dritten Isolierfilm 26 bedeckt sind, die erste Gate-Öffnung 27A1 mit einer schmaleren Öffnungsbreite als die erste Öffnung 24A1 ausgebildet und wird die zweite Gate-Öffnung 27B1 mit einer schmaleren Öffnungsbreite als die zweite Öffnung 24B1 ausgebildet.
  • Außerdem werden in diesem Prozess der erste Hohlraumteil 25A1 und der zweite Hohlraumteil 25B2 durch den dritten Isolierfilm 26 umgeben. Da der dritte Isolierfilm 26 mit einer nahezu gleichmäßigen Filmdicke ausgebildet wird, ist hier in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B2, die durch den dritten Isolierfilm 26 umgeben sind, die Breite W2 (siehe 16B) des zweiten Hohlraumteils 25B2 größer als die Breite W1 (siehe 16A) des ersten Hohlraumteils 25A1.
  • Dann werden die gleichen Prozesse wie in der obigen ersten Ausführungsform durchgeführt, werden die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B ausgebildet und wird somit der in 16A dargestellte erste Feldeffekttransistor Q1 nahezu fertiggestellt und wird der in der 16B dargestellte zweite Feldeffekttransistor Q3 nahezu fertiggestellt.
  • Danach werden wie in der obigen ersten Ausführungsform eine Verdrahtungsschicht und andere Isolierschichten auf der Isolierschicht 20 ausgebildet und wird somit die Halbleitervorrichtung 1A gemäß der zweiten Ausführungsform nahezu fertiggestellt.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1A der zweiten Ausführungsform können die gleichen Effekte wie im Verfahren zum Herstellen der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, das oben beschrieben wurde, erhalten werden. Außerdem ist es gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1A der zweiten Ausführungsform möglich, einen bilateral asymmetrischen zweiten Hohlraumteil 25B2 auszubilden, in dem die Breite des zweiten Teils 25B2-R breiter als die Breite des ersten Teils 25B2-L ist. Die Breite des zweiten Teils 25B2-R des zweiten Hohlraumteils 25B2 kann hier breiter als die Breite des zweiten Teils 25A1-R des ersten Hohlraumteils 25A1 gemacht werden.
  • Außerdem kann der asymmetrische zweite Hohlraumteil 25B2 mit der gleichen Anzahl an Masken wie in der ersten Ausführungsform gebildet werden.
  • (Dritte Ausführungsform)
  • <Konfiguration einer Halbleitervorrichtung>
  • Eine Halbleitervorrichtung 1B gemäß einer dritten Ausführungsform der vorliegenden Technologie hat grundsätzlich die gleiche Konfiguration wie die Halbleitervorrichtung 1 der obigen ersten Ausführungsform und enthält einen zweiten Feldeffekttransistor Q4 anstelle des zweiten Feldeffekttransistors Q2 der obigen ersten Ausführungsform. Das heißt, wie in 21A und 21B dargestellt ist, enthält die Halbleitervorrichtung 1B gemäß der dritten Ausführungsform der vorliegenden Technologie den im ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten ersten Feldeffekttransistor Q1 (siehe 21A) und den im zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten zweiten Feldeffekttransistor Q4 (siehe 21B). Wie in 21B dargestellt ist, enthält hier der zweite Feldeffekttransistor Q4 anstelle des zweiten Hohlraumteils 25B1 des obigen zweiten Feldeffekttransistors Q2 der ersten Ausführungsform einen zweiten Hohlraumteil 25B3. Die übrigen Konfigurationen sind die Gleichen wie jene in der obigen ersten Ausführungsform.
  • Wie der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform ist das Ebenenmuster des zweiten Hohlraumteils 25B3 des zweiten Feldeffekttransistors Q4, in Draufsicht betrachtet, ein kreisförmiges Ebenenmuster, das den Rumpfteil 31b2 der zweiten Gate-Elektrode 31B umgibt. Wie der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform umfasst daher, wie in 21B dargestellt ist, der zweite Hohlraumteil 25B3 einen auf einer Seite (linken Seite) des Rumpfteils 31b2 der zweiten Gate-Elektrode 31B positionierten ersten Teil 25B3-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31b2 der zweiten Gate-Elektrode 31B positionierten zweiten Teil 25B3-R in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. Anders als der zweite Hohlraumteil 25B1 der obigen ersten Ausführungsform hat hier in der dritten Ausführungsform der zweite Hohlraumteil 25B3 eine bilateral asymmetrische Konfiguration, bei der die Breite des zweiten Teils 25B3-R breiter als die Breite des ersten Teils 25B3-L ist. Eine in der Isolierschicht 20 vorgesehene dritte Öffnung 27C1 ist hier mit dem zweiten Teil 25B3-R des zweiten Hohlraumteils 25B3 verbunden.
  • Der zweite Hohlraumteil 25B3 ist breiter als der Rumpfteil 31b2 der zweiten Gate-Elektrode 31B und die zweite Gate-Öffnung 27B1 in der Richtung der Gate-Länge (longitudinalen Richtung) der zweiten Gate-Elektrode 31B. Die Breite W2 des zweiten Hohlraumteils 25B3 ist hier breiter als die Breite W1 des ersten Hohlraumteils 25A1. Das heißt, der zweite Hohlraumteil 25B3 ist breiter als der erste Hohlraumteil 25A1.
  • Entsprechend der Halbleitervorrichtung 1B gemäß der dritten Ausführungsform können die gleichen Effekte wie jene der Halbleitervorrichtung 1A gemäß der zweiten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Hier sind eine Verdrahtungsschicht und andere Isolierschichten oberhalb der Isolierschicht 20 vorgesehen; aber in 21A und 21B sind die Verdrahtungsschicht und andere Isolierfilme oberhalb der Isolierschicht 20 nicht dargestellt.
  • <Verfahren zum Herstellen einer Halbleitervorrichtung>
  • Als Nächstes wird mit Verweis auf 22A bis 24B ein Verfahren zum Herstellen der Halbleitervorrichtung 1B gemäß der dritten Ausführungsform beschrieben. 22A, 23A und 24A stellen Prozesse zum Ausbilden des ersten Feldeffekttransistors Q1 im ersten aktiven Gebiet 10A des Halbleitersubstrats 10 dar, und 22B, 23B und 24B stellen Prozesse zum Ausbilden des zweiten Feldeffekttransistors Q4 im zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 dar. Der erste Feldeffekttransistor Q1 und der zweite Feldeffekttransistor Q4 werden mittels desselben Prozesses gebildet.
  • Zunächst werden die gleichen Prozesse wie die in 7A bis 9B in der ersten Ausführungsform dargestellten Prozesse durchgeführt, und, wie in 22A und 22B dargestellt ist, werden das Paar erste Hauptelektroden 16A und 17A, das Paar zweite Hauptelektroden 16B und 17B, der erste Isolierfilm 21 und der zweite Isolierfilm 22 und dergleichen ausgebildet.
  • Als Nächstes wird wie in 22A und 22B dargestellt die erste Öffnung 24A1 im zweiten Isolierfilm 22 auf dem ersten aktiven Gebiet 10A der Hauptoberfläche de Halbleitersubstrats 10 ausgebildet und werden die zweite Öffnung 24B1 und eine dritte Öffnung 24C1, die einander benachbart sind, im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Die erste Öffnung 24A1, die zweite Öffnung 24B1 und die dritte Öffnung 24C1 werden gebildet, indem der zweite Isolierfilm 22 unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer allgemein bekannten Trockenätztechnik mit hoher Richtwirkung als anisotrope Ätztechnik wie in der obigen ersten Ausführungsform geätzt wird.
  • Die erste Öffnung 24A1 wird in Draufsicht zwischen dem Paar erste Hauptelektroden 16A und 17A ausgebildet und wird mit einem langen Ebenenmuster in der longitudinalen Richtung des Paars erste Hauptelektroden 16A und 17A ausgebildet. Die zweite Öffnung 24B1 und die dritte Öffnung 24C1 werden in Draufsicht zwischen dem Paar zweite Hauptelektroden 16B und 17B ausgebildet und werden mit einem langen Ebenenmuster in der longitudinalen Richtung des Paars zweite Hauptelektroden 16B und 17B ausgebildet.
  • Wie in 23A und 23B dargestellt ist, wird als Nächstes der erste Hohlraumteil 25A1, der breiter als die erste Öffnung 24A1 ist, gebildet, indem der erste Isolierfilm 21 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 durch die erste Öffnung 24A1 geätzt wird, und wird der zweite Hohlraumteil 25B3, der breiter als der erste Hohlraumteil 25A1 ist, gebildet, indem der erste Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 durch die zweite Öffnung 24B1 und die dritte Öffnung 24C1 geätzt wird.
  • Der erste Hohlraumteil 24A1 und der zweite Hohlraumteil 25B3 werden gebildet, indem der erste Isolierfilm 21 geätzt wird, indem eine isotrope Nassätzung mit geringerer Beschädigung auf der Hauptoberfläche des Halbleitersubstrats 10, das heißt der Oberfläche der Barrierenschicht 13, durchgeführt wird. Die Nassätzung des ersten Isolierfilms 21 wird unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22 wie in der obigen ersten Ausführungsform erhalten wird.
  • Da in diesem Prozess der erste Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B mit einer Ätzlösung geätzt wird, die durch zwei Öffnungen (die zweite Öffnung 24B1 und die dritte Öffnung 24C1) zugeführt wird, wird der zweite Hohlraumteil 25B3 mit der Breite W2 (siehe 21B) ausgebildet, die breiter als die Breite W1 (siehe 21A) des ersten Hohlraumteils 25A1 ist, der mit einer durch eine Öffnung zugeführten Ätzlösung gebildet wird. Da die dritte Öffnung 24C1 in Draufsicht zwischen der zweiten Öffnung 24B1 und der anderen zweiten Hauptelektrode 17B vorgesehen ist, wird außerdem die Breite des zweiten Hohlraumteils 25B3, die sich von der zweiten Öffnung 24B1 in Richtung der anderen zweiten Hauptelektrode 17B erstreckt, breiter ausgebildet als die Breite des zweiten Hohlraums 25B3, die sich von der zweiten Öffnung 24B1 zu einer zweiten Hauptelektrode 16B erstreckt.
  • Als Nächstes werden die gleichen Prozesse wie die in 13A und 13B in der obigen ersten Ausführungsform 1 dargestellten Prozesse durchgeführt, und, wie in 24A und 24B dargestellt ist, wird in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B3 der dritte Isolierfilm 26 ausgebildet, der den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Oberfläche der Barrierenschicht 13) bedeckt, jeweilige Seitenwände in der ersten Öffnung 24A1, der zweiten Öffnung 24B1 und der dritten Öffnung 24C1 des zweiten Isolierfilms 22 bedeckt und den zweiten Isolierfilm 22 bedeckt.
  • In diesem Prozess wird die den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfassende Isolierschicht 20 auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 ausgebildet.
  • Außerdem wird in diesem Prozess, da jeweilige Seitenwände in der ersten Öffnung 24A1 und einer zweiten Öffnung 24B1 des zweiten Isolierfilms 22 mit dem dritten Isolierfilm 26 bedeckt werden, die erste Gate-Öffnung 27A1 mit einer schmaleren Öffnungsbreite als die erste Öffnung 24A1 ausgebildet und werden eine zweite Gate-Öffnung 27B2 mit einer schmaleren Öffnungsbreite als die zweite Öffnung 24B1 und die dritte Öffnung 27C1 mit einer schmaleren Öffnungsbreite als die dritte Öffnung 24C1 ausgebildet.
  • Darüber hinaus werden in diesem Prozess der erste Hohlraumteil 25A1 und der zweite Hohlraumteil 25B3 durch den dritten Isolierfilm 26 umgeben. Da der dritte Isolierfilm 26 mit einer nahezu gleichmäßigen Filmdicke ausgebildet wird, ist hier in dem ersten Hohlraumteil 25A1 und dem zweiten Hohlraumteil 25B3, die durch den dritten Isolierfilm 26 umgeben sind, die Breite W2 (siehe 21B) des zweiten Hohlraumteils 25B3 breiter als die Breite W1 (siehe 21A) des ersten Hohlraumteils 25A1.
  • Danach werden die gleichen Prozesse wie in der obigen ersten Ausführungsform durchgeführt, werden die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B ausgebildet und wird somit der in 21A dargestellte erste Feldeffekttransistor Q1 nahezu fertiggestellt und wird der in 21B dargestellte zweite Feldeffekttransistor Q4 nahezu fertiggestellt.
  • Danach werden wie in der obigen ersten Ausführungsform eine Verdrahtungsschicht und andere Isolierschichten auf der Isolierschicht 20 ausgebildet, und somit wird die Halbleitervorrichtung 1 gemäß der zweiten Ausführungsform nahezu fertiggestellt.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1B der dritten Ausführungsform können die gleichen Effekte wie im Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Außerdem ist es gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1B der dritten Ausführungsform möglich, den bilateral asymmetrischen zweiten Hohlraumteil 25B3 auszubilden, in dem die Breite des zweiten Teils 25B3-R breiter als die Breite des ersten Teils 25B3-L ist.
  • Da der zweite Hohlraumteil 25B3, der breiter als der erste Hohlraumteil 25A1 ist, ohne Verwendung einer Ätzmaske gebildet werden kann, ist es außerdem möglich, die Anzahl an Produktionsprozessen im Vergleich mit der obigen ersten Ausführungsform und zweiten Ausführungsform zu reduzieren, und ist es möglich, die Produktionskosten der Halbleitervorrichtung 1B zu reduzieren.
  • In der obigen dritten Ausführungsform werden hier zwei Öffnungen (die zweite Öffnung 24B1 und die zweite Öffnung 24C1) im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B ausgebildet; es können aber drei oder mehr Öffnungen im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B ausgebildet werden. Eine Vielzahl von Öffnungen wird in vorbestimmten Intervallen in der Anordnungsrichtung des Paars zweiter Gate-Elektroden 17A und 17B angeordnet.
  • (Vierte Ausführungsform)
  • <Konfiguration einer Halbleitervorrichtung>
  • Wie in 25A und 25B dargestellt ist, enthält eine Halbleitervorrichtung 1C gemäß einer vierten Ausführungsform der vorliegenden Technologie das Halbleitersubstrat 10, eine erste Isolierschicht 20A, die auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen ist, und eine zweite Isolierschicht 20B, die auf dem zweiten aktiven Gebiet 10B vorgesehen ist, das vom ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 verschieden ist. Außerdem enthält die Halbleitervorrichtung 1C einen im ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten ersten Feldeffekttransistor Q5 und einen im zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten zweiten Feldeffekttransistor Q6. Der erste Feldeffekttransistor Q5 ist ein einen Hochfrequenzschalter des in 1 dargestellten Hochfrequenz-Schalterteils SW bildendes Element. Der zweite Feldeffekttransistor Q6 ist ein einen Hochfrequenz-Leistungsverstärker des in 1 dargestellten Hochfrequenz-Leistungsverstärkerteils PA bildendes Element.
  • Wie in 25A dargestellt ist, umfasst die erste Isolierschicht 20A ein Paar erste Ätzstopperteile 21A1 und 21A2, die auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 angeordnet sind, den zweiten Isolierfilm 22, der auf dem Paar erste Ätzstopperteile 21A1 und 21A2 vorgesehen ist, und den auf dem zweiten Isolierfilm 22 vorgesehenen dritten Isolierfilm 26.
  • Wie in 25B dargestellt ist, umfasst die zweite Isolierschicht 20B ein Paar zweite Ätzstopperteile 21B1 und 21B2, die auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind, den zweiten Isolierfilm 22, der auf dem Paar zweite Ätzstopperteile 21B1 und 21B2 vorgesehen ist, und den auf dem zweiten Isolierfilm 22 vorgesehenen dritten Isolierfilm 26.
  • Der erste Isolierfilm 21 (siehe 28A und 28B) ist aus beispielsweise einem Al3O2-Film gebildet. Das Paar erste Ätzstopperteile 21A1 und 21A2 und das Paar zweite Ätzstopperteile 21B1 und 21B2 sind aus beispielsweise einem Kristallisationsgebiet gebildet, in dem eine Wärmebehandlung an dem ersten Isolierfilm 21 (siehe 28A und 28B) durchgeführt wird, um die chemische Beständigkeit gegenüber einer Ätzlösung während einer Nassätzung zu steigern. Der zweite Isolierfilm 22 ist aus beispielsweise einem SiO2-Film mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 gebildet. Der erste Isolierfilm 21 ist mit beispielsweise einer Filmdicke von etwa 50 nm ausgebildet. Das Paar erste Ätzstopperteile 21A1 und 21A2, das Paar zweite Ätzstopperteile 21B1 und 21B2 und der zweite Isolierfilm 22 sind mit beispielsweise einer Filmdicke von etwa 50 nm ausgebildet.
  • Wie in 25A dargestellt ist, ist der dritte Isolierfilm 26 so ausgebildet, dass er den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Barrierenschicht 13) in einem ersten Hohlraumteil 25A2 bedeckt, der unten beschrieben werden soll. Außerdem ist, wie in 25B dargestellt ist, der dritte Isolierfilm 26 so ausgebildet, dass er den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Barrierenschicht 13) in einem zweiten Hohlraumteil 25B4 bedeckt, der unten beschrieben werden soll.
  • Wie in 25A dargestellt ist, umfasst der erste Feldeffekttransistor Q5 die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 eines zweidimensionalen Elektronengases. Außerdem umfasst der erste Feldeffekttransistor Q5 das Paar erste Hauptelektroden 16A und 17A, die voneinander getrennt und auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und als die Source-Elektrode und die Drain-Elektrode fungieren, und den ersten Hohlrauteil 25A2, der in der ersten Isolierschicht 20A zwischen dem Paar erste Hauptelektroden 16A und 17A vorgesehen ist. Außerdem enthält der erste Feldeffekttransistor Q5 die erste Gate-Elektrode 31A, die den auf der ersten Isolierschicht 20A positionierten Kopfteil 31a1 und den Rumpfteil 31a2 aufweist, der vom Kopfteil 31a1 aus die erste Isolierschicht 20A durchdringt und in Richtung des ersten Hohlraumteils 25A2 vorsteht, und bei der der Kopfteil 31a1 breiter als der Rumpfteil 31a2 ist. Das heißt, der erste Feldeffekttransistor Q5 der ersten Ausführungsform ist ein GaN-basierter Hetero-FET.
  • Die erste Gate-Elektrode 31A hat in Draufsicht betrachtet eine lange Form, und die Gate-Breite ist länger als die Gate-Länge. Die erste Gate-Elektrode 31A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15. In der ersten Gate-Elektrode 31A ist hier der Kopfteil 31a1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31a1 integrierte Rumpfteil 31a2 steht in Richtung des ersten Hohlraumteils 25A2 durch die in der ersten Isolierschicht 20A vorgesehene erste Gate-Öffnung 27A1 vor.
  • Das Paar erste Hauptelektroden 16A und 17A mit der Gate-Elektrode 31A dazwischen ist in der Richtung der Gate-Länge der ersten Gate-Elektrode 31A voneinander getrennt. Das Paar erste Hauptelektroden 16A und 17A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15 in der Richtung der Gate-Breite der ersten Gate-Elektrode 31A.
  • Das Ebenenmuster des ersten Hohlraumteils 25A2 ist in Draufsicht betrachtet ein kreisförmiges Ebenenmuster, das den Rumpfteil 31a2 der ersten Gate-Elektrode 31A umgibt. Wie in 25A dargestellt ist, umfasst daher der erste Hohlraumteil 25A2 einen auf einer Seite (linken Seite) des Rumpfteils 31a2 positionierten ersten Teil 25A2-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31a2 positionierten zweiten Teil 25A2-R in der Richtung der Gate-Länge der ersten Gate-Elektrode 31A. In der vierten Ausführungsform weist hier der erste Hohlraumteil 25A2 eine bilateral symmetrische Konfiguration auf, bei der der erste Teil 25A2-L und der zweite Teil 25A2-R im Wesentlichen die gleiche Breite aufweisen. In der Richtung der Gate-Länge (longitudinalen Richtung) der ersten Gate-Elektrode 31A ist der erste Hohlraumteil 25A2 breiter als der Rumpfteil 31a2 der ersten Gate-Elektrode 31A und der ersten Gate-Öffnung 27A1.
  • Wie in 25B dargestellt ist, umfasst der zweite Feldeffekttransistor Q6 die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 eines zweidimensionalen Elektronengases. Außerdem umfasst der zweite Feldeffekttransistor Q6 das Paar zweite Hauptelektroden 16B und 17B, die voneinander getrennt und auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und bei denen der Trennungsabstand L2 länger als der Trennungsabstand L1 zwischen dem Paar erste Hauptelektroden 16A und 17A des ersten Feldeffekttransistors Q5 (siehe 25A) ist, und den zweiten Hohlraumteil 25B4, der in der Isolierschicht 20B zwischen dem Paar zweite Hauptelektroden 16B und 17B vorgesehen ist. Das Paar zweite Hauptelektroden 16B und 17B fungiert als Source-Elektrode und Drain-Elektrode. Außerdem enthält der zweite Feldeffekttransistor Q6 die zweite Gate-Elektrode 31B, die den auf der zweiten Isolierschicht 20B positionierten Kopfteil 31b1 und den Rumpfteil 31b2 aufweist, der vom Kopfteil 31b1 aus die zweite Isolierschicht 20B durchdringt und in Richtung des zweiten Hohlraumteils 25B4 vorsteht, und bei der der Kopfteil 31b1 breiter als der Rumpfteil 31b2 ist. Das heißt, der zweite Feldeffekttransistor Q6 der vierten Ausführungsform ist wie der erste Feldeffekttransistor Q5 ebenfalls ein GaN-basierter Hetero-FET.
  • Die zweite Gate-Elektrode 31B hat in Draufsicht betrachtet eine lange Form, und die Gate-Breite ist länger als die Gate-Länge. Die zweite Gate-Elektrode 31B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15. In der zweiten Gate-Elektrode 31B ist hier der Kopfteil 31b1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31b1 integrierte Rumpfteil 31b2 steht durch die in der zweiten Isolierschicht 20B vorgesehene zweite Gate-Öffnung 27B1 in Richtung des zweiten Hohlraumteils 25B4 vor.
  • Das Paar zweite Hauptelektroden 16B und 17B mit der zweiten Gate-Elektrode 31B dazwischen ist in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B voneinander getrennt. Das Paar zweite Hauptelektroden 16B und 17B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15 in der Richtung der Gate-Breite der zweiten Gate-Elektrode 31B.
  • Das Ebenenmuster des zweiten Hohlraums 25B4 ist in Draufsicht betrachtet ein den Rumpfteil 31b2 der zweiten Gate-Elektrode 31B umgebendes kreisförmiges Ebenenmuster. Wie der erste Hohlraumteil 25A2 umfasst daher, wie in 25B dargestellt ist, der zweite Hohlraumteil 25B4 einen auf einer Seite (linken Seite) des Rumpfteils 31b2 positionierten ersten Teil 25B4--L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31b2 positionierten zweiten Teil 25B4-R in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. In der vierten Ausführungsform hat, obgleich man nicht darauf beschränkt ist, der zweite Hohlraumteil 25B4 eine bilateral symmetrische Konfiguration, bei der der erste Teil 25B4-L und der zweite Teil 25B4-R im Wesentlichen die gleiche Breite aufweisen.
  • In der Richtung der Gate-Länge (longitudinalen Richtung) der zweiten Gate-Elektrode 31B ist der zweite Hohlraum 25B4 breiter als der Rumpfteil 31b2 der zweiten Gate-Elektrode 31B und die zweite Gate-Öffnung 27B1. Wie in 25B und 25A dargestellt ist, ist hier die Breite W2 des zweiten Hohlraumteils 25B4 breiter als die Breite W1 des ersten Hohlraumteils 25A2. Das heißt, der zweite Hohlraumteil 25B4 ist breiter als der erste Hohlraumteil 25A2.
  • Wie in 25A dargestellt ist, ist der obere Teil des ersten Hohlraumteils 25A2 mit dem zweiten Isolierfilm 22 bedeckt und sind die Seitenteile des ersten Hohlraums 25A2 in der Breitenrichtung mit dem Paar erste Ätzstopperteile 21A1 und 21A2 bedeckt. Wie in 25B dargestellt ist, ist der obere Teil des zweiten Hohlraumteils 25B4 mit dem zweiten Isolierfilm 22 bedeckt und sind die Seitenteile des zweiten Hohlraumteils 25B4 in der Breitenrichtung mit dem Paar zweite Ätzstopperteile 21B1 und 21B2 bedeckt.
  • Gemäß der Halbleitervorrichtung 1C der vierten Ausführungsform können die gleichen Effekte wie jene der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Eine Verdrahtungsschicht und andere Isolierschichten sind hier oberhalb der Isolierschicht 20 vorgesehen; aber in 25A und 25B sind die Verdrahtungsschicht und anderen Isolierfilme oberhalb der Isolierschicht 20 nicht dargestellt.
  • <Verfahren zum Herstellen einer Halbleitervorrichtung>
  • Als Nächstes werden mit Verweis auf 26A bis 31B ein Verfahren zum Herstellen der Halbleitervorrichtung 1C gemäß der vierten Ausführungsform beschrieben. 26A, 27A, 28A, 29A, 30A und 31A zeigen Prozesse zum Ausbilden des ersten Feldeffekttransistors Q5 im ersten aktiven Gebiet 10A des Halbleitersubstrats 10, und 26B, 27B, 28B, 29B, 30B und 31B zeigen Prozesse zum Ausbilden des zweiten Feldeffekttransistors Q6 im zweiten aktiven Gebiet 10B des Halbleitersubstrats 10. Der erste Feldeffekttransistor Q5 und der zweite Feldeffekttransistor Q6 werden mittels desselben Prozesses gebildet.
  • Zunächst werden die gleichen Prozesse wie die in 7A bis 9B in der ersten Ausführungsform dargestellten Prozesse durchgeführt, und werden, wie in 26A und 26B dargestellt ist, das Paar erste Hauptelektroden 16A und 17A, das Paar zweite Hauptelektroden 16B und 17B, der erste Isolierfilm 21 und der zweite Isolierfilm 22 und dergleichen ausgebildet.
  • Als Nächstes werden der zweite Isolierfilm 22 und der erste Isolierfilm 21 nacheinander strukturiert, und, wie in 27A dargestellt ist, werden der zweite Isolierfilm 22 und der erste Isolierfilm 21 mit einem Muster, bei dem man Enden (Seitenwände) in der Breitenrichtung auf dem Paar erste Hauptelektroden 16A und 17A enden lässt, auf dem ersten aktiven Gebiet 10A ausgebildet, und werden, wie in 27B dargestellt ist, der zweite Isolierfilm 22 und der erste Isolierfilm 21 mit einem Muster, bei dem man Enden in der Breitenrichtung auf dem Paar zweite Hauptelektroden 16B und 17B enden lässt, auf dem zweiten aktiven Gebiet 10B ausgebildet. Der zweite Isolierfilm 22 und der erste Isolierfilm 21 werden unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer anisotropen Trockenätztechnik strukturiert.
  • In diesem Prozess ist, da der Trennungsabstand L2 zwischen dem Paar zweite Hauptelektroden 16B und 17B (siehe 25B) länger als der Trennungsabstand L1 zwischen dem Paar erste Hauptelektroden 16A und 17A (siehe 25A) ist, wie in 27A und 27B dargestellt ist, die Breite des ersten Isolierfilms 21 und des zweiten Isolierfilms 22 auf dem zweiten aktiven Gebiet 10B länger als die Breite sowohl des ersten Isolierfilms 21 als auch des zweiten Isolierfilms 22 auf dem ersten aktiven Gebiet 10a.
  • Als Nächstes wird eine Wärmebehandlung an dem ersten Isolierfilm 21 durchgeführt, und, wie in 28A und 28B dargestellt ist, wird das Paar erste Ätzstopperteile 21A1 und 21A2 mit einer höheren Ätzselektivität als der erste Isolierfilm 21 an einer Endseite und der anderen Endseite des ersten Isolierfilms 21 auf dem ersten aktiven Gebiet 10A in der Breitenrichtung ausgebildet und wird das Paar zweite Ätzstopperteile 21B1 und 21B2, welche eine höhere Ätzselektivität als der erste Isolierfilm 21 aufweisen und zwischen denen der Trennungsabstand länger als der Trennungsabstand zwischen dem Paar erste Ätzstopperteile 21A1 und 21A2 ist, an einer Endseite und der anderen Endseite des ersten Isolierfilms 21 auf dem zweiten aktiven Gebiet 10B in der Breitenrichtung ausgebildet.
  • In diesem Prozess wird, da die obere Oberfläche des aus einem Al2O3-Film bestehenden ersten Isolierfilms 21 mit dem zweiten Isolierfilm 22 bedeckt ist, ein Kristallisationsgebiet, in dem die chemische Beständigkeit während einer Trockenätzung stark ist, vom Ende bis zum Inneren entsprechend einer Wärmebehandlung erzeugt. Da dieses Kristallisationsgebiet eine hohe Ätzselektivität in Bezug auf den ersten Isolierfilm 21 aufweist, in dem kein Kristallisationsgebiet erzeugt wird, fungiert es als die ersten Ätzstopperteile 21A1 und 21A2 und die zweiten Ätzstopperteile 21B1 und 21B2, wenn der erste Isolierfilm 21 nassgeätzt wird, um einen Hohlraumteil auszubilden.
  • Als Nächstes werden die gleichen Prozesse wie die in 10A und 10B in der obigen ersten Ausführungsform dargestellten Prozesse durchgeführt, und, wie in 29A und 29B dargestellt ist, wird die erste Öffnung 24A1 im zweiten Isolierfilm 22 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 ausgebildet und wird die zweite Öffnung 24B1 im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Die erste Öffnung 24A1 wird in Draufsicht beispielsweise an der Mittelposition zwischen dem Paar erste Ätzstopperteile 21A1 und 21A2 ausgebildet. Außerdem wird die zweite Öffnung 24B1 in Draufsicht beispielsweise an der Mittelposition zwischen dem Paar zweite Ätzstopperteile 21B1 und 21B2 ausgebildet.
  • Wie in 30A und 30B dargestellt ist, wird als Nächstes der erste Hohlraumteil 25A2, der breiter als die erste Öffnung 24A1 ist, ausgebildet, indem der erste Isolierfilm 21 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 durch die erste Öffnung 24A1 geätzt wird, und wird der zweite Hohlraumteil 25B4, der breiter als der erste Hohlraumteil 25A2 ist, ausgebildet, indem der erste Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 durch die zweite Öffnung 24B1 geätzt wird. Wie in der obigen ersten Ausführungsform wird das Ätzen des ersten Isolierfilms 21 durchgeführt, indem isotropes Nassätzen mit geringer Beschädigung auf der Hauptoberfläche des Halbleitersubstrats (der Oberfläche der Barrierenschicht 13) durchgeführt wird. Die Nassätzung des ersten Isolierfilms 21 wird unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22, das Paar erste Ätzstopperteile 21A1 und 21A2 und das Paar zweite Ätzstopperteile 21B1 und 21B2 erhalten wird.
  • In diesem Prozess ist es, da das Paar erste Ätzstopperteile 21A1 und 21A2 eine höhere Ätzselektivität in Bezug auf den ersten Isolierfilm 21 aufweist, möglich, eine übermäßige Ausdehnung des ersten Hohlraums 25A2 in der Breitenrichtung (lateralen Richtung) zu verhindern. Da das Paar zweite Ätzstopperteile 21B1 und 21B2 eine höhere Ätzselektivität als der erste Isolierfilm 21 aufweist, ist es außerdem möglich, eine übermäßige Ausdehnung des zweiten Hohlraumteils 25B4 in der Breitenrichtung (lateralen Richtung) zu verhindern. Das heißt, die Breite des ersten Hohlraumteils 25A2 kann entsprechend dem Paar erste Ätzstopperteile 21A1 und 21A2 gesteuert werden und die Breite des zweiten Hohlraumteils 25B4 kann entsprechend dem Paar zweite Ätzstopperteile 21B1 und 21B2 gesteuert werden.
  • Als Nächstes werden die gleichen Prozesse wie die in 14A und 14B in der obigen ersten Ausführungsform 1 dargestellten Prozesse durchgeführt, und, wie in 31A und 31B dargestellt ist, wird in dem ersten Hohlraumteil 25A2 und im zweiten Hohlraumteil 25B4 der dritte Isolierfilm 26 ausgebildet, der den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Oberfläche der Barrierenschicht 13) bedeckt, jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 bedeckt und den zweiten Isolierfilm 22 bedeckt.
  • In diesem Prozess wird die erste Isolierschicht 20A, die ein Paar erste Ätzstopperteile 21A1 und 21A2, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfasst, auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet und wird die zweite Isolierschicht 20B, die ein Paar Ätzstopperteile 21B1 und 21B2, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfasst, auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet.
  • Außerdem wird in diesem Prozess, da die jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 mit dem dritten Isolierfilm 26 bedeckt sind, die erste Gate-Öffnung 27A1 mit einer schmaleren Öffnungsbreite als die erste Öffnung 24A1 ausgebildet und wird die zweite Gate-Öffnung 27B1 mit einer schmaleren Öffnungsbreite als die zweite Öffnung 24B1 ausgebildet. Außerdem werden in diesem Prozess der erste Hohlraumteil 25A2 und der zweite Hohlraumteil 25B4 vom dritten Isolierfilm 26 umgeben. Da der dritte Isolierfilm 26 hier mit einer nahezu gleichmäßigen Filmdicke ausgebildet wird, ist in dem ersten Hohlraumteil 25A2 und dem zweiten Hohlraumteil 25B4, die vom dritten Isolierfilm 26 umgeben sind, die Breite W2 (siehe 25B) des zweiten Hohlraumteils 25B4 breiter als die Breite W1 (siehe 25A) des ersten Hohlraumteils 25A2.
  • Danach werden die gleichen Prozesse wie jene in der obigen ersten Ausführungsform durchgeführt, werden die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B ausgebildet und wird somit der in 25A dargestellte erste Feldeffekttransistor Q5 nahezu fertiggestellt und wird der in 25B dargestellte zweite Feldeffekttransistor Q6 nahezu fertiggestellt.
  • Danach werden wie in der obigen ersten Ausführungsform eine Verdrahtungsschicht und andere Isolierschichten auf der ersten Isolierschicht 20A und der zweiten Isolierschicht 20B ausgebildet, und somit wird die Halbleitervorrichtung 1C gemäß der vierten Ausführungsform nahezu fertiggestellt.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1C der vierten Ausführungsform können wie beim Verfahren zum Herstellen der Halbleitervorrichtung 1 gemäß der obigen ersten Ausführungsform der erste Hohlraumteil 25A2 und der zweite Hohlraumteil 25B4, der breiter als der erste Hohlraumteil 25A2 ist, mittels desselben Prozesses gebildet werden.
  • Da der zweite Hohlraumteil 25B4, der breiter als der erste Hohlraumteil 25A2 ist, ohne Verwendung einer Ätzmaske gebildet werden kann, ist es außerdem möglich, die Anzahl an Produktionsschritten im Vergleich mit der obigen ersten Ausführungsform und zweiten Ausführungsform zu reduzieren, und ist es möglich, Produktionskosten der Halbleitervorrichtung 1C zu reduzieren.
  • Da die Breite des ersten Hohlraumteils 25A2 gemäß dem Trennungsabstand zwischen dem Paar erste Ätzstopperteile 21A1 und 21A2 gesteuert werden kann und die Breite des zweiten Hohlraumteils 25B4 gemäß dem Trennungsabstand zwischen dem Paar zweite Ätzstopperteile 21B1 und 21B2 gesteuert werden kann, ist es außerdem möglich, die Breiten des ersten Hohlraumteils 25A2 und des zweiten Hohlraumteils 25B4 frei festzulegen.
  • In der vierten Ausführungsform wurde hier ein Fall beschrieben, bei dem der erste Hohlraumteil 25A2 und der zweite Hohlraumteil 25B4 bilateral symmetrisch sind. Die vorliegende Technologie ist jedoch nicht auf den bilateral symmetrischen ersten Hohlraumteil 25A2 und zweiten Hohlraumteil 25B4 beschränkt. Wenn die erste Öffnung 24A1, die in Richtung irgendeines des Paars erste Ätzstopperteile 21A1 und 21A2 exzentrisch (vorgespannt) ist, im zweiten Isolierfilm 22 ausgebildet wird, kann beispielsweise ein bilateral asymmetrischer erster Hohlraumteil 25A2 ausgebildet werden. Wenn die zweite Öffnung 24B1, die in Richtung irgendeines des Paars zweite Ätzstopperteile 21B1 und 21B2 exzentrisch ist, im zweiten Isolierfilm 22 ausgebildet wird, kann ähnlich der bilateral asymmetrische zweite Hohlraumteil 25B1 ausgebildet werden.
  • (Fünfte Ausführungsform)
  • <Konfiguration einer Halbleitervorrichtung>
  • Wie in 32A und 32B dargestellt ist, umfasst eine Halbleitervorrichtung 1D gemäß einer fünften Ausführungsform der vorliegenden Technologie das Halbleitersubstrat 10 und die Isolierschicht 20, die auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen ist. Darüber hinaus umfasst die Halbleitervorrichtung 1D einen im ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildeten ersten Feldeffekttransistor Q7 und einen zweiten Feldeffekttransistor Q8, der im zweiten aktiven Gebiet 10B ausgebildet ist, das vom ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 verschieden ist. Der erste Feldeffekttransistor Q7 ist ein einen Hochfrequenzschalter des in 1 dargestellten Hochfrequenz-Schalterteils SW bildendes Element. Der zweite Feldeffekttransistor Q8 ist ein einen Hochfrequenz-Leistungsverstärker des in 1 dargestellten Hochfrequenz-Leistungsverstärkerteils PA bildendes Element.
  • Die Isolierschicht 20 umfasst den auf der Hauptoberfläche des Halbleitersubstrats 10 vorgesehenen ersten Isolierfilm 21, den auf dem ersten Isolierfilm 21 vorgesehenen zweiten Isolierfilm 22 und den auf dem zweiten Isolierfilm 22 vorgesehenen dritten Isolierfilm 26. Der erste Isolierfilm 21 ist aus beispielsweise einem Al3O2-Film gebildet. Der zweite Isolierfilm 22 ist aus beispielsweise einem SiO2-Film mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 gebildet. Der erste Isolierfilm 21 ist mit beispielsweise einer Filmdicke von etwa 50 nm ausgebildet, und der zweite Isolierfilm 22 ist mit beispielsweise einer Filmdicke von etwa 50 nm ausgebildet.
  • Der dritte Isolierfilm 26 ist so ausgebildet, dass er den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Barrierenschicht 13) in einem ersten Hohlraumteil 25A3 und einem zweiten Hohlraumteil 25B5 bedeckt, die unten beschrieben werden sollen.
  • Wie in 32A dargestellt ist, umfasst der erste Feldeffekttransistor Q7 die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 eines zweidimensionalen Elektronengases. Darüber hinaus umfasst der erste Feldeffekttransistor Q7 das Paar erste Hauptelektroden 16A und 17A, die voneinander getrennt und auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und als Source-Elektrode und Drain-Elektrode fungieren, und den ersten Hohlraumteil 25A3, der in der ersten Isolierschicht 20A zwischen dem Paar erste Hauptelektroden 16A und 17A vorgesehen ist. Außerdem umfasst der erste Feldeffekttransistor Q7 die erste Gate-Elektrode 31A, die den auf der Isolierschicht 20 positionierten Kopfteil 31a1 und den Rumpfteil 31a2 aufweist, der vom Kopfteil 31a1 aus die Isolierschicht 20 durchdringt und in Richtung des ersten Hohlraumteils 25A3 vorsteht, und bei der der Kopfteil 31a1 breiter als der Rumpfteil 31a2 ist. Das heißt, der erste Feldeffekttransistor Q7 der ersten Ausführungsform ist ein GaN-basierter Hetero-FET.
  • Die erste Gate-Elektrode 31A hat in Draufsicht betrachtet eine lange Form, und die Gate-Breite ist länger als die Gate-Länge. Die erste Gate-Elektrode 31A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15. In der ersten Gate-Elektrode 31A ist hier der Kopfteil 31a1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31a1 integrierte Rumpfteil 31a2 ragt durch die in der Isolierschicht 20 vorgesehene erste Gate-Öffnung 27A1 in Richtung des ersten Hohlraumteils 25A3 vor.
  • Das Paar erste Hauptelektroden 16A und 17A mit der ersten Gate-Elektrode 31A dazwischen ist in der Richtung der Gate-Länge der ersten Gate-Elektrode 31A voneinander getrennt. Das Paar erste Hauptelektroden 16A und 17A erstreckt sich hier über das erste aktive Gebiet 10A und das inaktive Gebiet 15 in der Richtung der Gate-Breite der erste Gate-Elektrode 31A.
  • Die Ebenenrichtung des ersten Hohlraumteils 25A3 ist in Draufsicht betrachtet ein den Rumpfteil 31a2 der ersten Gate-Elektrode 31A umgebendes kreisförmiges Ebenenmuster. Wie in 32A dargestellt ist, umfasst daher der erste Hohlraumteil 25A3 einen auf einer Seite (linken Seite) des Rumpfteils 31a2 positionierten ersten Teil 25A3-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31a2 positionierten zweiten Teil 25A3-R in der Richtung der Gate-Länge der ersten Gate-Elektrode 31A. In der fünften Ausführungsform hat hier der erste Hohlraumteil 25A3 eine bilateral symmetrische Konfiguration, bei der der erste Teil 25A3-L und der zweite Teil 25A3-R im Wesentlichen die gleiche Breite haben. In der Richtung der Gate-Länge (kurzen Richtung) der ersten Gate-Elektrode 31A ist der erste Hohlraumteil 25A3 breiter als der Rumpfteil 31a2 der ersten Gate-Elektrode 31A und die Gate-Öffnung 27A1.
  • Wie in 32B dargestellt ist, umfasst der zweite Feldeffekttransistor Q8 die Pufferschicht 11a, die Kanalschicht 12, die Barrierenschicht 13 und die Schicht 14 einen zweidimensionalen Elektronengases. Darüber hinaus umfasst der zweite Feldeffekttransistor Q8 das Paar zweite Hauptelektroden 16B und 17B, die voneinander getrennt und auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 vorgesehen sind und bei denen der Trennungsabstand L2 länger als der Trennungsabstand L1 (siehe 32A) zwischen dem Paar erste Hauptelektroden 16A und 17A des ersten Feldeffekttransistor Q7 ist, und den zweiten Hohlraumteil 25B5, der in der Isolierschicht 20 zwischen dem Paar zweite Hauptelektroden 16B und 17B vorgesehen ist. Das Paar zweite Hauptelektroden 16B und 17B fungiert als Source-Elektrode und Drain-Elektrode. Außerdem umfasst der zweite Feldeffekttransistor Q8 die zweite Gate-Elektrode 31B, die den auf der Isolierschicht 20 positionierten Kopfteil 31b1 und den Rumpfteil 31b2 aufweist, der vom Kopfteil 31b1 aus die zweite Isolierschicht 20B durchdringt und in Richtung des zweiten Hohlraumteils 25B5 vorsteht, und bei der der Kopfteil 31b1 breiter als der Rumpfteil 31b2 ist. Das heißt, der zweite Feldeffekttransistor Q8 der fünften Ausführungsform ist ebenfalls ein GaN-basierter Hetero-FET wie der erste Feldeffekttransistor Q7.
  • Die zweite Gate-Elektrode 31B hat in Draufsicht betrachtet eine lange Form, und die Gate-Breite ist länger als die Gate-Länge. Die zweite Gate-Elektrode 31B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15. In der zweiten Gate-Elektrode 31B ist hier der Kopfteil 31b1 auf dem dritten Isolierfilm 26 positioniert, und der mit dem Kopfteil 31b1 integrierte Rumpfteil 31b2 ragt durch die in der zweiten Isolierschicht 20B vorgesehene zweite Gate-Öffnung 27B1 in Richtung des zweiten Hohlraumteils 25B5 vor.
  • Das Paar zweite Hauptelektroden 16B und 17B mit der zweiten Gate-Elektrode 31B dazwischen ist in der Richtung der Gate-Länge (der kurzen Richtung und der Breitenrichtung) der zweiten Gate-Elektrode 31B voneinander getrennt. Das Paar zweite Hauptelektroden 16B und 17B erstreckt sich hier über das zweite aktive Gebiet 10B und das inaktive Gebiet 15 in der Richtung der Gate-Breite (der longitudinalen Richtung und der Längenrichtung) der zweiten Gate-Elektrode 31B.
  • Das Ebenenmuster des zweiten Hohlraumteils 25B5 ist in Draufsicht betrachtet ein den Rumpfteil 31b2 der zweiten Gate-Elektrode 31B umgebendes kreisförmiges Ebenenmuster. Wie der erste Hohlraumteil 25A3 umfasst daher, wie in 32B dargestellt ist, der zweite Hohlraumteil 25B5 einen auf einer Seite (linken Seite) des Rumpfteils 31b2 positionierten ersten Teil 25B5-L und einen auf der anderen Seite (rechten Seite) des Rumpfteils 31b2 positionierten zweiten Teil 25B5-R in der Richtung der Gate-Länge der zweiten Gate-Elektrode 31B. Im Gegensatz zum zweiten Hohlraumteil 25B1 der obigen ersten Ausführungsform hat hier in der fünften Ausführungsform der zweite Hohlraumteil 25B5 eine bilateral asymmetrische Konfiguration, bei der die Breite des zweiten Teils 25B5-R breiter als die Breite des ersten Teils 25B5-L ist.
  • In der Richtung der Gate-Länge (longitudinalen Richtung) der zweiten Gate-Elektrode 31B ist der zweite Hohlraumteil 25B5 breiter als der Rumpfteil 31b2 der zweiten Gate-Elektrode 31B und die zweite Gate-Öffnung 27B1. Wie in 32B dargestellt ist, ist hier die Breite W2 des zweiten Hohlraumteils 25B5 breiter als die Breite W1 des ersten Hohlraumteils 25A3, die in 32A dargestellt ist. Das heißt, der zweite Hohlraumteil 25B5 ist breiter als der erste Hohlraumteil 25A3.
  • Wie in 32A dargestellt ist, ist eine erste Stopperöffnung 21A3, in der der zweite Isolierfilm 22 eingebettet ist, zwischen einer ersten Hauptelektrode 16A und dem ersten Hohlraumteil 25A3 zwischen dem Paar erste Hauptelektroden 16A und 17A vorgesehen. Die erste Stopperöffnung 21A3 erstreckt sich in der longitudinalen Richtung einer ersten Hauptelektrode 16A. Darüber hinaus ist eine erste Stopperöffnung 21A4, in der der zweite Isolierfilm 22 eingebettet ist, zwischen der anderen ersten Hauptelektrode 17A und dem ersten Hohlraumteil 25A3 vorgesehen. Die erste Stopperöffnung 21A2 erstreckt sich in der longitudinalen Richtung der anderen ersten Hauptelektrode 17A.
  • Wie in 32B dargestellt ist, ist eine zweite Stopperöffnung 21B3 in der der zweite Isolierfilm 22 eingebettet ist, zwischen einer zweiten Hauptelektrode 16B und dem zweiten Hohlraumteil 25B5 zwischen dem Paar zweite Hauptelektroden 16B und 17B vorgesehen. Die zweite Stopperöffnung 21B3 erstreckt sich in der longitudinalen Richtung einer zweiten Hauptelektrode 16B.
  • Da der im Innern jeder des Paars erste Stopperöffnungen 21A3 und 21A4 positionierte zweite Isolierfilm 22 (siehe 32A) aus einem Isolierfilm mit einer höheren Ätzrate als der erste Isolierfilm 21 gebildet ist, fungiert er als Ätzstopper, wenn der erste Isolierfilm 21 geätzt wird, um den ersten Hohlraumteil 25A3 auszubilden. Da der im Innern der zweiten Stopperöffnung 21B3 positionierte zweite Isolierfilm 22 aus einem Isolierfilm mit einer höheren Ätzrate als der erste Isolierfilm 21 gebildet ist, fungiert er als Ätzstopper, wenn der erste Isolierfilm 21 geätzt wird, um den zweiten Hohlraumteil 25B5 auszubilden.
  • Gemäß der Halbleitervorrichtung 1D der fünften Ausführungsform können die gleichen Effekte wie jene der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Eine Verdrahtungsschicht und andere Isolierschichten werden hier oberhalb der Isolierschicht 20 ausgebildet; aber in 32A und 32B sind die Verdrahtungsschicht und andere Isolierschichten oberhalb der Isolierschicht 20 nicht dargestellt.
  • <Verfahren zum Herstellen einer Halbleitervorrichtung>
  • Als Nächstes wird mit Verweis auf 33A bis 37B ein Verfahren zum Herstellen der Halbleitervorrichtung 1D gemäß der fünften Ausführungsform beschrieben. 33A, 34A, 35A, 36A und 37A zeigen Prozesse zum Ausbilden des ersten Feldeffekttransistors Q7 im ersten aktiven Gebiet 10A des Halbleitersubstrats 10. 33B, 34B, 35B, 36B und 37B zeigen Prozesse zum Ausbilden des zweiten Feldeffekttransistors Q8 im zweiten aktiven Gebiet 10B des Halbleitersubstrats 10. Der erste Feldeffekttransistor Q7 und der zweite Feldeffekttransistor Q8 werden mittels desselben Prozesses gebildet.
  • Zunächst werden die gleichen Prozesse wie die in 7A bis 9B in der ersten Ausführungsform beschriebenen Prozesse durchgeführt, und, wie in 33A und 33B dargestellt ist, werden das Paar erste Hauptelektroden 16A und 17A, das Paar zweite Hauptelektroden 16B und 17B, der erste Isolierfilm 21 und dergleichen gebildet.
  • Wie in 33A und 33B dargestellt ist, wird als Nächstes das Paar erste Stopperöffnungen 21A3 und 21A4, die voneinander getrennt sind, im ersten Isolierfilm 21 auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet und wird die zweite Stopperöffnung 21B3 im ersten Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Das Paar erste Stopperöffnungen 21A3 und 21A4 und die zweite Stopperöffnung 21B3 werden unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer anisotropen Trockenätztechnik ausgebildet. Das Paar erste Stopperöffnungen 21A3 und 21A4 wird zwischen dem Paar erste Hauptelektroden 16A und 17A angeordnet. Eine erste Stopperöffnung 21A3 erstreckt sich hier entlang einer ersten Hauptelektrode 16A, und die andere erste Stopperöffnung 21A4 erstreckt sich entlang der anderen ersten Hauptelektrode 17A. Die zweite Stopperöffnung 21B3 ist zwischen dem Paar zweite Hauptelektroden 16B und 17B angeordnet. Die zweite Stopperöffnung 21B3 ist hier in Richtung irgendeiner des Paars zweite Hauptelektroden 16B und 17B und in der fünften Ausführungsform in Richtung einer zweiten Hauptelektrode 16B exzentrisch und erstreckt sich entlang einer zweiten Hauptelektrode 16B.
  • Als Nächstes wird, wie in 34A und 34B dargestellt ist, der zweite Isolierfilm 22 auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 mit dem ersten Isolierfilm 21 dazwischen ausgebildet, um das Innere des Paars erste Stopperöffnungen 21A3 und 21A4 und das Innere der zweiten Stopperöffnung 21B3 einzubetten. Der zweite Isolierfilm 22 wird aus einem Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 gebildet. Beispielsweise wird als der erste Isolierfilm 21 mittels eines Atomgasphasenabscheidungs- (ALD-) Verfahrens ein Al2O3-Film gebildet. Ein SiO2-Film wird dann mittels eines CVD-Verfahrens als der zweite Isolierfilm 22 ausgebildet.
  • Wie in 35A und 35B dargestellt ist, wird die erste Öffnung 24A1, die in Draufsicht zwischen dem Paar erste Stopperöffnungen 21A3 und 21A4 positioniert ist, im zweiten Isolierfilm 22 auf dem ersten aktiven Gebiet 10A der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet und wird die der zweiten Stopperöffnung 21B3 benachbarte zweite Öffnung 24B1 im zweiten Isolierfilm 22 auf dem zweiten aktiven Gebiet 10B der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Die erste Öffnung 24A1 und die zweite Öffnung 24B1 werden gebildet, indem der zweite Isolierfilm 22 unter Verwendung einer allgemein bekannten Fotolithografietechnik und einer allgemein bekannten Trockenätztechnik mit hoher Richtwirkung geätzt wird.
  • Die erste Öffnung 24A1 wird in Draufsicht bei der Mittelposition zwischen dem Paar erste Hauptelektroden 16A und 17A, mit anderen Worten dem Paar erste Stopperöffnungen 21A3 und 21A4, gebildet und mit einem langen Ebenenmuster in der longitudinalen Richtung des Paars erste Hauptelektroden 16A und 17A ausgebildet. Die zweite Öffnung 24B1 wird in Draufsicht exzentrisch in Richtung der zweiten Stopperöffnung 21B3 zwischen dem Paar zweite Hauptelektroden 16B und 17B, mit anderen Worten zwischen der zweiten Stopperöffnung 21B3 und der anderen zweiten Hauptelektrode 17B, gebildet und mit einem langen Ebenenmuster in der longitudinalen Richtung des Paars zweite Hauptelektroden 16B und 17B ausgebildet.
  • Wie in 36A und 36B dargestellt ist, wird als Nächstes der erste Hohlraumteil 24A3, der breiter als die erste Öffnung 24A1 ist, gebildet, indem der erste Isolierfilm 21 auf dem ersten aktiven Gebiet 10A des Halbleitersubstrats 10 durch die erste Öffnung 24A1 geätzt wird, und wird der zweite Hohlraumteil 25B5, der breiter als der erste Hohlraumteil 25A3 ist, gebildet, indem der erste Isolierfilm 21 auf dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 durch die zweite Öffnung 24B1 geätzt wird.
  • Der erste Hohlraumteil 25A3 und der zweite Hohlraumteil 25B5 werden durch Ätzen des ersten Isolierfilms 21 ausgebildet, indem eine isotrope Nassätzung mit geringerer Beschädigung auf der ersten Hauptoberfläche des Halbleitersubstrats 10, das heißt der Oberfläche der Barrierenschicht 13, durchgeführt wird. Die Nassätzung des ersten Isolierfilms 21 wird unter Bedingungen durchgeführt, bei denen eine Ätzselektivität in Bezug auf den zweiten Isolierfilm 22 wie in der obigen ersten Ausführungsform erhalten wird.
  • In diesem Prozess ist es, da der zweite Isolierfilm 22 mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 nach vorne in die Richtung, in die sich der erste Hohlraumteil 25A3 erstreckt, vorgesehen ist, möglich, eine übermäßige Ausdehnung des ersten Hohlraumteils 25A3 in der Breitenrichtung (lateralen Richtung) zu verhindern. Da der zweite Isolierfilm 22 mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm 21 nach vorne in die Richtung vorgesehen ist, in die sich der zweite Hohlraumteil 25B5 erstreckt, ist es außerdem möglich, eine übermäßige Ausdehnung des zweiten Hohlraumteils 25B5 in der Breitenrichtung (lateralen Richtung) zu verhindern. Das heißt, die Breite des ersten Hohlraumteils 25A3 kann entsprechend dem zweiten Isolierfilm 22 gesteuert werden, der in jede des Paars erste Stopperöffnungen 21A3 und 21A4 eingebettet ist, und die Breite des zweiten Hohlraumteils 25B5 kann entsprechend dem zweiten Isolierfilm 22, der in die zweite Stopperöffnung 21B3 eingebettet ist, gesteuert werden.
  • Als Nächstes werden die gleichen Prozesse wie die in 14A und 14B in der obigen ersten Ausführungsform 1 dargestellten Prozesse durchgeführt, und, wie in 37A und 37B dargestellt ist, wird der dritte Isolierfilm 26 ausgebildet, der den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und die Hauptoberfläche des Halbleitersubstrats 10 (die Oberfläche der Barrierenschicht 13) in dem ersten Hohlraumteil 25A3 und dem zweiten Hohlraumteil 25B5 bedeckt, jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 bedeckt und den zweiten Isolierfilm 22 bedeckt.
  • In diesem Prozess wird die den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfassende Isolierschicht 20 auf dem ersten aktiven Gebiet 10A und dem zweiten aktiven Gebiet 10B des Halbleitersubstrats 10 ausgebildet.
  • Außerdem wird in diesem Prozess, da jeweilige Seitenwände in der ersten Öffnung 24A1 und der zweiten Öffnung 24B1 des zweiten Isolierfilms 22 mit dem dritten Isolierfilm 26 bedeckt sind, die erste Gate-Öffnung 27A1 mit einer schmaleren Öffnungsbreite als die erste Öffnung 24A1 ausgebildet und wird die zweite Gate-Öffnung 27B1 mit einer schmaleren Öffnungsbreite als die zweite Öffnung 24B1 ausgebildet. Darüber hinaus werden in diesem Prozess der erste Hohlraumteil 25A3 und der zweite Hohlraumteil 25B5 durch den dritten Isolierfilm 26 umgeben. Da der dritte Isolierfilm 26 mit einer nahezu gleichmäßigen Filmdicke ausgebildet wird, ist hier in dem ersten Hohlraumteil 25A3 und dem zweitem Hohlraumteil 25B5, die durch den dritten Isolierfilm 26 umgeben sind, die Breite W2 (siehe 37B) des zweiten Hohlraumteils 25B5 breiter als die Breite W1 (siehe 37A) des ersten Hohlraumteils 25A3.
  • Danach werden die gleichen Prozesse wie in der obigen ersten Ausführungsform durchgeführt und werden die erste Gate-Elektrode 31A und die zweite Gate-Elektrode 31B gebildet, und somit wird der in 32A dargestellte erste Feldeffekttransistor Q7 nahezu fertiggestellt und wird der in 32B dargestellte zweite Feldeffekttransistor Q8 nahezu fertiggestellt.
  • Wie in der obigen ersten Ausführungsform werden danach eine Verdrahtungsschicht und andere Isolierschichten auf der Isolierschicht 20 ausgebildet, und somit wird die Halbleitervorrichtung 1 gemäß der fünften Ausführungsform nahezu fertiggestellt.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1D der fünften Ausführungsform können die gleichen Effekte wie im Verfahren zum Herstellen der Halbleitervorrichtung 1 gemäß der ersten Ausführungsform, die oben beschrieben wurden, erhalten werden.
  • Darüber hinaus ist es gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung 1D der fünften Ausführungsform möglich, den bilateral asymmetrischen zweiten Hohlraumteil 25B5 auszubilden, in dem die Breite des zweiten Teils 25B5-R breiter als die Breite des ersten Teils 25B5-L ist.
  • Da der zweite Hohlraumteil 25B5, der breiter als der erste Hohlraumteil 25A3 ist, ohne Verwendung einer Ätzmaske gebildet werden kann, ist es außerdem möglich, die Anzahl an Produktionsprozessen im Vergleich mit der obigen ersten Ausführungsform und zweiten Ausführungsform zu reduzieren, und ist es möglich, die Produktionskosten der Halbleitervorrichtung 1D zu reduzieren.
  • Da die Breite des ersten Hohlraumteils 25A3 entsprechend dem Trennungsabstand des in jeder des Paars erste Stopperöffnungen 21A3 und 21A4 eingebetteten zweiten Isolierfilms 22 gesteuert werden kann und die Breite des zweiten Hohlraumteils 25B5 gemäß der zweiten Stopperöffnung 21B3 gesteuert werden kann, ist es darüber hinaus möglich, die Breiten des ersten Hohlraumteils 25A3 und des zweiten Hohlraumteils 25B5 frei festzulegen.
  • In der obigen ersten Ausführungsform bis zur fünften Ausführungsform wurde hier ein Fall beschrieben, bei dem das Paar Gate-Elektroden 16A und 17A und das Gate-Elektroden 16B und 17B ausgebildet werden, bevor die Isolierschicht 20 gebildet wird. Jedoch ist die vorliegende Technologie nicht darauf beschränkt. Beispielsweise kann die vorliegende Technologie auch auf einen Fall angewendet werden, bei dem das Paar Gate-Elektroden 16A und 17A und das Paar Gate-Elektroden 16B und 17B gebildet werden, nachdem die Isolierschicht 20 ausgebildet ist.
  • In der obigen ersten Ausführungsform bis zur fünften Ausführungsform wurden außerdem die Isolierschicht 20, die erste Isolierschicht 20A und die zweite Isolierschicht 20B, die den ersten Isolierfilm 21, den zweiten Isolierfilm 22 und den dritten Isolierfilm 26 umfassen, beschrieben. Die vorliegende Technologie ist jedoch nicht darauf beschränkt. Beispielsweise kann die vorliegende Technologie auf einen Fall angewendet werden, bei dem die Isolierschicht den ersten Isolierfilm 21 und den zweiten Isolierfilm 22 mit Ausnahme des dritten Isolierfilms 26 umfasst.
  • Darüber hinaus sind in der obigen ersten Ausführungsform bis zur fünften Ausführungsform jeweilige Schichten auf dem oberen Teil des Substrats 10 aus einem GaN-basierten Verbindungshalbleiter gebildet. Die vorliegende Technologie ist jedoch nicht auf solch eine Konfiguration beschränkt. Beispielsweise kann ein Verbindungshalbleiter wie etwa GaAs verwendet werden oder kann eine aus Silizium bestehende Halbleiterschicht genutzt werden.
  • (Anwendungsbeispiele)
  • 38 zeigt ein Beispiel einer Konfiguration einer Vorrichtung für drahtlose Kommunikation (Vorrichtung 4 für drahtlose Kommunikation) . Die Vorrichtung 4 für drahtlose Kommunikation ist beispielsweise ein Mobiltelefonsystem mit einer Vielzahl von Funktionen wie etwa einer Audio- und Datenkommunikation und LAN-Verbindung. Die Vorrichtung 4 für drahtlose Kommunikation umfasst beispielsweise eine Antenne ANT, einen Antennenschaltkreis 5, einen Hochleistungsverstärker HPA, eine integrierte Hochfrequenzschaltung (RFIC), einen Basisbandteil BB, eine Audio-Ausgabeeinheit MIC, eine Daten-Ausgabeeinheit DT und einen Schnittstellenteil I/F (zum Beispiel drahtloses LAN (W-LAN; drahtloses lokales Netzwerk) und Bluetooth (eingetragenes Warenzeichen)). Die integrierte Hochfrequenzschaltung RFIC und der Basisbandteil BB sind über einen Schnittstellenteil I/F verbunden. Beispielsweise enthält der Antennenschaltkreis 5 oder der Hochleistungsverstärker HPA irgendeine der Halbleitervorrichtungen 1, 1A und 1B.
  • In der Vorrichtung 4 für drahtlose Kommunikation wird während einer Übertragung, das heißt, wenn ein Übertragungssignal von einem Übertragungssystem der Vorrichtung 4 für drahtlose Kommunikation an die Antenne ANT abgegeben wird, das vom Basisbandteil BB abgegebene Übertragungssignal über die integrierte Hochfrequenzschaltung RFIC, den Hochleistungsverstärker HPA und den Antennenschaltkreis 5 an die Antenne ANT abgegeben.
  • Während des Empfangs, das heißt, wenn ein von der Antenne ANT empfangenes Signal in ein Empfangssystem der Vorrichtung für drahtlose Kommunikation eingespeist wird, wird das empfangene Signal über den Antennenschaltkreis 5 und die integrierte Hochfrequenzschaltung RFIC in den Basisbandteil BB eingespeist. Das durch den Basisbandteil BB verarbeitete Signal wird von einer Ausgabeeinheit wie etwa einer Audio-Ausgabeeinheit MIC, einer Daten-Ausgabeeinheit DT und einem Schnittstellenteil I/F abgegeben.
  • Die Vorrichtung 4 für drahtlose Kommunikation enthält zumindest eine der obigen Halbleitervorrichtungen 1 und 1A bis 1D.
  • Die vorliegende Technologie kann hier die folgenden Konfigurationen aufweisen.
    1. (1) Eine Halbleitervorrichtung, aufweisend einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, die auf einem Halbleitersubstrat untergebracht sind, und eine Isolierschicht, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist, wobei sowohl der erste Feldeffekttransistor als auch der zweite Feldeffekttransistor ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind, einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und eine Gate-Elektrode enthalten, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist, und wobei sich die Breite des Hohlraumteils des zweiten Feldeffekttransistors von der Breite des Hohlraumteils des ersten Feldeffekttransistors unterscheidet.
    2. (2) Die Halbleitervorrichtung gemäß (1), wobei der Hohlraumteil auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge vorgesehen ist.
    3. (3) Die Halbleitervorrichtung gemäß (1) oder (2), wobei der Hohlraumteil auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge bilateral symmetrisch vorgesehen ist.
    4. (4) Die Halbleitervorrichtung gemäß (1) oder (2), wobei der Hohlraumteil des ersten Feldeffekttransistors auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge bilateral symmetrisch vorgesehen ist und wobei der Hohlraumteil des zweiten Feldeffekttransistors auf beiden Seiten der Gate-Elektrode in der Richtung der Gate-Länge bilateral asymmetrisch vorgesehen ist.
    5. (5) Die Halbleitervorrichtung gemäß einem von (1) bis (4), wobei die Isolierschicht einen auf der Hauptoberfläche des Halbleitersubstrats vorgesehenen ersten Isolierfilm, einen auf dem ersten Isolierfilm vorgesehenen zweiten Isolierfilm und einen dritten Isolierfilm umfasst, der den ersten Isolierfilm, den zweiten Isolierfilm und die Hauptoberfläche des Halbleitersubstrats im Hohlraumteil bedeckt, und wobei die Gate-Elektrode auf der Hauptoberfläche des Halbleitersubstrats mit dem dritten Isolierfilm dazwischen angeordnet ist.
    6. (6) Die Halbleitervorrichtung gemäß einem von (1) bis (5), wobei ein Trennungsabstand zwischen dem Paar Hauptelektroden des zweiten Feldeffekttransistors länger ist als ein Trennungsabstand zwischen dem Paar Hauptelektroden des ersten Feldeffekttransistors.
    7. (7) Eine elektronische Vorrichtung, aufweisend eine Halbleitervorrichtung, welche einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, die auf einem Halbleitersubstrat untergebracht sind, und eine Isolierschicht enthält, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist, wobei sowohl der erste Feldeffekttransistor als auch der zweite Feldeffekttransistor ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind, einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und eine Gate-Elektrode enthalten, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist, wobei sich die Breite des Hohlraumteils des zweiten Feldeffekttransistors von der Breite des Hohlraumteils des ersten Feldeffekttransistors unterscheidet.
    8. (8) Ein Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend:
      • ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet auf einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen;
      • ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet;
      • ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als die zweite Öffnung ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird; und
      • ein Erweitern der Breite des zweiten Hohlraumteils, indem der erste Isolierfilm durch die zweite Öffnung selektiv geätzt wird.
    9. (9) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (8), wobei der erste Isolierfilm durch die zweite Öffnung geätzt wird, wenn die erste Öffnung mit einer Maske selektiv bedeckt ist.
    10. (10) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (8), wobei der zweite Isolierfilm durch die zweite Öffnung geätzt wird, wenn die erste Öffnung mit einer Maske bedeckt ist und ein Teil sowohl der zweiten Öffnung als auch des zweiten Hohlraumteils in einer Breitenrichtung mit der Maske gefüllt ist.
    11. (11) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem von (8) bis (10), wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
    12. (12) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem von (8) bis (11), wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Ätzselektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
    13. (13) Ein Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend:
      • ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen;
      • ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung und einer dritten Öffnung, die einander benachbart sind, im zweiten Isolierfilm auf dem zweiten aktiven Gebiet;
      • ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als der erste Hohlraumteil ist, indem der erste Isolierfilm durch die zweite Öffnung und die dritte Öffnung geätzt wird.
    14. (14) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (13), wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
    15. (15) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (13) oder (14), wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Selektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
    16. (16) Ein Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet auf einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen; ein Ausbilden eines Paars erste Ätzstopperteile auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem ersten aktiven Gebiet in einer Breitenrichtung und ein Ausbilden eines Paars zweite Ätzstopperteile, die auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem zweiten aktiven Gebiet in der Breitenrichtung vorgesehen sind und zwischen denen ein Trennungsabstand länger ist als ein Trennungsabstand zwischen dem Paar erste Ätzstopperteile; ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet; und ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als der erste Hohlraumteil ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird.
    17. (17) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (16), wobei das Paar erste Ätzstopperteile und das Paar zweite Ätzstopperteile gebildet werden, indem eine Wärmebehandlung an dem ersten Isolierfilm durchgeführt wird.
    18. (18) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (16) oder (17), wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
    19. (19) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem von (16) bis (18), wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Selektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
    20. (20) Ein Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend:
      • ein Ausbilden eines ersten Isolierfilms auf einem ersten aktiven Gebiet einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet;
      • ein Ausbilden eines Paars erste Stopperöffnungen, die voneinander getrennt sind, im ersten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Stopperöffnung im ersten Isolierfilm auf dem zweiten aktiven Gebiet;
      • ein Ausbilden eines zweiten Isolierfilms auf dem ersten aktiven Gebiet und auf dem zweiten aktiven Gebiet mit dem ersten Isolierfilm dazwischen, um das Innere des Paars erste Stopperöffnungen und das Innere der zweiten Stopperöffnung einzubetten;
      • ein Ausbilden einer ersten Öffnung im Isolierfilm zwischen dem Paar Stopperöffnungen und ein Ausbilden einer der zweiten Stopperöffnung benachbarten zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet; und
      • ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als der erste Hohlraumteil ist, indem der zweite Isolierfilm durch die zweite Öffnung geätzt wird.
    21. (21) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (20), wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
    22. (22) Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß (20) oder (21), wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Selektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
  • Der Umfang der vorliegenden Technologie ist nicht auf die veranschaulichten und beschriebenen beispielhaften Ausführungsformen beschränkt, sondern umfasst alle Ausführungsformen, die äquivalente Effekte liefern, die mit der vorliegenden Technologie angestrebt werden. Außerdem ist der Umfang der vorliegenden Technologie nicht auf Kombinationen von Merkmalen der durch die Ansprüche definierten Erfindung begrenzt, sondern kann durch jede beliebige gewünschte Konfiguration spezifischer Merkmale unter allen offenbarten Merkmalen definiert werden.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    2
    Halbleiterchip
    10
    Halbleitersubstrat
    11
    Substrat
    12
    Pufferschicht
    13
    Barrierenschicht
    14
    Schicht eines zweidimensionalen Elektronengases
    15
    inaktives Gebiet
    16A, 17A
    Paar erste Hauptelektroden (Source-Elektrode und Drain-Elektrode)
    16B, 17B
    Paar zweite Hauptelektroden (Source-Elektrode und Drain-Elektrode)
    20
    Isolierschicht
    20A
    erste Isolierschicht
    20B
    zweite Isolierschicht
    21
    erster Isolierfilm
    21A1, 21A2
    erster Ätzstopperteil
    21B1, 21B2
    zweiter Ätzstopperteil
    21A3, 21A4
    Öffnung für ersten Stopper
    21B3
    Öffnung für zweiten Stopper
    22
    zweiter Isolierfilm
    23
    dritter Isolierfilm
    24A1
    erste Öffnung
    24B1
    zweite Öffnung
    24C1
    dritte Öffnung
    25A1, 25A2, 25A3
    erster Hohlraumteil
    25B1, 25B2, 25B3, 25B4, 25B5
    zweiter Hohlraumteil
    26
    dritter Isolierfilm
    27A1
    erste Gate-Öffnung
    27B1
    zweite Gate-Öffnung
    30
    Gate-Material
    31A
    erste Gate-Elektrode
    31B
    zweite Gate-Elektrode
    31a1, 31b1
    Kopfteil
    31a2, 31b2
    Rumpfteil
    SW
    Hochfrequenz-Schalterteil
    BPF
    Hochfrequenz-Filterteil
    PA
    Hochfrequenz-Leistungsverstärkerteil
    LNA
    rauscharmer Verstärkerteil
    Q1, Q5, Q7
    erster Feldeffekttransistor
    Q2, Q3, Q4, Q6, Q8
    zweiter Feldeffekttransistor
    RM1, RM2
    Maske
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP H09027505 A [0002]
    • JP H11354542 A [0002]

Claims (16)

  1. Halbleitervorrichtung, aufweisend einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, die auf einem Halbleitersubstrat untergebracht sind, und eine Isolierschicht, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist, wobei sowohl der erste Feldeffekttransistor als auch der zweite Feldeffekttransistor ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind, einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und eine Gate-Elektrode enthalten, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist, und wobei sich die Breite des Hohlraumteils des zweiten Feldeffekttransistors von der Breite des Hohlraumteils des ersten Feldeffekttransistors unterscheidet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Hohlraumteil auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge vorgesehen ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Hohlraumteil auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge bilateral symmetrisch vorgesehen ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der Hohlraumteil des ersten Feldeffekttransistors auf beiden Seiten der Gate-Elektrode in Richtung der Gate-Länge bilateral symmetrisch vorgesehen ist und wobei der Hohlraumteil des zweiten Feldeffekttransistors auf beiden Seiten der Gate-Elektrode in der Richtung der Gate-Länge bilateral asymmetrisch vorgesehen ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Isolierschicht einen auf der Hauptoberfläche des Halbleitersubstrats vorgesehenen ersten Isolierfilm, einen auf dem ersten Isolierfilm vorgesehenen zweiten Isolierfilm und einen dritten Isolierfilm umfasst, der den ersten Isolierfilm, den zweiten Isolierfilm und die Hauptoberfläche des Halbleitersubstrats im Hohlraumteil bedeckt, und wobei die Gate-Elektrode auf der Hauptoberfläche des Halbleitersubstrats mit dem dritten Isolierfilm dazwischen angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei ein Trennungsabstand zwischen dem Paar Hauptelektroden des zweiten Feldeffekttransistors länger ist als ein Trennungsabstand zwischen dem Paar Hauptelektroden des ersten Feldeffekttransistors.
  7. Elektronische Vorrichtung, aufweisend eine Halbleitervorrichtung, welche einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, die auf einem Halbleitersubstrat untergebracht sind, und eine Isolierschicht enthält, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist, wobei sowohl der erste Feldeffekttransistor als auch der zweite Feldeffekttransistor ein Paar Hauptelektroden, die voneinander getrennt und auf der Hauptoberfläche des Halbleitersubstrats vorgesehen sind, einen Hohlraumteil, der in der Isolierschicht zwischen dem Paar Hauptelektroden vorgesehen ist, und eine Gate-Elektrode enthalten, die einen auf der Isolierschicht positionierten Kopfteil und einen Rumpfteil aufweist, der vom Kopfteil aus die Isolierschicht durchdringt und in Richtung des Hohlraumteils vorsteht, und bei der der Kopfteil breiter als der Rumpfteil ist, wobei sich die Breite des Hohlraumteils des zweiten Feldeffekttransistors von der Breite des Hohlraumteils des ersten Feldeffekttransistors unterscheidet.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet auf einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen; ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet; ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als die zweite Öffnung ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird; und ein Erweitern der Breite des zweiten Hohlraumteils, indem der erste Isolierfilm durch die zweite Öffnung selektiv geätzt wird.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei der erste Isolierfilm durch die zweite Öffnung geätzt wird, wenn die erste Öffnung mit einer Maske selektiv bedeckt ist.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei der zweite Isolierfilm durch die zweite Öffnung geätzt wird, wenn die erste Öffnung mit einer Maske bedeckt ist und ein Teil sowohl der zweiten Öffnung als auch des zweiten Hohlraumteils in einer Breitenrichtung mit der Maske gefüllt ist.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Ätzselektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: ein Ausbilden eines zweiten Isolierfilms auf einem ersten aktiven Gebiet einer Hauptoberfläche eines Halbleitersubstrats und auf einem vom ersten aktiven Gebiet verschiedenen zweiten aktiven Gebiet mit einem ersten Isolierfilm dazwischen; ein Ausbilden eines Paars erste Ätzstopperteile auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem ersten aktiven Gebiet in einer Breitenrichtung und ein Ausbilden eines Paars zweite Ätzstopperteile, die auf einer Endseite und der anderen Endseite des ersten Isolierfilms auf dem zweiten aktiven Gebiet in der Breitenrichtung vorgesehen sind und zwischen denen ein Trennungsabstand länger ist als ein Trennungsabstand zwischen dem Paar erste Ätzstopperteile; ein Ausbilden einer ersten Öffnung im zweiten Isolierfilm auf dem ersten aktiven Gebiet und ein Ausbilden einer zweiten Öffnung im zweiten Isolierfilm auf dem zweiten aktiven Gebiet; und ein Ausbilden eines ersten Hohlraumteils, der breiter als die erste Öffnung ist, indem der erste Isolierfilm durch die erste Öffnung geätzt wird, und ein Ausbilden eines zweiten Hohlraumteils, der breiter als der erste Hohlraumteil ist, indem der erste Isolierfilm durch die zweite Öffnung geätzt wird.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, wobei das Paar erste Ätzstopperteile und das Paar zweite Ätzstopperteile gebildet werden, indem eine Wärmebehandlung an dem ersten Isolierfilm durchgeführt wird.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, wobei der zweite Isolierfilm ein Isolierfilm mit einer hohen Ätzselektivität in Bezug auf den ersten Isolierfilm ist.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, wobei ein Ätzen des ersten Isolierfilms mittels Nassätzen durchgeführt wird, bei dem eine Selektivität in Bezug auf den zweiten Isolierfilm erhalten wird.
DE112020006253.8T 2019-12-20 2020-10-29 Halbleitervorrichtung und verfahren zu deren herstellung und elektronische vorrichtung Pending DE112020006253T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-230359 2019-12-20
JP2019230359A JP2021100028A (ja) 2019-12-20 2019-12-20 半導体装置及びその製造方法、並びに電子機器
PCT/JP2020/040699 WO2021124706A1 (ja) 2019-12-20 2020-10-29 半導体装置及びその製造方法、並びに電子機器

Publications (1)

Publication Number Publication Date
DE112020006253T5 true DE112020006253T5 (de) 2022-09-29

Family

ID=76477349

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112020006253.8T Pending DE112020006253T5 (de) 2019-12-20 2020-10-29 Halbleitervorrichtung und verfahren zu deren herstellung und elektronische vorrichtung

Country Status (5)

Country Link
US (1) US20230014905A1 (de)
JP (1) JP2021100028A (de)
CN (1) CN114846626A (de)
DE (1) DE112020006253T5 (de)
WO (1) WO2021124706A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11862718B2 (en) * 2020-10-12 2024-01-02 Bae Systems Information And Electronic Systems Integration Inc. III-nitride thermal management based on aluminum nitride substrates
JPWO2023008031A1 (de) * 2021-07-26 2023-02-02

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927505A (ja) 1995-07-13 1997-01-28 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH11354542A (ja) 1998-06-12 1999-12-24 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02140942A (ja) * 1988-11-22 1990-05-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP6810350B2 (ja) * 2016-12-28 2021-01-06 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
US20210043744A1 (en) * 2018-03-12 2021-02-11 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927505A (ja) 1995-07-13 1997-01-28 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH11354542A (ja) 1998-06-12 1999-12-24 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20230014905A1 (en) 2023-01-19
CN114846626A (zh) 2022-08-02
JP2021100028A (ja) 2021-07-01
WO2021124706A1 (ja) 2021-06-24

Similar Documents

Publication Publication Date Title
DE112014007341B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102012105738B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102013105713B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102012217073A1 (de) Vertikales mikroelektronisches Bauelement und entsprechendes Herstellungsverfahren
DE112015006854T5 (de) Verfahren und Vorrichtungen zum Integrieren von III-N-Transistorschaltungen mit SI-Transistorschaltungen
DE69634760T2 (de) Heterostruktur-Feldeffekttransistor mit schwerschmelzendem Gatter und Verfahren
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE102013108698B4 (de) III-Nitrid-Vorrichtung mit hoher Durchbruchspannung und Verfahren
DE102013114842A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
WO2007076791A1 (de) Verfahren zum herstellen eines verbindungshalbleiter-feldeffekttransistors mit einer fin-struktur und verbindungshalbleiter-feldeffekttransistor mit einer fin-struktur
DE112020006253T5 (de) Halbleitervorrichtung und verfahren zu deren herstellung und elektronische vorrichtung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE112014003479T5 (de) GaN-Komponente mit verringerter Ausgangskapazität und Verfahren zur Herstellung derselben
DE102014107560A1 (de) Halbleiterbauelement und Verfahren
DE102019104424A1 (de) Halbleitervorrichtung
DE19853268C2 (de) Feldeffektgesteuerter Transistor und Verfahren zu dessen Herstellung
DE112019001309T5 (de) Halbleitervorrichtung, halbleiterproduktionsverfahren und elektronische vorrichtung
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112019007477T5 (de) Halbleitereinheit und herstelungsverfahren für eine halbleitereinheit
DE112014003545T5 (de) Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE102014110450A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE69123642T2 (de) MESFET und Verfahren zur Herstellung
DE102021115509A1 (de) Galliumnitrid-basierte vorrichtung mit stufenartiger feldplatte und verfahren zu deren herstellung
DE112014003175B4 (de) Verfahren zur Herstellung einer selbstausrichtenden Isolation in Galliumnitrid-Komponenten und integrierten Schaltungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed