WO2021100625A1 - 半導体装置、電気回路、及び無線通信装置 - Google Patents

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将志 柳田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • This disclosure relates to semiconductor devices, electric circuits, and wireless communication devices.
  • HEMT high electron mobility transistor
  • Patent Document 1 Compared to other transistors, HEMT has high withstand voltage and high heat resistance, and has high saturated electron velocity and channel electron density, so it can be applied to power devices or high frequency devices that require miniaturization and high performance. It is being considered.
  • HEMT is a transistor whose channel is a two-dimensional electron gas formed at the interface between a channel layer and a barrier layer containing different compound semiconductors.
  • the barrier layer with a high potential barrier is removed and the highly conductive contact layer is regrown in the source or drain region.
  • a semiconductor device including HEMT having a low channel sheet resistance and a low contact layer contact resistance, and an electric circuit and a wireless communication device including the semiconductor device.
  • the semiconductor device includes a channel layer containing a GaN-based material, an AlInN-based material containing an In composition ratio of more than 18%, and a barrier layer provided on the channel layer. It comprises a conductive semiconductor material and includes at least one or more contact layers provided so as to penetrate the barrier layer and reach the channel layer.
  • the semiconductor device contains a channel layer containing a GaN-based material, an AlN-based material, a spacer layer provided on the channel layer, and an In composition ratio of 18%. It contains a super-AlInN-based material, contains a barrier layer provided on the spacer layer, and a conductive semiconductor material, and is provided so as to penetrate the barrier layer and the spacer layer and reach the channel layer. It comprises at least one contact layer.
  • the electric circuit according to another embodiment of the present disclosure includes a channel layer containing a GaN-based material and an AlInN-based material having an In composition ratio of more than 18%, and a barrier provided on the channel layer.
  • a semiconductor device comprising a layer and at least one or more contact layers comprising a conductive semiconductor material and provided to penetrate the barrier layer and reach the channel layer.
  • the wireless communication device includes a channel layer containing a GaN-based material and an AlInN-based material having an In composition ratio of more than 18%, and is provided on the channel layer.
  • a semiconductor device comprising a barrier layer and at least one or more contact layers that include a conductive semiconductor material and are provided to penetrate the barrier layer and reach the channel layer.
  • a conductive semiconductor material is included, and at least one or more contact layers provided so as to penetrate the barrier layer and reach the channel layer are provided.
  • FIG. 1 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 includes a substrate 111, a buffer layer 112, a channel layer 113, a barrier layer 114, an element separation layer 115, a contact layer 121, and a source or drain. It includes an electrode 122, a wiring layer 123, a dielectric film 131, a gate electrode 132, a first insulating layer 141, and a second insulating layer 142.
  • the semiconductor device 100 is, for example, a high electron mobility transistor (HEMT) having a high mobility two-dimensional electron gas formed at the interface between the channel layer 113 and the barrier layer 114 as a channel.
  • HEMT high electron mobility transistor
  • the substrate 111 is a substrate that supports each configuration of the semiconductor device 100.
  • the substrate 111 may be a GaN single crystal substrate which is a semi-insulating III-V compound semiconductor.
  • the lattice constants of the substrate 111 and the channel layer 113 substantially match. Therefore, the channel layer 113 is epitaxially grown on the substrate 111 without providing the buffer layer 112 described later. Will be possible.
  • the substrate 111 may be a substrate made of Si, SiC, sapphire, or the like having a lattice constant different from that of the channel layer 113. In such a case, the channel layer 113 can be epitaxially grown on the substrate 111 by controlling the lattice constant of the surface on which the channel layer 113 is formed by the buffer layer 112 described later.
  • the buffer layer 112 is a compound semiconductor layer formed on the substrate 111 by epitaxial growth, and is provided to improve the crystal quality of the channel layer 113. Specifically, the buffer layer 112 can improve the crystal quality of the channel layer 113 by substantially matching the lattice constant of the surface on which the channel layer 113 is formed with the lattice constant of the channel layer 113. Further, the buffer layer 112 can suppress the warp of the substrate 111 after the channel layer 113 is formed by eliminating the inconsistency of the lattice constants between the substrate 111 and the channel layer 113.
  • the buffer layer 112 is a single-layer film or a plurality of layers containing at least one of AlN, AlGaN, or GaN. It may be formed of the laminated film of.
  • the channel layer 113 is a compound semiconductor layer formed on the buffer layer 112 by epitaxial growth, and constitutes a part of a current path between the source or drain electrodes 122 provided on both sides of the gate electrode 132. .. Specifically, carriers (for example, electrons) are accumulated in the channel layer 113 at the interface on the barrier layer 114 side due to the difference in the amount of polarizability from the barrier layer 114. As a result, a two-dimensional electron gas that allows carriers to move with high mobility and functions as a channel of the semiconductor device 100 is formed at the interface of the channel layer 113 on the barrier layer 114 side.
  • the channel layer 113 may be an epitaxial growth layer made of a GaN-based material.
  • the channel layer 113 may be provided as an undoped layer into which conductive impurities are not introduced. In such a case, since the scattering of impurities of carriers in the channel layer 113 is suppressed, the carriers accumulated in the channel layer 113 can move with higher mobility.
  • the barrier layer 114 is a compound semiconductor layer formed on the channel layer 113 by epitaxial growth, and carriers are accumulated at the interface of the channel layer 113 on the barrier layer 114 side due to the difference in the amount of polarizability from the channel layer 113. ..
  • the barrier layer 114 is an epitaxial growth layer of an AlInN-based material having an In composition ratio of more than 18%. That is, the barrier layer 114 is an epitaxial growth layer formed of Al 1-x In x N (0.18 ⁇ x ⁇ 1).
  • the composition ratio of In is more than 18%, the heat resistance of the laminated structure of the channel layer 113 and the barrier layer 114 is improved. According to this, it is possible to suppress an increase in the sheet resistance of the channel formed in the channel layer 113 due to heat in the process of forming the contact layer 121, which will be described later.
  • the composition ratio of In is more than 18%, it is considered that the mutual diffusion of Ga atoms and In atoms between the barrier layer 114 and the channel layer 113 is suppressed, so that the barrier layer 114 and the barrier layer 114 and The heterojunction interface of the channel layer 113 is suppressed from becoming obscured. Therefore, the semiconductor device 100 can suppress an increase in the sheet resistance of the channel formed in the channel layer 113 by maintaining the difference in the amount of polarizability between the barrier layer 114 and the channel layer 113.
  • the composition ratio of In in the AlInN-based material constituting the barrier layer 114 may be preferably 20% or less.
  • the difference in the amount of polarizability between the channel layer 113 and the barrier layer 114 becomes a sufficient value, so that the sheet resistance of the channel formed in the channel layer 113 is further reduced. Further, since the deviation between the lattice constants of the channel layer 113 and the barrier layer 114 becomes smaller, the crystallinity of the barrier layer 114 can be kept better.
  • the barrier layer 114 if it is possible to accumulate the carriers at the interface between the barrier layer 114 of the channel layer 113, Al 1-xy In x Ga y N ( provided that, 0.18 ⁇ x ⁇ 1,0 ⁇ y ⁇ It may be formed as an epitaxial growth layer of 0.82, x + y ⁇ 1).
  • the barrier layer 114 impurities are not added (i.e., undoped) Al 1-xy In x Ga y N ( provided that, 0.18 ⁇ x ⁇ 1,0 ⁇ y ⁇ 0.82, x + y ⁇ 1 ) May be formed as an epitaxial growth layer. In such a case, since the barrier layer 114 can suppress the scattering of impurities of carriers in the channel layer 113, the carriers accumulated in the channel layer 113 can be moved with higher mobility.
  • the element separation layer 115 is a layer formed of an insulating material, and electrically insulates the semiconductor device 100 from another semiconductor device.
  • the device separation layer 115 is formed by introducing boron (B) into a predetermined region of the channel layer 113 and the barrier layer 114 to increase the resistance of the channel layer 113 and the barrier layer 114 in the region. You may.
  • the element separation layer 115 may be formed by removing the channel layer 113 and the barrier layer 114 in a predetermined region by etching or the like, and then embedding the region with an insulating material such as SiO 2.
  • the contact layer 121 is a conductive compound semiconductor layer provided so as to penetrate the barrier layer 114 and reach the channel layer 113.
  • the contact layer 121 is provided on both sides of the gate electrode 132 with the gate electrode 132 in between, corresponding to the source or drain electrode 122.
  • the contact layer 121 is formed by, for example, epitaxially growing a compound semiconductor layer in an opening provided by removing a part of the barrier layer 114 and the channel layer 113, and then introducing conductive impurities into the compound semiconductor layer. can do.
  • the semiconductor device 100 according to the present embodiment by improving the heat resistance of the laminated structure of the channel layer 113 and the barrier layer 114, the interface between the channel layer 113 and the barrier layer 114 is generated by the heat generated when the contact layer 121 is epitaxially grown. It is possible to suppress the obscurity. As a result, the semiconductor device 100 according to the present embodiment can suppress an increase in the sheet resistance of the channel.
  • the contact layer 121 is provided so as to be in contact with the channel formed at the interface between the channel layer 113 and the barrier layer 114, so that a current path from the source or drain electrode 122 to the channel can be formed.
  • the contact layer 121 may be provided so as to penetrate the barrier layer 114 to a region deeper than the interface between the channel layer 113 and the barrier layer 114.
  • the contact layer 121 is a region having a depth within 100 nm from the surface of the barrier layer 114 opposite to the surface on which the channel layer 113 is provided (that is, the surface of the barrier layer 114 on the source or drain electrode 122 side). It may be provided in.
  • the contact layer 121 may be formed of the same compound semiconductor as the channel layer 113.
  • the contact layer 121 may be formed by introducing an n-type impurity (for example, Si or Ge) into the epitaxial growth layer of the same GaN-based material as the channel layer 113 at a high concentration.
  • the contact layer 121 can reduce the contact resistance from the source or drain electrode 122 to the channel.
  • the concentration of the n-type impurities introduced into the contact layer 121 is preferably 1 ⁇ 10 19 cm -3 or more, and 2 ⁇ 10 20 cm -3. The above is more preferable.
  • the carrier concentration in the contact layer 121 can be 8 ⁇ 10 19 cm -3 or more as an example, so that the contact layer 121 Can have sufficient conductivity.
  • the contact layer 121 is capable of crystal growth at a lower temperature, In z Ga. It may be formed at 1-z N (0 ⁇ z ⁇ 1). Even in such a case, the contact layer 121 can reduce the contact resistance from the source or drain electrode 122 to the channel by introducing n-type impurities (for example, Si or Ge) at a high concentration.
  • n-type impurities for example, Si or Ge
  • the source or drain electrode 122 is made of a conductive material and is provided so as to be electrically connected to the contact layer 121. Thereby, the source or drain electrode 122 can be electrically connected to the channel formed at the interface between the channel layer 113 and the barrier layer 114 via the contact layer 121. Specifically, the source or drain electrode 122 is provided on each of the contact layers 121 provided on both sides of the gate electrode 132. At this time, the source or drain electrode 122 provided on one side of both sides sandwiching the gate electrode 132 serves as a source electrode, and the source or drain electrode 122 provided on the other side of both sides sandwiching the gate electrode 132 serves as a drain electrode. It becomes an electrode.
  • the source or drain electrode 122 may be formed by sequentially laminating titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) from the contact layer 121 side.
  • the first insulating layer 141 is an insulating layer provided on the barrier layer 114 and the source or drain electrode 122.
  • the first insulating layer 141 is provided with an opening corresponding to the gate electrode 132, and the dielectric film 131 and the gate electrode 132 are laminated on the barrier layer 114 through the opening of the first insulating layer 141.
  • MIS Metal-Insulator-Semiconductor gate structure is formed.
  • the first insulating layer 141 may be formed of, for example, an insulating material such as SiO 2 , Si 3 N 4 , or Al 2 O 3.
  • the dielectric film 131 is a film having an insulating property with respect to the barrier layer 114 and the gate electrode 132, and is provided between the barrier layer 114 and the gate electrode 132. Specifically, the dielectric film 131 is provided on the first insulating layer 141, and is sandwiched between the barrier layer 114 and the gate electrode 132 inside the opening provided in the first insulating layer 141.
  • the dielectric film 131 may be formed of an insulating material such as SiO 2 , Si 3 N 4 , or Al 2 O 3 , or a high dielectric constant material such as HfO 2.
  • the gate electrode 132 is made of a conductive material and is provided on the dielectric film 131.
  • the gate electrode 132 constitutes a MIS gate structure together with the barrier layer 114 and the dielectric film 131 inside the opening provided in the first insulating layer 141.
  • the gate electrode 132 can more easily control the gate width by forming the MIS gate structure through the opening provided in the first insulating layer 141.
  • the gate electrode 132 may be formed by, for example, laminating a plurality of metal materials, or may be formed by sequentially laminating nickel (Ni) and gold (Au) from the dielectric film 131 side. ..
  • the second insulating layer 142 is an insulating layer provided on the first insulating layer 141 and the dielectric film 131.
  • the second insulating layer 142 may be formed of, for example, an insulating material such as SiO 2 , Si 3 N 4 , or Al 2 O 3.
  • the wiring layer 123 is made of a conductive material and is provided on each of the source or drain electrodes 122.
  • the wiring layer 123 electrically connects the source or drain electrode 122 to another element.
  • the wiring layer 123 may be formed, for example, by sequentially laminating titanium (Ti) and aluminum (Al), or by sequentially laminating titanium (Ti) and gold (Au).
  • FIG. 2A is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 101 according to the first modification.
  • FIG. 2B is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 102 according to the second modification.
  • the semiconductor device 101 may further include a spacer layer 114A between the channel layer 113 and the barrier layer 114.
  • the spacer layer 114A is a compound semiconductor layer formed by epitaxial growth, and is provided between the channel layer 113 and the barrier layer 114.
  • the spacer layer 114A is formed of, for example, a binary compound such as AlN, and relaxes atomic diffusion from the barrier layer 114 formed of the ternary compound such as AlInN to the channel layer 113.
  • the spacer layer 114A can suppress the heterojunction of the barrier layer 114 and the channel layer 113 from becoming unclear. Therefore, the spacer layer 114A can further increase the carrier mobility of the channel formed at the interface between the spacer layer 114A and the channel layer 113.
  • the spacer layer 114A may contain Ga or the like diffused from the channel layer 113. Further, the spacer layer 114A may be formed of AlGaN intentionally added with Ga to the extent that the characteristics of the channel formed at the interface between the spacer layer 114A and the channel layer 113 are not impaired.
  • the contact layer 121 is provided so as to be in contact with the channel formed at the interface between the spacer layer 114A and the channel layer 113, so that the current path from the source or drain electrode 122 to the channel is provided.
  • the contact layer 121 may be provided so as to penetrate the barrier layer 114 and the spacer layer 114A to a region deeper than the interface between the channel layer 113 and the spacer layer 114A.
  • the contact layer 121 is a region having a depth within 100 nm from the surface of the barrier layer 114 opposite to the surface on which the spacer layer 114A is provided (that is, the surface of the barrier layer 114 on the source or drain electrode 122 side). It may be provided in.
  • the contact layer 121 may be provided so as to cover the side surface and the bottom surface of the source or drain electrode 122.
  • the compound semiconductor layer is uniformly epitaxially grown on the bottom surface and the side surface of the opening provided by removing the barrier layer 114 and a part of the channel layer 113, and then the contact layer 121 is conductive to the compound semiconductor layer. It may be formed by introducing an impurity. Further, the source or drain electrode 122 may be provided on the barrier layer 114 so as to embed an opening in which the contact layer 121 is formed on the bottom surface and the side surface.
  • the film thickness of the contact layer 121 is not particularly limited as long as the channel formed at the interface between the barrier layer 114 and the channel layer 113 is electrically connected to the source or drain electrode 122. Therefore, in the semiconductor device 102 shown in FIG. 2B, similarly to the semiconductor device 100 shown in FIG. 1, the contact layer 121 has a channel formed at the interface between the barrier layer 114 and the channel layer 113, and the source or drain electrode 122. The contact resistance between them can be reduced.
  • the HEMT using a GaN-based material for the channel layer 113, an AlInN-based material for the barrier layer 114, and a GaN-based material for the contact layer 121 constitutes the barrier layer 114.
  • the In composition ratio of the AlInN-based material is about 17% to 18%.
  • the lattice constant of the barrier layer 114 is the same as the lattice constant of the channel layer 113, the crystallinity of the barrier layer 114 can be improved.
  • the AlInN-based material having an In composition ratio of about 17% to 18% has low heat resistance. Therefore, when the barrier layer 114 is exposed to a high temperature after the barrier layer 114 is laminated on the channel layer 113, the characteristics of the channels formed at the interface between the channel layer 113 and the barrier layer 114 may deteriorate. is there.
  • FIG. 3 is a graph showing an example of the temperature dependence of the sheet resistance of the channel in the HEMT in which the spacer layer 114A containing AlN and the barrier layer 114 containing Al 0.83 In 0.17 N are laminated on the channel layer 113 containing GaN. is there.
  • FIG. 4 shows an example of the element distribution in the stacking direction of the HEMT in which the spacer layer 114A containing AlN and the barrier layer 114 containing Al 0.83 In 0.17 N are laminated on the channel layer 113 containing GaN, compared before and after the heat treatment. It is a graph diagram.
  • FIG. 4 shows the result of analyzing the ratio of each element from the barrier layer 114 side by EDX, the horizontal axis shows the depth in the stacking direction from the barrier layer 114 side, and the vertical axis shows the abundance ratio of each element. Is shown.
  • the upper graph of FIG. 4 shows the elemental profile by EDX before the heat treatment, and the lower graph of FIG. 4 shows the elemental profile by EDX after the heat treatment. Further, in FIG. 4, since the spacer layer 114A containing AlN is an ultrathin film of about 1 nm, the description thereof will be omitted.
  • the In composition ratio of the AlInN-based material constituting the barrier layer 114 is 18% or less, the higher the heat treatment temperature, the more the channels formed at the interface between the channel layer 113 and the barrier layer 114. It can be seen that the sheet resistance is increasing.
  • the contact layer 121 is formed by a PVD (Physical Vapor Deposition) method such as a MOCVD (Metalorganic Chemical Vapor Deposition) method or a PVD (Physical Vapor Deposition) method.
  • a PVD Physical Vapor Deposition
  • MOCVD Metalorganic Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • the contact layer 121 When the temperature in the process of forming the contact layer 121 is low, the crystallinity of the contact layer 121 is lowered, and defects or voids are likely to occur. In such a case, it becomes difficult for the contact layer 121 to properly contact the channel formed at the interface between the channel layer 113 and the barrier layer 114, so that the contact resistance between the channel and the source or drain electrode 122 is increased. It becomes difficult to reduce.
  • the In composition ratio of the AlInN-based material constituting the barrier layer 114 is about 17% to 18%, it is difficult to achieve both good sheet resistance of the channel and good contact resistance of the contact layer 121. there were.
  • the heat resistance of the laminated structure of the channel layer 113 and the barrier layer 114 is improved by setting the In composition ratio of the AlInN-based material constituting the barrier layer 114 to more than 18%. According to this, even when the channel layer 113 and the barrier layer 114 are exposed to a high temperature in the process of forming the contact layer 121, mutual diffusion of atoms at the interface between the channel layer 113 and the barrier layer 114 is suppressed. Is thought to be possible. Therefore, in the semiconductor device 100, it is possible to suppress an increase in the sheet resistance of the channel formed at the interface between the channel layer 113 and the barrier layer 114.
  • FIG. 5 is a graph showing an example of the temperature dependence of the sheet resistance of the channel in the HEMT in which the spacer layer 114A containing AlN and the barrier layer 114 containing Al 0.81 In 0.19 N are laminated on the channel layer 113 containing GaN. is there.
  • the In composition ratio of the AlInN-based material constituting the barrier layer 114 is more than 18%, the interface between the channel layer 113 and the barrier layer 114 even when exposed to high temperatures of 750 ° C. and 800 ° C. It can be seen that the sheet resistance of the channel formed in is not increased. That is, it is considered that the mutual diffusion of atoms at the interface between the channel layer 113 and the barrier layer 114 can be suppressed by setting the In composition ratio of the AlInN-based material constituting the barrier layer 114 to more than 18%.
  • the semiconductor device 100 according to the present embodiment it is possible to suppress an increase in the sheet resistance of the channel by improving the heat resistance of the laminated structure of the channel layer 113 and the barrier layer 114. Further, in the semiconductor device 100 according to the present embodiment, since the contact layer 121 can be appropriately epitaxially grown at a high temperature, the contact resistance of the contact layer 121 can be reduced.
  • the sheet carrier concentration of the channel formed at the interface between the channel layer 113 and the barrier layer 114 can be set to 1 ⁇ 10 13 cm 2 or more.
  • the sheet resistance of the channel formed at the interface between the channel layer 113 and the barrier layer 114 can be reduced to 280 ⁇ / square or less.
  • the semiconductor device 100 according to the present embodiment can reduce the contact resistance between the channel formed at the interface between the channel layer 113 and the barrier layer 114 and the contact layer 121 to 0.1 ⁇ ⁇ mm or less.
  • FIGS. 6 to 11 are vertical cross-sectional views illustrating each step of the method for manufacturing a semiconductor device according to the present embodiment.
  • the buffer layer 112, the channel layer 113, and the barrier layer 114 are sequentially laminated on the substrate 111.
  • the buffer layer 112 is formed by epitaxially growing a single-layer film or a multi-layer laminated film containing at least one of AlN, AlGaN, or GaN on a substrate 111 made of Si or the like. It is formed.
  • the channel layer 113 is formed by epitaxially growing undoped GaN on the buffer layer 112.
  • the barrier layer 114 is formed by epitaxially growing Al 0.19 In 0.81 N on the channel layer 113.
  • an opening 121A for epitaxially growing the contact layer 121 is formed in the subsequent stage.
  • a mask 150 containing Si 3 N 4 , SiO 2 , Al 2 O 3 , or the like is formed on the barrier layer 114.
  • a part of the channel layer 113, the barrier layer 114, and the mask 150 is removed by wet etching or dry etching using a patterned resist.
  • the opening 121A is formed in a part of the channel layer 113 and the barrier layer 114.
  • the contact layer 121 is selectively formed on the channel layer 113 inside the opening 121A, and the source or drain electrode 122 is formed on the contact layer 121.
  • the element separation layer 115 is formed on the channel layer 113 and the barrier layer 114.
  • the contact layer 121 is formed by selectively epitaxially growing GaN on the channel layer 113 inside the opening 121A.
  • the deposits formed on the mask 15 after the formation of the contact layer 121 may be removed.
  • an n-type impurity such as Si or Ge into the contact layer 121 at a high concentration
  • conductivity is imparted to the contact layer 121.
  • the mask 150 is removed by wet etching or dry etching, and the source or drain electrode 122 is formed by sequentially laminating Ti, Al, Ni, and Au on the contact layer 121 and the barrier layer 114. ..
  • boron (B) is introduced into the barrier layer 114 and the channel layer 113 by ion implantation to increase the resistance of the barrier layer 114 and the channel layer 113, whereby the device separation layer 115 is formed.
  • the heat resistance of the laminated structure of the channel layer 113 and the barrier layer 114 can be improved by setting the In composition ratio of the barrier layer 114 to more than 18%. Therefore, the semiconductor device 100 can prevent the interface between the channel layer 113 and the barrier layer 114 from becoming unclear due to heat generated when the contact layer 121 is formed. According to this, in the semiconductor device 100 according to the present embodiment, the contact layer 121 having a desired value of contact resistance while suppressing an increase in the sheet resistance of the channel formed at the interface between the channel layer 113 and the barrier layer 114. Can be formed.
  • the first insulating layer 141 is uniformly formed on the source or drain electrode 122 and the barrier layer 114.
  • the first insulating layer 141 may be formed of, for example, Si 3 N 4 or may be formed of a laminated structure of a plurality of insulating materials.
  • the dielectric film 131 and the gate electrode 132 are formed. Specifically, after providing an opening in the first insulating layer 141 in the region corresponding to the gate electrode 132, Al 2 O 3 is uniformly formed on the first insulating layer 141 and inside the opening. As a result, the dielectric film 131 is formed. Further, the gate electrode 132 is formed by sequentially laminating Ni and Au on the dielectric film 131 inside the opening.
  • the second insulating layer 142 is formed on the first insulating layer 141 and the dielectric film 131. After that, a part of the first insulating layer 141, the dielectric film 131, and the second insulating layer 142 formed on the source or drain electrode 122 is removed, and then the source or drain electrode 122 is electrically connected.
  • the wiring layers 123 are formed respectively.
  • the second insulating layer 142 may be formed of, for example, SiO 2 , or may be formed of a laminated structure of a plurality of insulating materials.
  • the wiring layer 123 may be formed, for example, by sequentially laminating Ti, Al, Ni, and Au from the source or drain electrode 122 side.
  • FIG. 12 is a schematic perspective view illustrating a wireless communication device 1 which is a first application example of the semiconductor device according to the present embodiment.
  • FIG. 13 is a block diagram illustrating a wireless communication device 6 which is a second application example of the semiconductor device according to the present embodiment.
  • the wireless communication device 1 which is the first application example includes, for example, an edge antenna 20 formed in an array on a substrate 50, a switch 10, a low noise amplifier 41, and a bandpass filter 42.
  • This is an antenna-integrated module in which front-end components such as the power amplifier 43 and the like are integrated and mounted as one module.
  • Such a wireless communication device 1 can be used as, for example, a transceiver for communication.
  • the semiconductor device 100 according to the present embodiment may be applied to, for example, a transistor constituting a switch 10, a low noise amplifier 41, a power amplifier 43, or the like. According to this, the wireless communication device 1 can increase the gain for the high frequency signal.
  • the wireless communication device 6 which is the second application example includes an antenna ANT, an antenna switch circuit 5, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), and a base band. It includes a unit BB, an audio output unit MIC, a data output unit DT, and an interface unit I / F.
  • a wireless communication device 6 can be used as a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the semiconductor device 100 according to the present embodiment may be applied to, for example, a transistor constituting an antenna switch circuit 5, a high power amplifier HPA, a high frequency integrated circuit RFIC, a baseband portion BB, or the like. According to this, the wireless communication device 6 can process the signal more efficiently.
  • the technology according to the present disclosure can also have the following configuration.
  • the semiconductor device according to the present embodiment can improve the heat resistance of the laminated structure of the channel layer and the barrier layer. Therefore, the semiconductor device according to the present embodiment can form a contact layer having good contact resistance without increasing the sheet resistance of the channel formed at the interface between the channel layer and the barrier layer.
  • the effects produced by the techniques according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • a semiconductor device comprising a conductive semiconductor material and comprising at least one or more contact layers provided so as to penetrate the barrier layer and reach the channel layer.
  • a semiconductor device comprising a conductive semiconductor material and comprising at least one or more contact layers provided so as to penetrate the barrier layer and the spacer layer to reach the channel layer.
  • One of the contact layers provided across the gate electrode is electrically connected to the source electrode, and the other of the contact layers provided across the gate electrode is electrically connected to the drain electrode.
  • the semiconductor device according to (4) above, wherein the sheet resistance between the gate electrode and the source electrode or the drain electrode is 280 ⁇ / square or less.
  • the contact layer contains an n-type GaN-based material as the conductive semiconductor material.
  • the n-type GaN-based material contains n-type impurities of 2 ⁇ 10 20 cm -3 or more.
  • the carrier concentration of the contact layer is 8 ⁇ 10 19 cm -3 or more.
  • the composition ratio of In in the barrier layer is 20% or less.
  • the contact layer is provided so as to be in contact with the interface between the channel layer and the barrier layer.
  • An electrical circuit comprising a semiconductor device comprising a conductive semiconductor material and comprising at least one or more contact layers provided so as to penetrate the barrier layer and reach the channel layer.
  • a wireless communication device comprising a semiconductor device comprising a conductive semiconductor material and comprising at least one or more contact layers provided so as to penetrate the barrier layer and reach the channel layer.

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Abstract

ＧａＮ系材料を含むチャネル層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とを備える、半導体装置。

Description

半導体装置、電気回路、及び無線通信装置
　本開示は、半導体装置、電気回路、及び無線通信装置に関する。
　近年、化合物半導体のヘテロ接合を用いた高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）の開発が進められている（例えば、特許文献１）。ＨＥＭＴは、他のトランジスタと比較して、高耐圧及び高耐熱であり、かつ飽和電子速度及びチャネル電子密度が高いため、小型化及び高性能化が求められるパワーデバイス又は高周波デバイスなどへの適用が検討されている。
　ＨＥＭＴは、互いに異なる化合物半導体を含むチャネル層及びバリア層の界面に形成される二次元電子ガスをチャネルとするトランジスタである。ＨＥＭＴでは、チャネルへの良好なオーミックコンタクトを形成するために、ソース又はドレイン領域にて、ポテンシャル障壁が高いバリア層を除去し、導電性が高いコンタクト層を再成長させることが行われている。
特開２０１８－２０６９９４号公報
　このようなＨＥＭＴでは、コンタクト層を再成長させるプロセスにおいて、先に形成したチャネル層及びバリア層の特性を低下させないようにすることが望まれる。すなわち、チャネル層及びバリア層の界面に形成されるチャネルのシート抵抗の増加を抑制しつつ、かつ良好なコンタクト特性を有するコンタクト層を形成することが望まれている。
　よって、チャネルのシート抵抗が低く、かつコンタクト層のコンタクト抵抗が低いＨＥＭＴを含む半導体装置、並びに該半導体装置を含む電気回路及び無線通信装置を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、ＧａＮ系材料を含むチャネル層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とを備える。
　また、本開示の他の実施形態に係る半導体装置は、ＧａＮ系材料を含むチャネル層と、ＡｌＮ系材料を含み、前記チャネル層の上に設けられたスペーサ層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記スペーサ層の上に設けられたバリア層と、導電型半導体材料を含み、前記バリア層及び前記スペーサ層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とを備える。
　また、本開示の他の実施形態に係る電気回路は、ＧａＮ系材料を含むチャネル層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とを備える半導体装置を含む。
　さらに、本開示の他の実施形態に係る無線通信装置は、ＧａＮ系材料を含むチャネル層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とを備える半導体装置を含む。
　本開示の一実施形態に係る半導体装置、電気回路、及び無線通信装置によれば、ＧａＮ系材料を含むチャネル層と、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含むバリア層と、導電型半導体材料を含み、バリア層を貫通してチャネル層に達するように設けられた少なくとも１つ以上のコンタクト層とが設けられる。これにより、本実施形態に係る半導体装置、電気回路、及び無線通信装置は、例えば、チャネル層及びバリア層の積層構造の耐熱性を向上させることができる。
本開示の一実施形態に係る半導体装置の断面構成を示す縦断面図である。 同実施形態の第１の変形例に係る半導体装置の断面構成を示す縦断面図である。 同実施形態の第２の変形例に係る半導体装置の断面構成を示す縦断面図である。 ＧａＮを含むチャネル層に、ＡｌＮを含むスペーサ層、及びＡｌ0.83Ｉｎ0.17Ｎを含むバリア層を積層したＨＥＭＴにおけるチャネルのシート抵抗の温度依存性の一例を示すグラフ図である。 ＧａＮを含むチャネル層に、ＡｌＮを含むスペーサ層、及びＡｌ0.83Ｉｎ0.17Ｎを含むバリア層を積層したＨＥＭＴの積層方向の元素分布の一例を熱処理前後で比較して示すグラフ図である。 ＧａＮを含むチャネル層に、ＡｌＮを含むスペーサ層、及びＡｌ0.81Ｉｎ0.19Ｎのバリア層を積層したＨＥＭＴにおけるチャネルのシート抵抗の温度依存性の一例を示すグラフ図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の第１の適用例である無線通信装置を説明する模式的な斜視図である。 同実施形態に係る半導体装置の第２の適用例である無線通信装置を説明するブロック図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．半導体装置の構成
　２．作用効果
　３．半導体装置の製造方法
　４．半導体装置の適用例
　＜１．半導体装置の構成＞
　まず、図１を参照して、本開示の一実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置１００の断面構成を示す縦断面図である。
　図１に示すように、本実施形態に係る半導体装置１００は、基板１１１と、バッファ層１１２と、チャネル層１１３と、バリア層１１４と、素子分離層１１５と、コンタクト層１２１と、ソース又はドレイン電極１２２と、配線層１２３と、誘電体膜１３１と、ゲート電極１３２と、第１絶縁層１４１と、第２絶縁層１４２とを備える。半導体装置１００は、例えば、チャネル層１１３及びバリア層１１４の界面に形成される高移動度の二次元電子ガスをチャネルとする高電子移動度トランジスタ（ＨＥＭＴ）である。
　基板１１１は、半導体装置１００の各構成を支持する基板である。例えば、基板１１１は、半絶縁性を有するＩＩＩ－Ｖ族化合物半導体であるＧａＮの単結晶基板であってもよい。上記の化合物半導体で基板１１１が構成される場合、基板１１１と、チャネル層１１３との格子定数が略一致するため、後述するバッファ層１１２を設けずとも、基板１１１上にチャネル層１１３をエピタキシャル成長させることが可能になる。または、基板１１１は、チャネル層１１３と格子定数が異なるＳｉ、ＳｉＣ、又はサファイア等で構成された基板であってもよい。このような場合、後述するバッファ層１１２によってチャネル層１１３が形成される面の格子定数を制御することで、基板１１１上にチャネル層１１３をエピタキシャル成長させることが可能になる。
　バッファ層１１２は、基板１１１の上にエピタキシャル成長にて形成された化合物半導体層であり、チャネル層１１３の結晶品質をより良好にするために設けられる。具体的には、バッファ層１１２は、チャネル層１１３が形成される面の格子定数をチャネル層１１３の格子定数と略一致させることで、チャネル層１１３の結晶品質をより良好にすることができる。また、バッファ層１１２は、基板１１１とチャネル層１１３との間の格子定数の不整合を解消することで、チャネル層１１３が形成された後の基板１１１の反りを抑制することができる。例えば、基板１１１が単結晶Ｓｉ基板であり、かつチャネル層１１３がＧａＮで形成される場合、バッファ層１１２は、ＡｌＮ、ＡｌＧａＮ、又はＧａＮのいずれかを少なくとも１つ以上含む単層膜又は複数層の積層膜で形成されてもよい。
　チャネル層１１３は、バッファ層１１２の上にエピタキシャル成長にて形成された化合物半導体層であり、ゲート電極１３２を挟んで両側に設けられたソース又はドレイン電極１２２の間の電流経路の一部を構成する。具体的には、チャネル層１１３には、バリア層１１４との分極電荷量の差によって、バリア層１１４側の界面にキャリア（例えば、電子）が蓄積される。これにより、チャネル層１１３のバリア層１１４側の界面には、キャリアが高移動度で移動することが可能であり、かつ半導体装置１００のチャネルとして機能する二次元電子ガスが形成される。例えば、チャネル層１１３は、ＧａＮ系材料のエピタキシャル成長層であってもよい。
　また、チャネル層１１３は、導電型不純物が導入されないアンドープ層として設けられてもよい。このような場合、チャネル層１１３におけるキャリアの不純物散乱が抑制されるため、チャネル層１１３に蓄積されたキャリアは、より高移動度で移動することができるようになる。
　バリア層１１４は、チャネル層１１３の上にエピタキシャル成長にて形成された化合物半導体層であり、チャネル層１１３との分極電荷量の差によって、チャネル層１１３のバリア層１１４側の界面にキャリアを蓄積させる。具体的には、本実施形態に係る半導体装置１００では、バリア層１１４は、Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料のエピタキシャル成長層である。すなわち、バリア層１１４は、Ａｌ1-xＩｎxＮ（０．１８＜ｘ＜１）で形成されたエピタキシャル成長層である。
　Ｉｎの組成割合が１８％超である場合、チャネル層１１３及びバリア層１１４の積層構造の耐熱性が向上する。これによれば、後述するコンタクト層１２１の形成プロセスにおける熱によって、チャネル層１１３に形成されるチャネルのシート抵抗が増加してしまうことを抑制することができる。具体的には、Ｉｎの組成割合が１８％超である場合、バリア層１１４とチャネル層１１３との間でのＧａ原子及びＩｎ原子の相互拡散が抑制されると考えられるため、バリア層１１４及びチャネル層１１３のヘテロ接合の界面が不明瞭になることが抑制される。したがって、半導体装置１００は、バリア層１１４及びチャネル層１１３の間の分極電荷量の差を維持することで、チャネル層１１３に形成されるチャネルのシート抵抗の増加を抑制することができる。
　バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎの組成割合は、好ましくは２０％以下としてもよい。Ｉｎの組成割合が２０％以下である場合、チャネル層１１３及びバリア層１１４の分極電荷量の差が十分な値となるため、チャネル層１１３に形成されるチャネルのシート抵抗がより低減される。また、チャネル層１１３及びバリア層１１４の格子定数の乖離がより小さくなるため、バリア層１１４の結晶性をより良好に保つことができる。
　なお、バリア層１１４は、チャネル層１１３のバリア層１１４との界面にキャリアを蓄積させることができれば、Ａｌ1-x-yＩｎxＧａyＮ（ただし、０．１８＜ｘ＜１、０≦ｙ＜０．８２、ｘ＋ｙ＜１）のエピタキシャル成長層として形成されてもよい。また、バリア層１１４は、不純物が添加されていない（すなわち、アンドープの）Ａｌ1-x-yＩｎxＧａyＮ（ただし、０．１８＜ｘ＜１、０≦ｙ＜０．８２、ｘ＋ｙ＜１）のエピタキシャル成長層として形成されてもよい。このような場合、バリア層１１４は、チャネル層１１３におけるキャリアの不純物散乱を抑制することができるため、チャネル層１１３に蓄積されたキャリアをより高移動度で移動させることができるようになる。
　素子分離層１１５は、絶縁性材料で形成された層であり、半導体装置１００と他の半導体装置とを電気的に絶縁する。具体的には、素子分離層１１５は、チャネル層１１３及びバリア層１１４の所定の領域にホウ素（Ｂ）を導入し、該領域のチャネル層１１３及びバリア層１１４を高抵抗化することで形成されてもよい。または、素子分離層１１５は、所定の領域のチャネル層１１３及びバリア層１１４をエッチング等で除去した後、該領域をＳｉＯ2などの絶縁性材料で埋め込むことで形成されてもよい。
　コンタクト層１２１は、バリア層１１４を貫通してチャネル層１１３に達するように設けられた導電型の化合物半導体層である。コンタクト層１２１は、ソース又はドレイン電極１２２に対応して、ゲート電極１３２を挟んでゲート電極１３２の両側にそれぞれ設けられる。コンタクト層１２１は、例えば、バリア層１１４と、チャネル層１１３の一部とを除去して設けられた開口に化合物半導体層をエピタキシャル成長させた後、化合物半導体層に導電型不純物を導入することで形成することができる。
　本実施形態に係る半導体装置１００では、チャネル層１１３及びバリア層１１４の積層構造の耐熱性を向上させることで、コンタクト層１２１をエピタキシャル成長させる際の熱にてチャネル層１１３及びバリア層１１４の界面が不明瞭となることを抑制することができる。これにより、本実施形態に係る半導体装置１００は、チャネルのシート抵抗が増加することを抑制することができる。
　コンタクト層１２１は、チャネル層１１３及びバリア層１１４の界面に形成されたチャネルと接するように設けられることで、ソース又はドレイン電極１２２からチャネルへの電流経路を形成することができる。具体的には、コンタクト層１２１は、バリア層１１４を貫通して、チャネル層１１３及びバリア層１１４の界面よりも深い領域まで設けられていてもよい。例えば、コンタクト層１２１は、バリア層１１４のチャネル層１１３が設けられた側の面と反対側の表面（すなわち、バリア層１１４のソース又はドレイン電極１２２側の表面）から１００ｎｍ以内の深さの領域に設けられてもよい。
　コンタクト層１２１は、チャネル層１１３と同じ化合物半導体で形成されてもよい。例えば、コンタクト層１２１は、チャネル層１１３と同じＧａＮ系材料のエピタキシャル成長層にｎ型不純物（例えば、Ｓｉ又はＧｅなど）を高濃度で導入することで形成されてもよい。これによれば、コンタクト層１２１は、ソース又はドレイン電極１２２からチャネルへのコンタクト抵抗を低減することができる。コンタクト層１２１のコンタクト抵抗を十分に低減するためには、コンタクト層１２１に導入されたｎ型不純物の濃度は、１×１０19ｃｍ-3以上とすることが好ましく、２×１０20ｃｍ-3以上とすることがより好ましい。コンタクト層１２１に導入されたｎ型不純物の濃度が２×１０20ｃｍ-3以上である場合、コンタクト層１２１におけるキャリア濃度は、一例として８×１０19ｃｍ-3以上となり得るため、コンタクト層１２１は、十分な導電性を有することができる。
　なお、コンタクト層１２１の形成プロセスにおける熱によって、チャネル層１１３及びバリア層１１４の積層構造に生じる影響をより低減するためには、コンタクト層１２１は、より低温での結晶成長が可能なＩｎzＧａ1-zＮ（０＜ｚ＜１）にて形成されてもよい。このような場合でも、コンタクト層１２１は、ｎ型不純物（例えば、Ｓｉ又はＧｅなど）を高濃度で導入されることで、ソース又はドレイン電極１２２からチャネルへのコンタクト抵抗を低減することができる。
　ソース又はドレイン電極１２２は、導電性材料で形成され、コンタクト層１２１と電気的に接続するように設けられる。これにより、ソース又はドレイン電極１２２は、コンタクト層１２１を介して、チャネル層１１３及びバリア層１１４の界面に形成されたチャネルと電気的に接続することができる。具体的には、ソース又はドレイン電極１２２は、ゲート電極１３２を挟んで両側に設けられたコンタクト層１２１の上にそれぞれ設けられる。このとき、ゲート電極１３２を挟む両側のうち一方の側に設けられたソース又はドレイン電極１２２はソース電極となり、ゲート電極１３２を挟む両側のうち他方の側に設けられたソース又はドレイン電極１２２はドレイン電極となる。例えば、ソース又はドレイン電極１２２は、コンタクト層１２１側から、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層することで形成されてもよい。
　第１絶縁層１４１は、バリア層１１４、及びソース又はドレイン電極１２２の上に設けられた絶縁物層である。第１絶縁層１４１には、ゲート電極１３２に対応した開口が設けられており、第１絶縁層１４１の該開口を介して、バリア層１１４の上に誘電体膜１３１及びゲート電極１３２が積層され、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造が形成される。第１絶縁層１４１は、例えば、ＳｉＯ2、Ｓｉ3Ｎ4、又はＡｌ2Ｏ3などの絶縁性材料にて形成されてもよい。
　誘電体膜１３１は、バリア層１１４及びゲート電極１３２に対して絶縁性を有する膜であり、バリア層１１４とゲート電極１３２との間に設けられる。具体的には、誘電体膜１３１は、第１絶縁層１４１の上に設けられており、第１絶縁層１４１に設けられた開口の内部にてバリア層１１４及びゲート電極１３２に挟持される。例えば、誘電体膜１３１は、ＳｉＯ2、Ｓｉ3Ｎ4、若しくはＡｌ2Ｏ3等の絶縁性材料、又はＨｆＯ2等の高誘電率材料にて形成されてもよい。
　ゲート電極１３２は、導電性材料で形成され、誘電体膜１３１の上に設けられる。ゲート電極１３２は、第１絶縁層１４１に設けられた開口の内部にて、バリア層１１４、及び誘電体膜１３１と共にＭＩＳゲート構造を構成する。ゲート電極１３２は、第１絶縁層１４１に設けられた開口を介してＭＩＳゲート構造を構成することによって、ゲート幅をより容易に制御することができるようになる。ゲート電極１３２は、例えば、複数の金属材料を積層することで構成されてもよく、誘電体膜１３１側から、ニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層することで形成されてもよい。
　第２絶縁層１４２は、第１絶縁層１４１及び誘電体膜１３１の上に設けられた絶縁物層である。第２絶縁層１４２は、例えば、ＳｉＯ2、Ｓｉ3Ｎ4、又はＡｌ2Ｏ3などの絶縁性材料にて形成されてもよい。
　配線層１２３は、導電性材料で形成され、ソース又はドレイン電極１２２の各々の上に設けられる。配線層１２３は、ソース又はドレイン電極１２２を他の素子と電気的に接続する。配線層１２３は、例えば、チタン（Ｔｉ）及びアルミニウム（Ａｌ）を順次積層することで、又はチタン（Ｔｉ）及び金（Ａｕ）を順次積層することで形成されてもよい。
　続いて、図２Ａ及び図２Ｂを参照して、本実施形態に係る半導体装置１００の変形例について説明する。図２Ａは、第１の変形例に係る半導体装置１０１の断面構成を示す縦断面図である。図２Ｂは、第２の変形例に係る半導体装置１０２の断面構成を示す縦断面図である。
　図２Ａに示すように、半導体装置１０１は、チャネル層１１３と、バリア層１１４との間にスペーサ層１１４Ａをさらに備えていてもよい。
　スペーサ層１１４Ａは、エピタキシャル成長にて形成された化合物半導体層であり、チャネル層１１３と、バリア層１１４との間に設けられる。具体的には、スペーサ層１１４Ａは、例えば、ＡｌＮなどの２元化合物にて形成され、ＡｌＩｎＮなどの３元化合物で形成されたバリア層１１４からチャネル層１１３への原子拡散を緩和する。これにより、スペーサ層１１４Ａは、バリア層１１４及びチャネル層１１３のヘテロ接合が不明瞭となることを抑制することができる。したがって、スペーサ層１１４Ａは、スペーサ層１１４Ａ及びチャネル層１１３の界面に形成されるチャネルのキャリア移動度をより高めることができる。
　スペーサ層１１４Ａは、チャネル層１１３から拡散したＧａ等を含んでいてもよい。また、スペーサ層１１４Ａは、スペーサ層１１４Ａ及びチャネル層１１３の界面に形成されるチャネルの特性を損なわない程度のＧａを意図的に添加したＡｌＧａＮで形成されてもよい。
　なお、図２Ａに示す半導体装置１０１では、コンタクト層１２１は、スペーサ層１１４Ａ及びチャネル層１１３の界面に形成されるチャネルと接するように設けられることで、ソース又はドレイン電極１２２からチャネルへの電流経路を形成する。具体的には、コンタクト層１２１は、バリア層１１４及びスペーサ層１１４Ａを貫通して、チャネル層１１３及びスペーサ層１１４Ａの界面よりも深い領域まで設けられていてもよい。例えば、コンタクト層１２１は、バリア層１１４のスペーサ層１１４Ａが設けられた側の面と反対側の表面（すなわち、バリア層１１４のソース又はドレイン電極１２２側の表面）から１００ｎｍ以内の深さの領域に設けられてもよい。
　また、図２Ｂに示すように、半導体装置１０２では、コンタクト層１２１は、ソース又はドレイン電極１２２の側面及び底面を覆うように設けられていてもよい。
　例えば、コンタクト層１２１は、バリア層１１４と、チャネル層１１３の一部とを除去して設けられた開口の底面及び側面に化合物半導体層を一様にエピタキシャル成長させた後、化合物半導体層に導電型不純物を導入することで形成されてもよい。また、ソース又はドレイン電極１２２は、底面及び側面にコンタクト層１２１が形成された開口を埋め込むようにバリア層１１４の上に設けられてもよい。
　すなわち、コンタクト層１２１は、バリア層１１４及びチャネル層１１３の界面に形成されたチャネルと、ソース又はドレイン電極１２２とを電気的に接続していれば、膜厚等は特に限定されない。したがって、図２Ｂに示す半導体装置１０２は、図１に示す半導体装置１００と同様に、コンタクト層１２１は、バリア層１１４及びチャネル層１１３の界面に形成されたチャネルと、ソース又はドレイン電極１２２との間のコンタクト抵抗を低減することができる。
　＜２．作用効果＞
　次に、図３～図５を参照して、本実施形態に係る半導体装置１００の作用効果について説明する。
　本実施形態に係る半導体装置１００のように、チャネル層１１３にＧａＮ系材料を用い、バリア層１１４にＡｌＩｎＮ系材料を用い、コンタクト層１２１にＧａＮ系材料を用いたＨＥＭＴでは、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合を約１７％～１８％とすることが一般的である。このような場合、バリア層１１４の格子定数がチャネル層１１３の格子定数と同一となるため、バリア層１１４の結晶性をより良好とすることができる。
　しかしながら、Ｉｎ組成割合を約１７％～１８％としたＡｌＩｎＮ系材料は、耐熱性が低くなる。そのため、チャネル層１１３の上にバリア層１１４を積層した後に、バリア層１１４が高温に曝された場合、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルの特性が低下してしまうことがある。
　図３及び図４を参照して、かかるチャネルの特性低下について、より具体的に説明する。図３は、ＧａＮを含むチャネル層１１３に、ＡｌＮを含むスペーサ層１１４Ａ、及びＡｌ0.83Ｉｎ0.17Ｎを含むバリア層１１４を積層したＨＥＭＴにおけるチャネルのシート抵抗の温度依存性の一例を示すグラフ図である。図４は、ＧａＮを含むチャネル層１１３に、ＡｌＮを含むスペーサ層１１４Ａ、及びＡｌ0.83Ｉｎ0.17Ｎを含むバリア層１１４を積層したＨＥＭＴの積層方向の元素分布の一例を熱処理前後で比較して示すグラフ図である。
　図４は、バリア層１１４側から各元素の割合をＥＤＸにて解析した結果を示しており、横軸がバリア層１１４側からの積層方向の深さを示し、縦軸が各元素の存在割合を示す。図４の上のグラフ図は、熱処理前のＥＤＸによる元素プロファイルを示し、図４の下のグラフ図は、熱処理後のＥＤＸによる元素プロファイルを示す。また、図４では、ＡｌＮを含むスペーサ層１１４Ａは、１ｎｍ程度の極薄膜であるため、記載を省略する。
　図３に示すように、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合が１８％以下である場合、熱処理の温度が高くなるほど、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシート抵抗が増加していることがわかる。
　これは、図４に示すように、ＧａＮを含むチャネル層１１３と、ＡｌＩｎＮを含むバリア層１１４との間で熱処理によって原子の相互拡散が生じ、チャネル層１１３と、バリア層１１４とのヘテロ接合の界面が不明瞭となるためと考えられる。これにより、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのキャリア移動度が低下したため、チャネルのシート抵抗が増加したと考えられる。加えて、チャネル層１１３とバリア層１１４との分極電荷量の差も小さくなるため、チャネルとなる二次元電子ガスのキャリア濃度も低下すると考えられる。
　ここで、コンタクト層１２１は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又はＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法等のＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いた高温でのエピタキシャル成長にて形成される。
　コンタクト層１２１を形成するプロセスにおける温度が低い場合、コンタクト層１２１の結晶性が低下し、欠陥又は空隙が生じやすくなってしまう。このような場合、コンタクト層１２１は、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルと適切に接することが困難となるため、チャネルと、ソース又はドレイン電極１２２との間のコンタクト抵抗を低減することが困難となる。
　したがって、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合を約１７％～１８％とした場合、チャネルの良好なシート抵抗と、コンタクト層１２１の良好なコンタクト抵抗とを両立することは困難であった。
　本実施形態に係る半導体装置１００では、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合を１８％超とすることで、チャネル層１１３及びバリア層１１４の積層構造の耐熱性を向上させる。これによれば、コンタクト層１２１を形成するプロセスにてチャネル層１１３及びバリア層１１４が高温に曝された場合でも、チャネル層１１３とバリア層１１４との界面での原子の相互拡散を抑制することができると考えられる。よって、半導体装置１００では、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシート抵抗の増加を抑制することができる。
　図５を参照して、本実施形態に係る半導体装置１００の耐熱性について、より具体的に説明する。図５は、ＧａＮを含むチャネル層１１３に、ＡｌＮを含むスペーサ層１１４Ａ、及びＡｌ0.81Ｉｎ0.19Ｎを含むバリア層１１４を積層したＨＥＭＴにおけるチャネルのシート抵抗の温度依存性の一例を示すグラフ図である。
　図５に示すように、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合が１８％超である場合、７５０℃及び８００℃の高温に曝されても、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシート抵抗が増加していないことがわかる。すなわち、バリア層１１４を構成するＡｌＩｎＮ系材料のＩｎ組成割合を１８％超とすることで、チャネル層１１３及びバリア層１１４の界面での原子の相互拡散を抑制することができると考えられる。
　したがって、本実施形態に係る半導体装置１００では、チャネル層１１３及びバリア層１１４の積層構造の耐熱性を向上させることで、チャネルのシート抵抗が増加することを抑制することができる。また、本実施形態に係る半導体装置１００は、コンタクト層１２１を高温で適切にエピタキシャル成長させることができるため、コンタクト層１２１のコンタクト抵抗を低減することができる。
　具体的には、本実施形態に係る半導体装置１００によれば、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシートキャリア濃度を１×１０13ｃｍ2以上にすることができる。これにより、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシート抵抗を２８０Ω／ｓｑａｒｅ以下に低減することができる。さらに、本実施形態に係る半導体装置１００は、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルと、コンタクト層１２１とのコンタクト抵抗を０．１Ω・ｍｍ以下に低減することができる。
　＜３．半導体装置の製造方法＞
　続いて、図６～図１１を参照して、本実施形態に係る半導体装置１００の製造方法について説明する。図６～図１１は、本実施形態に係る半導体装置の製造方法の各工程を説明する縦断面図である。
　まず、図６に示すように、基板１１１の上にバッファ層１１２、チャネル層１１３、バリア層１１４が順次積層される。
　具体的には、Ｓｉ等で構成された基板１１１の上に、ＡｌＮ、ＡｌＧａＮ、又はＧａＮのいずれかを少なくとも１つ以上含む単層膜又は複数層の積層膜をエピタキシャル成長させることでバッファ層１１２が形成される。次に、バッファ層１１２の上にアンドープのＧａＮをエピタキシャル成長させることでチャネル層１１３が形成される。続いて、チャネル層１１３の上にＡｌ0.19Ｉｎ0.81Ｎをエピタキシャル成長させることでバリア層１１４が形成される。
　次に、図７に示すように、チャネル層１１３の一部、及びバリア層１１４をパターニングすることによって、後段でコンタクト層１２１をエピタキシャル成長させる開口１２１Ａが形成される。
　具体的には、まず、Ｓｉ3Ｎ4、ＳｉＯ2、又はＡｌ2Ｏ3などを含むマスク１５０がバリア層１１４の上に形成される。次に、パターニングされたレジストを用いたウェットエッチング又はドライエッチングにてチャネル層１１３、バリア層１１４、及びマスク１５０の一部領域が除去される。これにより、チャネル層１１３、及びバリア層１１４の一部領域に開口１２１Ａが形成される。
　続いて、図８に示すように、開口１２１Ａの内部のチャネル層１１３の上にコンタクト層１２１が選択的に形成され、コンタクト層１２１の上にソース又はドレイン電極１２２が形成される。その後、チャネル層１１３及びバリア層１１４に素子分離層１１５が形成される。
　具体的には、開口１２１Ａの内部のチャネル層１１３の上にＧａＮを選択的にエピタキシャル成長させることで、コンタクト層１２１が形成される。なお、コンタクト層１２１の形成に選択性が低い成長条件を用いる場合には、コンタクト層１２１の形成後にマスク１５の上に形成された堆積物を除去してもよい。次に、コンタクト層１２１にＳｉ又はＧｅなどのｎ型不純物を高濃度でイオン注入することで、コンタクト層１２１に導電性が付与される。その後、ウェットエッチング又はドライエッチングにてマスク１５０が除去され、コンタクト層１２１、及びバリア層１１４の上に、Ｔｉ、Ａｌ、Ｎｉ及びＡｕを順次積層することで、ソース又はドレイン電極１２２が形成される。その後、バリア層１１４、及びチャネル層１１３にイオン注入によってホウ素（Ｂ）を導入し、バリア層１１４及びチャネル層１１３を高抵抗化することで、素子分離層１１５が形成される。
　本実施形態に係る半導体装置１００では、バリア層１１４のＩｎの組成割合を１８％超とすることでチャネル層１１３及びバリア層１１４の積層構造の耐熱性を向上させることができる。したがって、半導体装置１００は、コンタクト層１２１を形成する際の熱によってチャネル層１１３及びバリア層１１４の界面が不明瞭となることを抑制することができる。これによれば、本実施形態に係る半導体装置１００では、チャネル層１１３及びバリア層１１４の界面に形成されるチャネルのシート抵抗の増加を抑制しつつ、所望の値のコンタクト抵抗を有するコンタクト層１２１を形成することができる。
　次に、図９に示すように、ソース又はドレイン電極１２２、及びバリア層１１４の上に第１絶縁層１４１が一様に形成される。第１絶縁層１４１は、例えば、Ｓｉ3Ｎ4にて形成されてもよく、複数の絶縁材料の積層構造で形成されてもよい。
　続いて、図１０に示すように、第１絶縁層１４１の一部に開口を設けた後、誘電体膜１３１、及びゲート電極１３２が形成される。具体的には、ゲート電極１３２に対応する領域の第１絶縁層１４１に開口を設けた後、第１絶縁層１４１の上、及び該開口の内部にＡｌ2Ｏ3を一様に成膜することで、誘電体膜１３１が形成される。さらに、該開口の内部の誘電体膜１３１の上にＮｉ及びＡｕを順次積層することで、ゲート電極１３２が形成される。
　次に、図１１に示すように、第１絶縁層１４１及び誘電体膜１３１の上に第２絶縁層１４２が形成される。その後、ソース又はドレイン電極１２２の上に形成された第１絶縁層１４１、誘電体膜１３１、及び第２絶縁層１４２の一部が除去された後、ソース又はドレイン電極１２２と電気的に接続する配線層１２３がそれぞれ形成される。第２絶縁層１４２は、例えば、ＳｉＯ2にて形成されてもよく、複数の絶縁材料の積層構造で形成されてもよい。配線層１２３は、例えば、ソース又はドレイン電極１２２側からＴｉ、Ａｌ、Ｎｉ及びＡｕを順次積層することで形成されてもよい。
　以上の工程によれば、本実施形態に係る半導体装置１００を製造することが可能である。
　＜４．半導体装置の適用例＞
　さらに、図１２及び図１３を参照して、本実施形態に係る半導体装置１００が適用される無線通信装置について説明する。図１２は、本実施形態に係る半導体装置の第１の適用例である無線通信装置１を説明する模式的な斜視図である。図１３は、本実施形態に係る半導体装置の第２の適用例である無線通信装置６を説明するブロック図である。
　図１２に示すように、第１の適用例である無線通信装置１は、例えば、基板５０の上にアレイ状に形成されたエッジアンテナ２０と、スイッチ１０、低ノイズアンプ４１、バンドパスフィルタ４２、及びパワーアンプ４３等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。このような無線通信装置１は、例えば、通信向けトランシーバとして用いられ得る。本実施形態に係る半導体装置１００は、例えば、スイッチ１０、低ノイズアンプ４１、又はパワーアンプ４３等を構成するトランジスタに適用されてもよい。これによれば、無線通信装置１は、高周波信号に対する利得をより大きくすることができる。
　図１３に示すように、第２の適用例である無線通信装置６は、アンテナＡＮＴと、アンテナスイッチ回路５と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆとを備える。このような無線通信装置６は、例えば、音声、データ通信、及びＬＡＮ接続などの多機能を有する携帯電話システムとして用いられ得る。本実施形態に係る半導体装置１００は、例えば、アンテナスイッチ回路５、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等を構成するトランジスタに適用されてもよい。これによれば、無線通信装置６は、より効率的に信号を処理することが可能である。
　以上、実施形態、及び変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施形態等に限定されるわけではなく、種々の変形が可能である。例えば、上記の実施形態、及び変形例は、互いに組み合わせることも可能である。
　さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、本実施形態に係る半導体装置は、チャネル層及びバリア層の積層構造の耐熱性を向上させることができる。したがって、本実施形態に係る半導体装置は、チャネル層及びバリア層の界面に形成されるチャネルのシート抵抗を増加させずに、コンタクト抵抗が良好なコンタクト層を形成することができる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　ＧａＮ系材料を含むチャネル層と、
　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
を備える、半導体装置。
（２）
　ＧａＮ系材料を含むチャネル層と、
　ＡｌＮ系材料を含み、前記チャネル層の上に設けられたスペーサ層と、
　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記スペーサ層の上に設けられたバリア層と、
　導電型半導体材料を含み、前記バリア層及び前記スペーサ層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
を備える、半導体装置。
（３）
　前記コンタクト層は、前記バリア層の上に誘電体膜を介して設けられたゲート電極を挟んで両側にそれぞれ設けられる、上記（１）又は（２）に記載の半導体装置。
（４）
　前記ゲート電極を挟んで設けられた前記コンタクト層の一方は、ソース電極に電気的に接続され、前記ゲート電極を挟んで設けられた前記コンタクト層の他方は、ドレイン電極に電気的に接続される、上記（３）に記載の半導体装置。
（５）
　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間のシート抵抗は、２８０Ω／ｓｑｕａｒｅ以下である、上記（４）に記載の半導体装置。
（６）
　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間のシートキャリア濃度は、１．３×１０13ｃｍ2以上である、上記（４）又は（５）に記載の半導体装置。
（７）
　前記コンタクト層と、前記チャネル層及び前記バリア層の界面に設けられたチャネルとのコンタクト抵抗は、０．１Ω・ｍｍ以下である、上記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記コンタクト層は、前記導電型半導体材料として、ｎ型ＧａＮ系材料を含む、上記（１）～（７）のいずれか一項に記載の半導体装置。
（９）
　前記ｎ型ＧａＮ系材料は、ｎ型不純物を２×１０20ｃｍ-3以上含む、上記（８）に記載の半導体装置。
（１０）
　前記コンタクト層のキャリア濃度は、８×１０19ｃｍ-3以上である、上記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記バリア層における前記Ｉｎの組成割合は、２０％以下である、上記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記コンタクト層は、前記チャネル層と前記バリア層との界面に接するように設けられる、上記（１）に記載の半導体装置。
（１３）
　前記コンタクト層は、前記バリア層の前記チャネル層が設けられた側の面と反対側の表面から１００ｎｍ以内の深さの領域に設けられる、上記（１２）に記載の半導体装置。
（１４）
　前記コンタクト層は、前記チャネル層と前記スペーサ層との界面に接するように設けられる、上記（２）に記載の半導体装置。
（１５）
　前記コンタクト層は、前記バリア層の前記スペーサ層が設けられた側の面と反対側の表面から１００ｎｍ以内の深さの領域に設けられる、上記（１３）に記載の半導体装置。
（１６）
　ＧａＮ系材料を含むチャネル層と、
　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
を備える半導体装置
を含む、電気回路。
（１７）
　ＧａＮ系材料を含むチャネル層と、
　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
を備える半導体装置
を含む、無線通信装置。
　本出願は、日本国特許庁において２０１９年１１月２１日に出願された日本特許出願番号第２０１９－２１０５５９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　ＧａＮ系材料を含むチャネル層と、
    　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
    　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
    を備える、半導体装置。
  2. 　ＧａＮ系材料を含むチャネル層と、
    　ＡｌＮ系材料を含み、前記チャネル層の上に設けられたスペーサ層と、
    　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記スペーサ層の上に設けられたバリア層と、
    　導電型半導体材料を含み、前記バリア層及び前記スペーサ層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
    を備える、半導体装置。
  3. 　前記コンタクト層は、前記バリア層の上に誘電体膜を介して設けられたゲート電極を挟んで両側にそれぞれ設けられる、請求項１に記載の半導体装置。
  4. 　前記ゲート電極を挟んで設けられた前記コンタクト層の一方は、ソース電極に電気的に接続され、前記ゲート電極を挟んで設けられた前記コンタクト層の他方は、ドレイン電極に電気的に接続される、請求項３に記載の半導体装置。
  5. 　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間のシート抵抗は、２８０Ω／ｓｑｕａｒｅ以下である、請求項４に記載の半導体装置。
  6. 　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間のシートキャリア濃度は、１．３×１０13ｃｍ2以上である、請求項４に記載の半導体装置。
  7. 　前記コンタクト層と、前記チャネル層及び前記バリア層の界面に設けられたチャネルとのコンタクト抵抗は、０．１Ω・ｍｍ以下である、請求項１に記載の半導体装置。
  8. 　前記コンタクト層は、前記導電型半導体材料として、ｎ型ＧａＮ系材料を含む、請求項１に記載の半導体装置。
  9. 　前記ｎ型ＧａＮ系材料は、ｎ型不純物を２×１０20ｃｍ-3以上含む、請求項８に記載の半導体装置。
  10. 　前記コンタクト層のキャリア濃度は、８×１０19ｃｍ-3以上である、請求項１に記載の半導体装置。
  11. 　前記バリア層における前記Ｉｎの組成割合は、２０％以下である、請求項１に記載の半導体装置。
  12. 　前記コンタクト層は、前記チャネル層と前記バリア層との界面に接するように設けられる、請求項１に記載の半導体装置。
  13. 　前記コンタクト層は、前記バリア層の前記チャネル層が設けられた側の面と反対側の表面から１００ｎｍ以内の深さの領域に設けられる、請求項１２に記載の半導体装置。
  14. 　前記コンタクト層は、前記チャネル層と前記スペーサ層との界面に接するように設けられる、請求項２に記載の半導体装置。
  15. 　前記コンタクト層は、前記バリア層の前記スペーサ層が設けられた側の面と反対側の表面から１００ｎｍ以内の深さの領域に設けられる、請求項１４に記載の半導体装置。
  16. 　ＧａＮ系材料を含むチャネル層と、
    　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
    　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
    を備える半導体装置
    を含む、電気回路。
  17. 　ＧａＮ系材料を含むチャネル層と、
    　Ｉｎの組成割合が１８％超であるＡｌＩｎＮ系材料を含み、前記チャネル層の上に設けられたバリア層と、
    　導電型半導体材料を含み、前記バリア層を貫通して前記チャネル層に達するように設けられた少なくとも１つ以上のコンタクト層と
    を備える半導体装置
    を含む、無線通信装置。
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