TW201601312A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Toshihiro Iizuka
Shin Koyama
Yoshitake Kato
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Renesas Electronics Corp
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Abstract

本發明之半導體裝置係提昇半導體裝置之特性。於具有介隔閘極絕緣膜GI形成於氮化物半導體層CH上之閘極電極GE之半導體裝置(MISFET)中，以具有形成於氮化物半導體層CH上之第1閘極絕緣膜(第1金屬之氧化膜)GIa、及第2閘極絕緣膜(第2金屬之氧化膜)GIb之方式構成閘極絕緣膜GI。而且，第2金屬(例如Hf)其陰電性係低於第1金屬(例如Al)。如此，藉由使第2金屬之陰電性變得低於第1金屬之陰電性，因界面極化而將負電荷導入至第1金屬之氧化膜中，故而可使平帶電壓向正方向偏移。藉此，可使因第1金屬之氧化膜之熱處理而變負之閾值電壓向正方向偏移。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，例如關於一種可較佳地用於使用氮化物半導體之半導體裝置及其製造方法。
近年來，使用具有大於Si之帶隙之III-V族之化合物的半導體裝置受到關注。其中，使用氮化鎵(GaN)等氮化物半導體之半導體裝置具備高速且低損耗地進行動作之特性。又，使用氮化鎵系氮化物半導體之功率MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)可實現常態斷開動作，且該功率MISFET之開發正在發展。
例如，於以下之非專利文獻1中，揭示有具有包含Al2O3之閘極絕緣膜之GaN FET(Field Effect Transistor，場效電晶體)。
先前技術文獻 非專利文獻
非專利文獻1：IEDM 2009, p.153-156 A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique
本發明者係從事於如上所述之使用氮化物半導體之半導體裝置 之研究開發，且對提昇常態斷開型半導體裝置之特性進行了銳意研究。於此過程中，明確了對於使用氮化物半導體之半導體裝置及半導體裝置之製造方法而言存在進一步改善之餘地。
其他課題及新穎之特徵係根據本說明書之記述及隨附圖式而明確。
簡單地對本申請案中揭示之實施形態中之代表性者之概要進行說明，則如下所述。
本申請案中揭示之一實施形態所示之半導體裝置具有介隔閘極絕緣膜形成於氮化物半導體層上之閘極電極，且閘極絕緣膜具有形成於氮化物半導體層上之第1金屬之氧化膜、及形成於第1金屬之氧化膜上之第2金屬之氧化膜。而且，第1金屬係與構成上述氮化物半導體層之元素不同，且第2金屬係陰電性低於第1金屬。
本申請案中揭示之一實施形態所示之半導體裝置之製造方法係於氮化物半導體層上沈積第1金屬之氧化膜，且於該第1金屬之氧化膜上形成第2金屬之氧化膜，進而，於該第2金屬之氧化膜上形成閘極電極。又，具有對第2金屬之氧化膜實施熱處理之步驟。而且，第2金屬係陰電性低於第1金屬。
根據本申請案中揭示之以下所示之代表性實施形態中所示的半導體裝置，可提昇半導體裝置之特性。
根據本申請案中揭示之以下所示之代表性實施形態中所示的半導體裝置之製造方法，可製造特性良好之半導體裝置。
2DEG‧‧‧二維電子氣體
A-A‧‧‧剖面部
BA‧‧‧障壁層
BU‧‧‧緩衝層
C‧‧‧通道
CH‧‧‧通道層
DE‧‧‧汲極電極
DL‧‧‧汲極線
DR‧‧‧汲極區域
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
Gia‧‧‧第1閘極絕緣膜
Gib‧‧‧第2閘極絕緣膜
IF‧‧‧絕緣膜
IL1‧‧‧絕緣層
IL2‧‧‧絕緣層
M‧‧‧配線
M1‧‧‧第1金屬
M1O‧‧‧氧化膜
M2‧‧‧第2金屬
M2O‧‧‧氧化膜
NUC‧‧‧核產生層
Ox‧‧‧氧化膜
PG‧‧‧插頭(連接部)
S‧‧‧基板
SE‧‧‧源極電極
SL‧‧‧源極線
SR‧‧‧源極區域
STR‧‧‧應變鬆弛層
T‧‧‧槽
X‧‧‧方向
Y‧‧‧方向
圖1係表示實施形態1之半導體裝置之構成之剖視圖。
圖2係表示實施形態1之比較例1之半導體裝置之構成的剖視圖。
圖3係表示熱處理前後之氧化鋁膜之電容-電壓特性之曲線圖。
圖4係表示實施形態1之閘極絕緣膜之電容-電壓特性之曲線圖。
圖5係表示實施形態1之比較例3之半導體裝置之構成的剖視圖。
圖6係表示實施形態1之半導體裝置之製造步驟之剖視圖。
圖7係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖6之後之製造步驟之剖視圖。
圖8係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖7之後之製造步驟之剖視圖。
圖9係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖8之後之製造步驟之剖視圖。
圖10係表示實施形態1之半導體裝置之其他構成之剖視圖。
圖11係表示實施形態1之半導體裝置之特徵性構成之剖視圖。
圖12係表示實施形態2之半導體裝置之構成之剖視圖。
圖13係表示實施形態3之半導體裝置之構成之剖視圖。
圖14係表示實施形態3之半導體裝置之製造步驟之剖視圖。
圖15係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖14之後之製造步驟之剖視圖。
圖16係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖15之後之製造步驟之剖視圖。
圖17係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖16之後之製造步驟之剖視圖。
圖18係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖17之後之製造步驟之剖視圖。
圖19係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖18之後之製造步驟之剖視圖。
圖20係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係 表示繼圖19之後之製造步驟之剖視圖。
圖21係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖20之後之製造步驟之剖視圖。
圖22係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖21之後之製造步驟之剖視圖。
圖23係表示實施形態3之半導體裝置之製造步驟之剖視圖，且係表示繼圖22之後之製造步驟之剖視圖。
圖24係表示實施形態3之半導體裝置之構成之俯視圖的一例。
圖25係表示實施形態4之半導體裝置之構成之剖視圖。
於以下之實施形態中，為方便起見，而視需要分割為複數個部分或實施形態進行說明，但除特別明示之情形以外，該等複數個部分或實施形態並非彼此無關，而係存在於一者為另一者之一部分或全部之變化例、應用例、詳細說明、補充說明等之關係。又，於以下之實施形態中，提及要素之數量等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及於原理上明確地限定於特定之數量之情形等以外，並不限定於該特定之數量，亦可為特定之數量以上或以下。
進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)係除特別明示之情形及原理上明確地認為必需之情形等以外，並非為必要者。相同地，於以下之實施形態中，在提及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明確地認為並非如此之情形等以外，實質上包含近似或類似於該形狀等者。該情形係對於上述數量等(包含個數、數值、量、範圍等)而言亦為相同。
以下，基於圖式，詳細地對實施形態進行說明。再者，於用以說明實施形態之所有圖中，對具有同一功能之構件標註同一或關聯之符號，且省略其重複之說明。又，於存在複數個類似之構件(部位)之 情形時，存在對總稱之符號追加記號而表示個別或特定之部位之情形。又，以下之實施形態係除特別必需時以外，於原則上不重複同一或相同之部分之說明。
又，於實施形態中使用之圖式中，亦存在即便剖視圖，亦為了使圖式變得易於觀察而省略影線之情形。又，亦存在即便俯視圖，亦為了使圖式變得易於觀察而標註影線之情形。
又，於剖視圖及俯視圖中，各部位之大小並非為與實際元件對應者，且存在為了使圖式變得易於理解而相對較大地表示特定之部位之情形。又，於剖視圖與俯視圖對應之情形時，亦存在為了使圖式變得易於理解而相對較大地表示特定之部位之情形。
(實施形態1)
以下，一面參照圖式，一面詳細地對本實施形態之半導體裝置進行說明。
[結構說明]
圖1係表示本實施形態之半導體裝置之構成之剖視圖。圖1所示之半導體裝置係使用氮化物半導體之MIS(Metal Insulator Semiconductor，金屬絕緣半導體)型場效電晶體(FET；Field Effect Transistor)。
如圖1所示，於本實施形態之半導體裝置中，具有介隔閘極絕緣膜GI配置於包含氮化物半導體之通道層CH上之閘極電極GE。此處，閘極絕緣膜GI具有形成於通道層CH上之第1閘極絕緣膜GIa、及形成於第1閘極絕緣膜GIa上之第2閘極絕緣膜GIb。第1閘極絕緣膜GIa包含第1金屬之氧化物。第2閘極絕緣膜GIb包含第2金屬之氧化物。而且，第2金屬之陰電性低於第1金屬之陰電性。
又，第1閘極絕緣膜GIa為藉由所謂之沈積法(deposition法)而形成之膜，而並非將通道層(氮化物半導體)CH熱氧化而形成之膜。
又，第1閘極絕緣膜GIa係厚於第2閘極絕緣膜GIb。換言之，第1閘極絕緣膜GIa之膜厚大於第2閘極絕緣膜GIb之膜厚。
第1金屬係例如為鋁(Al)。於該情形時，第1金屬之氧化物成為氧化鋁(Al2O3)。
第2金屬係選自Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。於該情形時，第2金屬之氧化物係例如成為氧化鉿(HfO2)、氧化鋯(ZrO)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鈮(Nb2O5)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鎂(MgO)。第2金屬與氧之組成比並不限定於上述者。又，作為第2金屬，亦可包含2種以上之元素。於該情形時，成為2種金屬與氧之化合物。然而，於該情形時，2種以上之元素均必須低於第1金屬之陰電性。又，第2金屬之氧化物不包含第1金屬或陰電性低於第1金屬之金屬元素。然而，存在含有第1金屬或陰電性低於第1金屬之金屬元素作為雜質程度之金屬(例如，0.01%以下之金屬)之情形。
如上所述，於本實施形態中，將陰電性不同之第1金屬及第2金屬之各者之氧化物積層而用作閘極絕緣膜GI，且於上層配置陰電性較低之第2金屬之氧化膜，因此，可使閾值電壓(Vth)向正方向偏移。而且，可藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)。
例如，如圖2之比較例1所示，於以單層使用氧化鋁膜作為閘極絕緣膜GI之情形時，閾值電壓(Vth)變為負(Vth<0)。若閾值電壓(Vth)變為負(Vth<0)，則成為常態導通狀態。圖2係表示本實施形態之比較例1之半導體裝置之構成的剖視圖。
即，於氮化物半導體層(例如，GaN層)上藉由沈積法而形成氧化鋁膜之情形時，處於膜中之阱密度變高之傾向。如上所述，若膜中之阱密度變高，則如圖3所示，導致電容-電壓特性(C-V特性)之遲滯變大(參照圖3之曲線圖(a))。因此，於形成氧化鋁後，進行熱處理(後退 火)而使阱減少。
然而，根據本發明者等人之研究，對於電容-電壓特性，獲得如下之結果。圖3係表示熱處理(後退火)前後之氧化鋁膜之電容-電壓特性之曲線圖。縱軸係表示電容(Capacitance[任意單位])，橫軸係表示閘極電極(Gate Voltage[V])。如圖3所示，藉由熱處理而謀求遲滯之改善。即，熱處理前之氧化鋁膜(曲線圖(a))雖呈現遲滯，但熱處理後之氧化鋁膜(曲線圖(b))係遲滯得到改善。然而，於熱處理後之氧化鋁膜(曲線圖(b))中已判明平帶電壓(Vfb)向負方向偏移而成為Vfb<0V。
因此，於將熱處理後之氧化鋁膜(曲線圖(b))適用於MISFET之閘極絕緣膜之情形時，FET之閾值電壓(Vth)變為負(Vth<0)，故而常態斷開化變得困難。
與此相對，於本實施形態中，與構成該第1金屬之氧化膜之第1金屬的陰電性相比，構成積層於該第1金屬之氧化膜上之第2金屬之氧化膜的第2金屬之陰電性較低，故而因兩陰電性之差而產生界面極化。因該界面極化之產生而將負電荷導入至第1金屬之氧化膜中，故而可使平帶電壓(Vfb)向正方向偏移。藉此，可使因熱處理而變負之閾值電壓(Vth)向正方向偏移。而且，可實現藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)之常態斷開化。
圖4係表示本實施形態之閘極絕緣膜之電容-電壓特性之曲線圖。使用100nm左右之氧化鋁與該氧化鋁上之氧化鉿之積層膜，作為閘極絕緣膜GI。縱軸係表示電容(Capacitance[任意單位])，橫軸係表示閘極電極(Gate Voltage[V])。
於圖4中，記載有將上層之氧化鉿之膜厚設為0nm、1nm、3nm、及5nm之情形時的曲線圖。於氧化鉿之膜厚為0nm、即氧化鋁膜單層之情形時(w/oHfO2)，閾值電壓(Vth)變為負(Vth<0)，與此相對，隨著氧化鉿之膜厚以1nm、3nm、5nm之順序變大，閾值電壓 (Vth)向正方向偏移。如上所述，將陰電性不同之第1金屬及第2金屬之各者之氧化物積層用作閘極絕緣膜GI，且於上層配置陰電性較低之第2金屬之氧化膜，因此，可確認到閾值電壓(Vth)向正方向偏移。
而且，此處，若氧化鉿之膜厚為3nm及5nm，則可確認到閾值電壓(Vth)成為正(Vth>0)。
再者，圖4中雖未圖示，但於氧化鉿之膜厚超過10nm後，閾值電壓(Vth)之正方向之偏移停止，從而閾值電壓(Vth)不會進一步變大。
因此，作為氧化鉿(第2金屬之氧化膜)之膜厚，例如較佳為1nm以上且10nm以下，更佳為3nm以上且5nm以下。又，若氧化鉿(第2金屬之氧化膜)變得過厚，則合計之閘極絕緣膜亦變厚。因此，產生因電晶體驅動電流之下降引起之遷移率之下降。又，於過於較厚地形成氧化鉿(第2金屬之氧化膜)時，成膜步驟中之處理時間變長，從而亦產生量產性下降、製造成本上升等實用方面之問題。因此，氧化鉿(第2金屬之氧化膜)較佳為薄於下層之氧化鋁膜(第1金屬之氧化膜)，且設為10nm以下之膜厚。
此處，對分別使用氧化鋁膜及氧化鉿膜作為下層之膜及上層之膜之情形進行了說明，但原本下層之膜便必須確保閘極絕緣膜之作為主要特性之絕緣性(漏電流)或絕緣破壞耐受性，故而需要某種程度(例如，以SiO2換算膜厚計為30nm以上，即，若為SiO2膜則為30nm以上，若為Al2O3膜則為60nm以上)之膜厚。與此相對，上層之膜若具有於上層之膜與下層之膜的界面產生極化之程度之膜厚便已足夠，且作為產生此種極化之膜厚，可認為即便使用其他第2金屬(例如，Zr、Ta、Ti、Nb、La、Y、Mg)之氧化膜，亦較佳為1nm以上且10nm以下，更佳為3nm以上且5nm以下。
另一方面，作為將所積層之絕緣膜用作閘極絕緣膜之MISFET， 可列舉將Si基板上之氧化矽膜(SiO2)、與該氧化矽膜(SiO2)上之氧化鉿(HfO2)之積層膜用作閘極絕緣膜之MISFET(比較例2)。
如上所述，將作為高介電常數膜之HfO2膜用作閘極絕緣膜之原因在於抑制閘極漏電流。即，若因MISFET之微細化而導致亦用作閘極絕緣膜之氧化矽膜(SiO2)之膜厚變得過薄(例如，2nm以下)，則閘極漏電流變大。因此，可藉由使用高介電常數膜而使實效性之閘極絕緣膜之膜厚變大，從而減少閘極漏電流。
又，於Si基板上將HfO2/SiO2積層膜用作閘極絕緣膜之情形時，可為調整閾值電壓，而使用對Si通道之雜質離子之注入及活化之類的通常方法。另一方面，氮化物半導體(尤其GaN)係無法藉由該方法控制閾值電壓。其原因在於，存在如下問題：即便向氮化物半導體(GaN)導入p型雜質，活化效率亦極低，導致僅實現高閾值化之高濃度雜質之導入較為困難。即，於將Si基板上之HfO2/SiO2積層膜用作閘極絕緣膜之情形時，原本不存在對高閾值之控制較為困難之問題，而為氮化物半導體基板固有之問題。
此處，於比較例2之MISFET中，為使Si基板與高介電常數膜之間之界面狀態變為良好，而將Si基板熱氧化設置SiO2。因此，較佳為將該SiO2之膜厚極薄地(例如，以2nm以下)形成。若使SiO2之膜厚變得過大，則違背高介電常數化。另一方面，SiO2膜係用以使Si基板與高介電常數膜之間之界面狀態變為良好之膜，故而必須為將Si基板熱氧化所得者，例如藉由如CVD(Chemical Vapor Deposition，化學氣相沈積)法之沈積法而形成之膜無法使與Si基板之界面狀態變為良好。
與此相對，本實施形態之閘極絕緣膜之下層之第1金屬的氧化膜並非將其下方之氮化物半導體層(亦可並非為氮化物半導體基板)熱氧化所得者。即，下層之第1金屬之氧化膜並非係構成氮化物半導體層之元素之氧化物。換言之，第1金屬係與構成氮化物半導體層之元素 不同。氮化物半導體層之熱氧化膜不具有良好之絕緣性，從而無法用作閘極絕緣膜。因此，下層之第1金屬之氧化膜係藉由如CVD法或ALD(Atomic Layer Deposition，原子層沈積)法之沈積法而形成之膜。又，下層之第1金屬之氧化膜係相對較厚地形成，例如具有30nm以上之膜厚。與此相對，上層之第2金屬之氧化膜係如上所述地於某種程度之膜厚以上，使平帶電壓(Vfb)向正方向偏移之效果成為固定，故而無需使其膜厚過大。例如，10nm以下之膜厚便已足夠。如上所述，上層之第2金屬之氧化膜薄於下層之第1金屬之氧化膜。
因此，於本實施形態之MISFET中，如比較例3所述地使用將通道層(氮化物半導體層)CH直接氧化所得之氧化膜Ox作為閘極絕緣膜GI之情形時，無法發揮作為閘極絕緣膜之功能。又，即便於將此種通道層(氮化物半導體層)CH直接氧化所得之氧化膜Ox上積層第2金屬之氧化膜，亦無法獲得作為閘極絕緣膜之功能。圖5係表示本實施形態之比較例3之半導體裝置之構成的剖視圖。
又，於本實施形態之MISFET中，如比較例2所述極薄地(例如，2nm以下)形成下層之第1金屬之氧化膜之情形時，無法發揮作為閘極絕緣膜之功能。相反地，於比較例2之MISFET中，如本實施形態之MISFET般藉由如CVD法或ALD法之沈積法而形成閘極絕緣膜之下層之膜之情形時，基板與下層之膜之界面狀態變得不良，從而MISFET之動作特性劣化。又，於比較例2之MISFET中，如本實施形態之MISFET般相對較厚地(例如，30nm以上)形成閘極絕緣膜之下層之膜的情形時，動作速度等驅動力下降。又，亦與比較例2之MISFET中，相對較厚地(例如，30nm以上)形成閘極絕緣膜之下層之膜，進而積層上層之膜之情形相同地，動作速度等驅動力下降。
又，於本實施形態之MISFET中，要求較高之電壓區域之耐壓，故而與如被微細化且以低電壓驅動之比較例2之MISFET相比，閘極絕 緣膜之合計膜厚成為數十倍。例如，比較例2之HfO2/SiO2係上層、下層均為1nm以下之膜厚。與此相對，於本實施形態之MISFET中，例如HfO2係1nm~10nm左右，SiO2係30nm~100nm左右。
如上所述，於本實施形態中，在形成於氮化物半導體層之主表面之MISFET中，將並非為將氮化物半導體層直接氧化所得之膜之第1金屬之氧化膜(第1閘極絕緣膜GIa)、與陰電性低於第1金屬之第2金屬之氧化膜(第2閘極絕緣膜GIb)之積層膜用作閘極絕緣膜GI，藉此可使閾值電壓(Vth)向正方向偏移。而且，可實現藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)之常態斷開化。
[製造方法說明]
繼而，一面參照圖6~圖9，一面對本實施形態之半導體裝置之製造方法進行說明，並且使該半導體裝置之構成更加明確。圖6~圖9係表示本實施形態之半導體裝置之製造步驟之剖視圖。
如圖6所示，準備形成有通道層CH之基板。通道層CH為氮化物半導體層，例如使用含有n型雜質離子之氮化鎵層(nGaN層)。作為基板，使用nGaN基板，亦可將該基板用作通道層CH。又，亦可使用有機金屬化學氣相成長(MOCVD：Metal Organic Chemical Vapor Deposition)法等使nGaN層於Si基板等支持基板上異質磊晶成長，從而將該nGaN層用作通道層CH。
首先，使用稀釋HCl溶液等將通道層(nGaN層、nGaN基板)CH之表面洗淨。繼而，於通道層CH上，形成具有第1閘極絕緣膜GIa及第2閘極絕緣膜GIb之閘極絕緣膜GI。
首先，如圖7所示，於通道層CH上，形成第1閘極絕緣膜(第1金屬之氧化膜)GIa。例如，作為第1閘極絕緣膜GIa，使用沈積法沈積氧化鋁膜(Al2O3膜)。例如，將三甲基鋁(Al(CH3)3、TMA(trimethylaluminium))及H2O(氧化劑)作為原料氣體，且於400℃ 之環境中，使用ALD法沈積100nm左右之膜厚之氧化鋁膜(Al2O3膜)。根據ALD法，可形成控制性、被覆性良好且膜質良好之膜。再者，作為氧化劑，除H2O以外，亦可使用臭氧(O3)或氧(O2)。ALD法係與CVD法不同地藉由吸附反應及氧化反應之2個步驟而進行膜之成長。CVD法係TMA與H2O產生氧化鋁(Al2O3)，且於基板上進行蒸鍍，與此相對，ALD法係首先反覆進行TMA吸附於下層之膜之表面，且與H2O進行反應而形成氧化鋁(Al2O3)之層之步驟，從而層厚變大。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第1閘極絕緣膜GIa(此處為氧化鋁膜)中之阱(缺陷)減少。尤其，於藉由沈積法而於GaN上形成氧化鋁之情形時，膜中之阱密度變高，如上所述，電容-電壓特性(C-V特性)之遲滯變大(參照圖3之曲線圖(a))。因此，可藉由實施熱處理(後退火)而減少阱密度，改善遲滯。
繼而，如圖8所示，於第1閘極絕緣膜GIa(此處為氧化鋁膜)上，例如形成氧化鉿膜(HfO2膜)作為第2閘極絕緣膜(第2金屬之氧化膜)GIb。例如，藉由使用Hf金屬靶材、氬氣(Ar)及氧氣(O2)之混合氣體之反應性濺鍍法而沈積氧化鉿膜。氧化鉿膜之膜厚較佳為設為1~10nm左右。本實施形態之半導體裝置之閾值電位(Vth)係例如為+1~+4V左右。於使閾值電位(Vth)變得大於+4V之情形時，亦可使氧化鉿膜之膜厚變得大於上述範圍。反應性濺鍍法係PVD(Physical Vapor Deposition，物理氣相沈積)法之一種。於形成第2閘極絕緣膜GIb時，除PVD(Physical Vapor Deposition)法以外，亦可使用ALD法或CVD法。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第2閘極絕緣膜GIb(此處為氧化鉿膜)中之阱(缺陷)減少。再者，於上述步驟中，個別地進行第1閘極絕 緣膜GIa(氧化鋁膜)之形成後之熱處理、及第2閘極絕緣膜GIb(氧化鉿膜)之形成後之熱處理，但亦可省略第1閘極絕緣膜Gia之形成後之熱處理，而於第1閘極絕緣膜GIa(氧化鋁膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之形成後，一次性地進行熱處理。
以此方式，形成具有第1閘極絕緣膜GIa(氧化鋁膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之閘極絕緣膜GI。
繼而，如圖9所示，於閘極絕緣膜GI上，形成閘極電極GE。例如，於閘極絕緣膜GI上，例如形成氮化鈦(TiN)膜作為導電性膜。例如，藉由使用Ti金屬靶材、氬氣(Ar)及氮氣(N2)之混合氣體之反應性濺鍍法而沈積100nm左右之氮化鈦膜。於形成閘極電極GE時，除PVD法以外，亦可使用ALD法或CVD法。繼而，使用光微影技術及蝕刻技術將氮化鈦膜圖案化，藉此形成閘極電極GE。再者，於蝕刻該氮化鈦膜時，亦可蝕刻下層之閘極絕緣膜GI。又，作為閘極電極GE之形成材料，除TiN膜以外，亦可使用Ti、Ta、TaN、Au、Al、W、WN、Ir、Pt、Ru等金屬或金屬化合物。又，亦可使用將該等金屬或金屬化合物積層2種以上而成之膜。
如上所述，根據本實施形態，積層第1金屬之氧化膜與陰電性低於第1金屬之第2金屬之氧化膜而用作閘極絕緣膜，藉此可使閾值電壓(Vth)向正方向偏移。
尤其，即便進行用以減少氧化膜中之阱密度之熱處理，亦可使已向負方向偏移之閾值電壓(Vth)返回至正方向。
再者，於圖1所示之半導體裝置(MISFET)中，未記載源極電極SE及汲極電極DE，但例如亦可如圖10所示藉由在閘極電極GE之兩側之通道層(氮化物半導體)CH中導入n型或p型雜質，而形成源極區域SR及汲極區域DR。而且，進而亦可於源極區域SR及汲極區域DR上分別設置源極電極SE及汲極電極DE。圖10係表示本實施形態之半導體裝 置之其他構成之剖視圖。
一面參照圖11，一面於以下總結說明本實施形態之半導體裝置之特徵性之構成。圖11係表示本實施形態之半導體裝置之特徵性構成的剖視圖。
如圖11所示，本實施形態之半導體裝置具有介隔閘極絕緣膜GI形成於通道層(氮化物半導體)CH上之閘極電極GE。
閘極絕緣膜GI具有形成於通道層(氮化物半導體)CH上之第1金屬M1之氧化膜M1O、及形成於氧化膜M1O上之第2金屬M2之氧化膜M2O。毋庸置疑，M1與O之組成比、及M2與O之組成比係因所選擇之元素而變化。
而且，第2金屬M2之陰電性小於第1金屬M1之陰電性。第1金屬M1及第2金屬係選自以下之表1(極化之陰電性)所示之第2族、第3族、第4族、第5族及第13族。作為第1金屬M1及第2金屬，特佳為其氧化物於元件動作範圍溫度(例如<200℃)下以固體形式存在，且為薄膜，具有良好之絕緣性。於該等金屬中，根據陰電性之關係而選擇下層之氧化膜與上層之氧化膜之組合即可。
作為第1金屬M1、即構成下層之氧化膜之金屬(元素)，較佳為Al。再者，亦可如下文所述之實施形態2等中所說明，使用Si(第14族)。若於形成第1金屬之氧化物時，氮化物半導體表面被氧化，則形成絕緣性較低之界面氧化物層，從而損及閘極絕緣膜之特性。上述Al之氧化物、即氧化鋁係因即便形成於氮化物半導體(尤其GaN)上亦難以形成該界面反應層之方面而較佳為用於下層。
(實施形態2)
於實施形態1(圖1)中，使用第1金屬之氧化膜(例如，氧化鋁膜)作為閘極絕緣膜GI之下層之膜(GIa)，但於本實施形態中，使用Si(半導體)作為構成閘極絕緣膜GI之下層之膜(GIa)之元素。
[結構說明]
圖12係表示本實施形態之半導體裝置之構成之剖視圖。如圖12所示，於本實施形態之半導體裝置中，與實施形態1之情形相同地，具有介隔閘極絕緣膜GI配置於包含氮化物半導體之通道層CH上之閘極電極GE。此處，閘極絕緣膜GI具有作為形成於通道層CH上之第1閘極絕緣膜GIa之氧化矽膜(SiO2)、及形成於第1閘極絕緣膜GIa上之第2閘極絕緣膜(第2金屬之氧化膜)GIb。如上所述，使用Si取代實施形態1之第1金屬。即，第1閘極絕緣膜GIa包含作為半導體之Si之氧化物。第2閘極絕緣膜GIb包含第2金屬之氧化物。而且，第2金屬之陰電性低於Si(半導體)之陰電性。
又，作為第1閘極絕緣膜GIa之氧化矽膜並非係將通道層(氮化物半導體)CH熱氧化而形成之膜，而係藉由所謂之沈積法(沈積法)而形成之膜。即，下層之Si之氧化膜並非係構成氮化物半導體層之元素之氧化物。如上所述，Si之氧化膜並非係藉由通道層(氮化物半導體)之直接氧化而形成者，故而Si與構成通道層(氮化物半導體)之元素不同。
又，作為第1閘極絕緣膜GIa之氧化矽膜係厚於第2閘極絕緣膜GIb。換言之，作為第1閘極絕緣膜GIa之氧化矽膜之膜厚大於第2閘極絕緣膜GIb之膜厚。
作為第1閘極絕緣膜GIa(氧化矽膜)之膜厚，例如較佳為30nm以上。
作為第2閘極絕緣膜GIb(第2金屬之氧化膜)氧化鉿(第2金屬之氧化膜)之膜厚，例如較佳為1nm以上且10nm以下，更佳為3nm以上且5nm以下。
第2金屬係選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。於該情形時，第2金屬之氧化物係例如成為氧化鋁 (Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鈮(Nb2O5)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鎂(MgO)等。第2金屬與氧之組成比並不限定於上述者。又，作為第2金屬，亦可包含2種以上之元素。於該情形時，成為2種金屬與氧之化合物。然而，於該情形時，2種以上之元素均必須低於Si之陰電性。又，第2金屬之氧化物不包含Si或陰電性低於Si之金屬元素。然而，作為雜質程度之金屬(例如，0.01%以下之金屬)，存在含有Si或陰電性低於Si之金屬元素之情形。
如上所述，於本實施形態中，將陰電性不同之Si及第2金屬之各者之氧化物積層而用作閘極絕緣膜GI，且於上層配置陰電性低於Si之第2金屬之氧化膜，因此，可與實施形態1之情形相同地使閾值電壓(Vth)向正方向偏移。
又，於本實施形態中，因使用氧化矽膜(SiO2)作為第1閘極絕緣膜GIa，故與使用實施形態1中所說明之氧化鋁(Al2O3)之情形相比，閾值電壓(Vth)向正方向之偏移效應較大。即，Si與Al之陰電性具有Al<Si之關係(參照表1)，故而於使用相同之第2金屬(除Al以外)之氧化膜作為第2閘極絕緣膜GIb之情形時，Si、Al與第2金屬之陰電性之關係成為第2金屬<Al<Si之關係。
因此，陰電性之差係第2金屬與Si之組合變得大於第2金屬與Al之組合。實施形態1中所說明之界面極化之起因係陰電性之差，且差越大則界面極化量越大。因此，於使用氧化矽膜(SiO2)作為下層之閘極絕緣膜(GIa)之情形係與使用氧化鋁(Al2O3)之情形相比，閾值電壓(Vth)向正方向之偏移效應變大。又，氧化矽膜即便為薄膜亦具有良好之絕緣性，故而較佳為用作閘極絕緣膜GI之下層。
[製造方法說明]
繼而，對本實施形態之半導體裝置之製造方法進行說明。於本 實施形態之半導體裝置之製造方法中，作為第1閘極絕緣膜Gia係形成氧化矽膜而取代第1金屬之氧化膜，除此之外，與實施形態1之情形相同。
即，與實施形態1相同地，將通道層(nGaN層、nGaN基板)CH之表面洗淨，且於通道層CH上，使用沈積法沈積氧化矽膜(SiO2膜)作為第1閘極絕緣膜GIa。
例如，將三(二甲基胺基)矽烷(SiH(N(CH3)2)3、TDMAS)及臭氧(O3、氧化劑)作為原料氣體，於480℃之環境中，使用ALD法沈積50nm左右膜厚之氧化矽膜(SiO2膜)。除ALD法以外，亦可使用CVD法(熱CVD或電漿CVD法等)沈積氧化矽膜。
根據ALD法，可形成控制性、被覆性良好且膜質良好之膜。ALD法係與CVD法不同地，藉由吸附反應及氧化反應之2個步驟而使膜之成長進行。CVD法係TDMAS與臭氧產生氧化矽(SiO2)，且於基板上進行蒸鍍，與此相對，ALD法係首先反覆進行藉由TDMAS吸附於下層之膜之表面且與臭氧反應而形成氧化矽(SiO2)之層之步驟，從而層厚變大。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施30分鐘左右之熱處理。因該熱處理，第1閘極絕緣膜GIa(此處為氧化矽膜)中之阱(缺陷)減少。
此後，與實施形態1之情形相同地，於第1閘極絕緣膜GIa(此處為氧化矽膜)上，例如形成氧化鉿膜(HfO2膜)作為第2閘極絕緣膜GIb。例如，藉由使用Hf金屬靶材、氬氣(Ar)及氧氣(O2)之混合氣體之反應性濺鍍法而沈積氧化鉿膜。氧化鉿膜之膜厚係亦因閾值電位(Vth)而不同，但較佳為設為1~10nm左右。反應性濺鍍法係PVD法之一種。於形成第2閘極絕緣膜GIb時，除PVD法以外，亦可使用ALD法或CVD法。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理因該熱處理，第2閘極絕緣膜GIb(此處為氧化鉿膜)中之阱(缺陷)減少。再者，於上述步驟中，個別地進行第1閘極絕緣膜GIa(氧化矽膜)之形成後之熱處理、及第2閘極絕緣膜GIb(氧化鉿膜)之形成後之熱處理，但亦可省略第1閘極絕緣膜Gia之形成後之熱處理，而於第1閘極絕緣膜GIa(氧化矽膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之形成後，一次性地進行熱處理。
以此方式，形成具有第1閘極絕緣膜GIa(氧化矽膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之閘極絕緣膜GI。此處，作為第2金屬例示了Hf，但第2金屬係例如選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。例如，作為第2金屬之氧化物，亦可使用選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素的氧化物。
繼而，與實施形態1相同地，於閘極絕緣膜GI上形成閘極電極GE。
如上所述，根據本實施形態，將氧化矽膜與陰電性低於Si之第2金屬之氧化膜積層而用作閘極絕緣膜，藉此可使閾值電壓(Vth)向正方向偏移。
尤其，即便進行用以減少氧化膜中之阱密度之熱處理，亦可使已向負方向偏移之閾值電壓(Vth)返回至正方向。
再者，於本實施形態中，亦可藉由在閘極電極GE之兩側之通道層(氮化物半導體)CH中導入n型或p型雜質，而形成源極區域SR及汲極區域DR，進而於源極區域SR及汲極區域DR上分別設置源極電極SE及汲極電極DE(參照圖10)。
(實施形態3)
以下，一面參照圖式，一面詳細地對本實施形態之半導體裝置 進行說明。
[結構說明]
圖13係表示本實施形態之半導體裝置之構成之剖視圖。圖13所示之半導體裝置係使用氮化物半導體之MISFET。該半導體裝置亦被稱為高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)或功率電晶體。本實施形態之半導體裝置係所謂之凹槽閘極型半導體裝置。
於本實施形態之半導體裝置中，具有形成於基板S上之複數個氮化物半導體層。具體而言，於基板S上依序形成有核產生層NUC、應變鬆弛層STR、緩衝層BU、通道層(亦稱為電子躍遷層)CH、及障壁層BA。閘極電極GE係介隔閘極絕緣膜GI而形成於槽(亦稱為溝槽、凹槽)T之內部，該槽T係貫通絕緣膜IF及障壁層BA，陷入至通道層CH之中途為止。此處，閘極絕緣膜GI具有形成於通道層CH上之第1閘極絕緣膜GIa、及形成於第1閘極絕緣膜GIa上之第2閘極絕緣膜GIb。第1閘極絕緣膜Gia係包含第1金屬之氧化物。第2閘極絕緣膜Gib係包含第2金屬之氧化物。而且，第2金屬之陰電性低於第1金屬之陰電性。又，源極電極SE及汲極電極DE係形成於閘極電極GE之兩側之障壁層BA上。
又，作為第1閘極絕緣膜GIa之氧化矽膜並非係將通道層(氮化物半導體)CH熱氧化而形成之膜，而係藉由所謂之沈積法(沈積法)而形成之膜。即，下層之第1金屬之氧化膜並非係構成氮化物半導體層之元素之氧化物。如上所述，第1金屬之氧化膜並非係藉由通道層(氮化物半導體)之直接氧化而形成者，故而第1金屬與構成通道層(氮化物半導體)之元素不同。
又，作為第1閘極絕緣膜GIa之第1金屬之氧化膜厚於第2閘極絕緣膜GIb。換言之，作為第1閘極絕緣膜GIa之第1金屬之氧化膜之膜厚 大於第2閘極絕緣膜GIb的膜厚。
作為第1閘極絕緣膜GIa(第1金屬之氧化膜)之膜厚，例如較佳為30nm以上。
作為第2閘極絕緣膜GIb(第2金屬之氧化膜)之膜厚，例如較佳為1nm以上且10nm以下，更佳為3nm以上且5nm以下。
第2金屬係選自Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。於該情形時，第2金屬之氧化物係例如成為氧化鉿(HfO2)、氧化鋯(ZrO)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鈮(Nb2O5)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鎂(MgO)。第2金屬與氧之組成比並不限定於上述者。又，作為第2金屬，亦可包含2種以上之元素。於該情形時，成為2種金屬與氧之化合物。然而，於該情形時，2種以上之元素均必須低於第1金屬之陰電性。又，第2金屬之氧化物不包含第1金屬或陰電性低於第1金屬之金屬元素。然而，作為雜質程度之金屬(例如，0.01%濃度以下之金屬)，存在含有第1金屬或陰電性低於第1金屬之金屬元素之情形。
如圖13所示，於基板S上形成有核產生層NUC，且於核產生層NUC上形成有應變鬆弛層STR。核產生層NUC係為產生形成於應變鬆弛層STR等之上部之層成長時之晶核而形成。又，核產生層NUC係為防止形成於上部之層之構成元素(例如Ga等)自形成於上部之層向基板S擴散而導致基板S變質。又，應變鬆弛層STR係為了使對於基板S之應力鬆弛，抑制於基板S產生翹曲或裂痕而形成。
於該應變鬆弛層STR上，形成緩衝層BU，且於緩衝層BU上，形成包含氮化物半導體之通道層(亦稱為電子躍遷層)CH，於通道層CH上，形成包含氮化物半導體之障壁層BA。於障壁層BA上，形成有源極電極SE及汲極電極DE。該源極電極SE及汲極電極DE與障壁層BA係分別歐姆接觸。於閘極電極GE、源極電極SE及汲極電極DE上，形 成有絕緣層IL1。將該絕緣層IL1中之源極電極SE及汲極電極DE上之絕緣層IL1去除，形成接觸孔。於該接觸孔之內部嵌入導電性膜，且於該導電性膜上形成有配線M。又，於配線M上形成有絕緣層IL2。
此處，於本實施形態之半導體裝置中，在通道層CH與障壁層BA之界面附近之通道層側產生二維電子氣體2DEG。又，於對閘極電極GE施加正電位(閾值電位)之情形時，在閘極電極GE與通道層CH之界面附近形成通道C。
上述二維電子氣體2DEG係以如下之機制形成。構成通道層CH或障壁層BA之氮化物半導體(此處為氮化鎵系半導體)係禁帶寬(帶隙)或電子親和力分別不同。因此，於該等半導體之接合面產生井型電位。藉由在該井型電位內儲存電子，而於通道層CH與障壁層BA之界面附近產生二維電子氣體2DEG。
而且，形成於通道層CH與障壁層BA之界面附近之二維電子氣體2DEG係藉由形成有閘極電極GE之槽T而分斷。因此，於本實施形態之半導體裝置中，可根據有無通道C之形成而切換接通、斷開。
而且，於本實施形態中，將第1金屬之氧化物與配置於該第1金屬之氧化物上之陰電性低於第1金屬的第2金屬之氧化物之積層膜用作閘極絕緣膜GI，因此與實施形態1之情形相同地，可使平帶電壓(Vfb)向正方向偏移。藉此，可使閾值電壓(Vth)向正方向偏移。而且，可藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)，從而可提昇常態斷開特性。
[製造方法說明]
繼而，一面參照圖14~圖23，一面對本實施形態之半導體裝置之製造方法進行說明，並且使該半導體裝置之構成變得更明確。圖14~圖23係表示本實施形態之半導體裝置之製造步驟之剖視圖。
如圖14所示，例如使用露出(111)面之包含矽(Si)之半導體基板作 為基板S，且於該半導體基板之上部，作為核產生層NUC而例如使用有機金屬化學氣相成長法等使氮化鋁(AlN)層異質磊晶成長。繼而，於核產生層NUC上，形成重複積層氮化鎵(GaN)層與氮化鋁(AlN)層之積層膜(AlN/GaN膜)而成之超晶格結構體作為應變鬆弛層STR。例如，使用有機金屬氣相成長法等，分別以2~3nm左右之膜厚且分別以100層(合計200層)左右反覆使氮化鎵(GaN)層及氮化鋁(AlN)層異質磊晶成長。再者，作為基板S，除上述矽以外，亦可使用包含SiC或藍寶石等之基板。
繼而，於應變鬆弛層STR上，形成緩衝層BU。於應變鬆弛層STR上，作為緩衝層BU，例如使用有機金屬氣相成長法等使AlGaN層異質磊晶成長。
繼而，如圖15所示，於緩衝層BU上形成通道層CH。例如，於緩衝層BU上，使含有n型雜質離子之氮化鎵層(nGaN層)異質磊晶成長。例如，於在氮化鎵之材料氣體中混合有n型雜質氣體之環境下，使摻雜有n型雜質之氮化鎵層(nGaN層)異質磊晶成長。作為n型雜質氣體，可使用矽烷(SiH4)。該通道層CH之電子親和力大於緩衝層BU之電子親和力。又，該通道層CH係帶隙窄於緩衝層BU之氮化物半導體。
繼而，於通道層CH上，作為障壁層BA而例如使用有機金屬氣相成長法等使AlGaN層異質磊晶成長。該障壁層BA之電子親和力小於通道層CH之電子親和力。又，該障壁層BA係帶隙寬於通道層CH之氮化物半導體。
以此方式，形成緩衝層BU、通道層CH、及障壁層BA之積層體。該積層體係藉由上述異質磊晶成長、即沿[0001]晶軸(C軸)方向進行積層之III族面成長而形成。換言之，藉由(0001)Ga面成長而形成上述積層體。於該積層體中之通道層CH與障壁層BA之界面附近產生二維電子氣體2DEG。
繼而，如圖16所示，於障壁層BA上形成具有開口部之絕緣膜IF。例如，作為絕緣膜IF，使用熱CVD法等在障壁層BA上沈積氮化矽膜。繼而，藉由使用光微影技術及蝕刻技術而於絕緣膜IF形成開口部。
繼而，將絕緣膜IF作為遮罩而對障壁層BA及通道層CH進行蝕刻，藉此形成貫通絕緣膜IF及障壁層BA，到達通道層CH之中途為止之槽T(圖17)。於該蝕刻後，亦可為了實現蝕刻損傷之恢復而進行熱處理(退火)。
繼而，如圖18及圖19所示，於槽T內及絕緣膜IF上，形成具有第1閘極絕緣膜GIa及第2閘極絕緣膜GIb之閘極絕緣膜GI。例如，於通道層CH露出於槽T之底部之該槽T內及絕緣膜IF上，形成第1閘極絕緣膜GIa。例如，作為第1閘極絕緣膜GIa，將氧化鋁膜(Al2O3膜)沈積於槽T之底面、側壁及絕緣膜IF上。具體而言，於利用稀釋HCl溶液對基板S之表面進行洗淨後，例如將三甲基鋁(Al(CH3)3、TMA)及H2O(氧化劑)作為原料氣體，於400℃之環境中，使用ALD法將100nm左右之膜厚之氧化鋁膜(Al2O3膜)沈積於槽T內及絕緣膜IF上。根據ALD法，膜厚之控制性良好，且也可被覆性良好地於凹凸面上形成膜。再者，作為氧化劑，除H2O以外，亦可使用臭氧(O3)或氧氣(O2)。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第1閘極絕緣膜GIa(此處為氧化鋁膜)中之阱(缺陷)減少。尤其，於藉由沈積法而於GaN上形成氧化鋁之情形時，膜中之阱密度變高，電容-電壓特性(C-V特性)之遲滯變大。因此，可藉由實施熱處理(後退火)而減少阱密度(參照圖3)。
繼而，如圖19所示，於第1閘極絕緣膜GIa(此處為氧化鋁膜)上，例如作為第2閘極絕緣膜GIb而形成氧化鉿膜(HfO2膜)。例如，藉由使用Hf金屬靶材、及氬氣(Ar)與氧氣(O2)之混合氣體之反應性濺鍍法而 沈積氧化鉿膜。氧化鉿膜之膜厚係根據閾值電位(Vth)而不同，但較佳為設為1~10nm左右。反應性濺鍍法係PVD法之一種。於形成第2閘極絕緣膜GIb時，除PVD法以外，亦可使用ALD法或CVD法。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第2閘極絕緣膜GIb(此處為氧化鉿膜)中之阱(缺陷)減少。再者，於上述步驟中，個別地進行第1閘極絕緣膜GIa(氧化鋁膜)之形成後之熱處理、及第2閘極絕緣膜GIb(氧化鉿膜)之形成後之熱處理，但亦可省略第1閘極絕緣膜Gia之形成後之熱處理，而於第1閘極絕緣膜GIa(氧化鋁膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之形成後，一次性地進行熱處理。
以此方式，形成具有第1閘極絕緣膜GIa(氧化鋁膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之閘極絕緣膜GI。
繼而，如圖20及圖21所示，於閘極絕緣膜GI上形成閘極電極GE。例如，於閘極絕緣膜GI上，作為導電性膜(GE)而例如形成氮化鈦(TiN)膜(圖20)。例如，藉由使用Ti金屬靶材、及氬氣(Ar)與氮氣(N2)之混合氣體之反應性濺鍍法而沈積100nm左右之氮化鈦膜。於形成閘極電極GE時，除PVD法以外，亦可使用ALD法或CVD法。繼而，藉由使用光微影技術及蝕刻技術將氮化鈦膜圖案化而形成閘極電極GE(圖21)。再者，於蝕刻該氮化鈦膜時，亦可蝕刻下方之閘極絕緣膜GI。又，作為閘極電極GE之形成材料，除TiN膜以外，亦可使用Ti、Ta、TaN、Au、Al、W、WN、Ir、Pt、Ru等之金屬或金屬化合物。又，亦可使用積層2種以上之該等金屬或金屬化合物而成之膜。
繼而，如圖22所示，於閘極電極GE之兩側之障壁層BA上，形成源極電極SE及汲極電極DE。例如，使用蒸鍍法等，於閘極電極GE及障壁層BA上沈積包含鈦(Ti)膜及其上部之鋁(Al)膜之積層膜(亦稱為Al/Ti膜)。而且，例如使用濺鍍法等，於Al/Ti膜上沈積包含鈦(Ti)膜 及其上部之氮化鈦(TiN)膜之積層膜(亦稱為TiN/Ti膜)。繼而，藉由使用光微影技術及蝕刻技術而將TiN/Ti/Al/Ti膜圖案化，例如於550℃下進行30分鐘左右之熱處理。因該熱處理，源極電極SE及汲極電極DE(TiN/Ti/Al/Ti膜)與障壁層BA(氮化物半導體膜)之界面之接觸成為歐姆接觸。
繼而，如圖23所示，作為絕緣層IL1而例如使用CVD法等將氧化矽膜形成於閘極電極GE、源極電極SE、及汲極電極DE上。繼而，藉由使用光微影技術及蝕刻技術而蝕刻源極電極SE及汲極電極DE上之絕緣層IL1，藉此將源極電極SE及汲極電極DE上之絕緣層IL1去除而形成接觸孔。於包含該接觸孔之內部之絕緣層IL1上，形成導電性膜。例如，使用濺鍍法等沈積鋁合金膜。作為鋁合金，例如可使用Al與Si之合金(Al-Si)、Al與Cu(銅)之合金(Al-Cu)、Al、Si與Cu(Al-Si-Cu)等。繼而，藉由使用光微影技術及蝕刻技術而將鋁合金膜圖案化，藉此形成接觸孔內之導電性膜(插頭)及其上方之配線M。
此後，於包含源極電極SE及汲極電極DE上之絕緣層IL1上，形成絕緣層(亦稱為覆蓋膜、表面保護膜)IL2。作為絕緣層IL2，例如使用CVD法等沈積氮氧化矽(SiON)膜(參照圖13)。
根據以上之步驟，可形成本實施形態之半導體裝置。
如上所述，根據本實施形態，積層第1金屬之氧化膜與陰電性低於第1金屬之第2金屬之氧化膜而用作閘極絕緣膜，藉此可使閾值電壓(Vth)向正方向偏移。而且，可實現藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)之常態斷開化。
尤其，即便進行用以減少氧化膜中之阱密度之熱處理，亦可使已向負方向偏移之閾值電壓(Vth)返回至正方向。
上述閘極電極GE、源極電極SE、及汲極電極DE之佈局並無限制，但該等電極係例如如圖24般配置。圖24係表示本實施形態之半導 體裝置之構成之俯視圖的一例。例如，圖13與圖24之A-A剖面部對應。源極電極SE與汲極電極DE係例如為沿Y方向延伸之線狀。換言之，為於Y方向上具有長邊之矩形狀(四邊形狀)。源極電極SE與汲極電極DE係交替地並列配置於X方向。而且，於源極電極SE與汲極電極DE之間配置閘極電極GE。例如，沿Y方向延伸之線狀之複數個閘極電極部(GE)之一端部(圖中上側)連接於沿X方向延伸的線(亦稱為閘極線)。又，沿Y方向延伸之線狀之複數個閘極電極部(GE)之另一端部(圖中下側)連接於沿X方向延伸的線(亦稱為閘極線)。再者，亦可省略沿X方向延伸之2根線(亦稱為閘極線)中之任一者，將閘極電極GE設為梳齒狀。又，複數個源極電極SE係經由插頭(連接部)PG而與沿X方向延伸之源極線SL連接。又，複數個汲極電極DE係經由插頭(連接部)PG而與沿X方向延伸之汲極線DL連接。再者，於圖13中，源極線SL及汲極線DL與配線M對應。
(實施形態4)
於實施形態3(圖13)中，使用第1金屬之氧化膜(例如氧化鋁膜)作為閘極絕緣膜GI之下層之膜(GIa)，但於本實施形態中，使用Si(半導體)作為構成閘極絕緣膜GI之下層之膜(GIa)之元素。
[結構說明]
圖25係表示本實施形態之半導體裝置之構成之剖視圖。如圖25所示，本實施形態之半導體裝置係與實施形態1相同之凹槽閘極型高電子遷移率電晶體。於本實施形態之半導體裝置中，作為第1閘極絕緣膜GIa而形成氧化矽膜來取代第1金屬之氧化膜，除此之外，與實施形態3之情形相同。
於本實施形態之半導體裝置中，與實施形態3之情形相同地，具有形成於基板S上之複數個氮化物半導體層。具體而言，於基板S上依序形成有核產生層NUC、應變鬆弛層STR、緩衝層BU、通道層(亦稱 為電子躍遷層)CH、及障壁層BA。閘極電極GE係介隔閘極絕緣膜GI而形成於槽(亦稱為溝槽、凹槽)T，該槽T係貫通絕緣膜IF及障壁層BA，陷入至通道層CH之中途為止。此處，閘極絕緣膜GI具有形成於通道層CH上之第1閘極絕緣膜GIa、及形成於第1閘極絕緣膜GIa上之第2閘極絕緣膜GIb。第1閘極絕緣膜GIa包含Si(半導體)之氧化物。第2閘極絕緣膜GIb包含第2金屬之氧化物。而且，第2金屬之陰電性低於Si之陰電性。又，源極電極SE及汲極電極DE形成於閘極電極GE之兩側之障壁層BA上。
又，作為第1閘極絕緣膜GIa之氧化矽膜並非係將通道層(氮化物半導體)CH熱氧化而形成之膜，而係藉由所謂之沈積法(沈積法)而形成之膜。即，下層之Si之氧化膜並非係構成氮化物半導體層之元素之氧化物。如上所述，Si之氧化膜並非係藉由通道層(氮化物半導體)之直接氧化而形成者，故而Si與構成通道層(氮化物半導體)之元素不同。
又，作為第1閘極絕緣膜GIa之氧化矽膜厚於第2閘極絕緣膜GIb。換言之，作為第1閘極絕緣膜GIa之氧化矽膜之膜厚大於第2閘極絕緣膜GIb之膜厚。
作為第1閘極絕緣膜GIa(氧化矽膜)之膜厚，例如較佳為30nm以上。
作為第2閘極絕緣膜GIb(第2金屬之氧化膜)之膜厚，例如較佳為1nm以上且10nm以下，更佳為3nm以上且5nm以下。
第2金屬係選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。於該情形時，第2金屬之氧化物係例如成為氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鈮(Nb2O5)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鎂(MgO)等。第2金屬與氧之組成比並不限定於上述者。又，作為第2金 屬，亦可包含2種以上之元素。於該情形時，成為2種金屬與氧之化合物。然而，於該情形時，2種以上之元素均必須低於Si之陰電性。又，第2金屬之氧化物不包含Si或陰電性低於Si之金屬元素。然而，作為雜質程度之金屬(例如，0.01%以下之金屬)，存在含有Si或陰電性低於Si之金屬元素之情形。
如上所述，於本實施形態中，積層陰電性不同之Si及第2金屬之各者之氧化物而用作閘極絕緣膜GI，於上層配置陰電性低於Si之第2金屬之氧化膜，因此與實施形態1之情形相同地，可使閾值電壓(Vth)向正方向偏移。
又，於本實施形態中，使用氧化矽膜(SiO2)作為第1閘極絕緣膜GIa，因此與使用於實施形態1中所說明之氧化鋁(Al2O3)之情形相比，閾值電壓(Vth)向正方向之偏移效應較大。即，Si與Al之陰電性具有Al<Si之關係(參照表1)，故而於使用相同之第2金屬(除Al以外)之氧化膜作為第2閘極絕緣膜GIb之情形時，Si、Al與第2金屬之陰電性之關係成為第2金屬<Al<Si之關係。
因此，陰電性之差係第2金屬與Si之組合變得大於第2金屬與Al之組合。於實施形態1中所說明之界面極化之原因為陰電性之差，差越大則界面極化量越大。因此，使用氧化矽膜(SiO2)作為下層之閘極絕緣膜GIa之情形與使用氧化鋁(Al2O3)之情形相比，閾值電壓(Vth)向正方向之偏移效應變大。
[製造方法說明]
繼而，對本實施形態之半導體裝置之製造方法進行說明。於本實施形態之半導體裝置之製造方法中，作為第1閘極絕緣膜GIa而形成氧化矽膜來取代第1金屬之氧化膜，除此之外，與實施形態3之情形相同。
即，與實施形態1相同地，於基板S上依次形成核產生層NUC、 應變鬆弛層STR、緩衝層BU、通道層CH、及障壁層BA。作為該等層之構成材料，例如可使用與實施形態3相同之材料。又，該等層係可藉由與實施形態3相同之步驟而形成。
又，通道層CH之電子親和力大於緩衝層BU之電子親和力。又，該通道層CH係帶隙窄於緩衝層BU之氮化物半導體。又，該障壁層BA之電子親和力小於通道層CH之電子親和力。又，該障壁層BA係帶隙寬於通道層CH之氮化物半導體。
繼而，於障壁層BA上形成具有開口部之絕緣膜IF，將絕緣膜IF作為遮罩而對障壁層BA及通道層CH進行蝕刻，藉此形成槽T。
繼而，於槽T內及絕緣膜IF上，形成具有第1閘極絕緣膜GIa及第2閘極絕緣膜GIb之閘極絕緣膜GI。例如，於通道層CH露出於槽T之底部之該槽T內及絕緣膜IF上，形成第1閘極絕緣膜GIa。例如，作為第1閘極絕緣膜GIa，將氧化矽膜(SiO2膜)沈積於槽T之底面、側壁及絕緣膜IF上。具體而言，於利用稀釋HCl溶液對基板S之表面進行洗淨後，例如將三(二甲基胺基)矽烷(SiH(N(CH3)2)3、TDMAS)及臭氧(O3、氧化劑)作為原料氣體，於480℃之環境中，使用ALD法將50nm左右之膜厚之氧化矽膜(SiO2膜)沈積於槽T內及絕緣膜IF上。除ALD法以外，亦可使用CVD法(熱CVD或電漿CVD法等)沈積氧化矽膜。根據ALD法，膜厚之控制性良好，又，亦可被覆性良好地於凹凸面形成膜。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第1閘極絕緣膜GIa(此處為氧化矽膜)中之阱(缺陷)減少。
繼而，於第1閘極絕緣膜GIa(此處為氧化矽膜)上，例如作為第2閘極絕緣膜GIb而形成氧化鉿膜(HfO2膜)。例如，藉由使用Hf金屬靶材、及氬氣(Ar)與氧氣(O2)之混合氣體之反應性濺鍍法而沈積氧化鉿膜。氧化鉿膜之膜厚亦根據閾值電位(Vth)而不同，但較佳為設為1~ 10nm左右。反應性濺鍍法係PVD法之一種。於形成第2閘極絕緣膜GIb時，除PVD法以外，亦可使用ALD法或CVD法。
繼而，進行熱處理。例如，於氮氣(N2)環境中，在750℃下實施1分鐘左右之熱處理。因該熱處理，第2閘極絕緣膜GIb(此處為氧化鉿膜)中之阱(缺陷)減少。再者，於上述步驟中，個別地進行第1閘極絕緣膜GIa(氧化矽膜)之形成後之熱處理、及第2閘極絕緣膜GIb(氧化鉿膜)之形成後之熱處理，但亦可省略第1閘極絕緣膜GIa(氧化矽膜)之形成後之熱處理，而於第1閘極絕緣膜GIa(氧化矽膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之形成後，一次性地進行熱處理。
以此方式，形成具有第1閘極絕緣膜GIa(氧化矽膜)與第2閘極絕緣膜GIb(氧化鉿膜)之積層膜之閘極絕緣膜GI。
繼而，與實施形態3之情形相同地，形成閘極電極GE、源極電極SE及汲極電極DE，進而，形成絕緣層IL1、插頭、配線M及絕緣層IL2(參照圖25)。
根據以上之步驟，可形成本實施形態之半導體裝置。
如上所述，根據本實施形態，積層Si之氧化膜與陰電性低於Si之第2金屬之氧化膜而用作閘極絕緣膜，藉此可使閾值電壓(Vth)向正方向偏移。而且，可實現藉由調整偏移量而將閾值電壓(Vth)設為正(Vth>0)之常態斷開化。
尤其，即便進行用以減少氧化膜中之阱密度之熱處理，亦可使已向負方向偏移之閾值電壓(Vth)返回至正方向。
以上，基於實施形態，具體地對由本發明者完成之發明進行了說明，但本發明並不限定於上述實施形態，可與不脫離其主旨之範圍內實現各種變更。
(附記1)
一種半導體裝置，其具有： 第1氮化物半導體層，其係形成於基板之上方；第2氮化物半導體層，其係形成於上述第1氮化物半導體層上；第3氮化物半導體層，其係形成於上述第2氮化物半導體層上；槽，其係貫通上述第3氮化物半導體層，到達上述第2氮化物半導體層為止；及閘極電極，其係介隔閘極絕緣膜而配置於上述槽內；上述第3氮化物半導體層之電子親和力係小於上述第2氮化物半導體層之電子親和力，上述第2氮化物半導體層之電子親和力係大於上述第1氮化物半導體層之電子親和力，上述閘極絕緣膜具有形成於上述槽之底面及側壁上之Si之氧化膜、及形成於上述Si之氧化膜上且陰電性低於上述Si之金屬之氧化膜，上述Si係不同於構成第2氮化物半導體層之元素。
(附記2)
如附記1之半導體裝置，其中上述Si之氧化膜係沈積膜。
(附記3)
如附記2之半導體裝置，其中上述沈積膜係藉由原子層沈積法而形成之膜。
(附記4)
如附記1之半導體裝置，其中上述第2金屬係選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。
(附記5)
如附記4之半導體裝置，其中 上述第2氮化物半導體層為GaN。
(附記6)
如附記1之半導體裝置，其中上述Si之氧化膜厚於陰電性比上述Si低之金屬之氧化膜。
(附記7)
如附記1之半導體裝置，其中上述Si之氧化膜厚於陰電性比上述Si低之金屬之氧化膜，且陰電性低於上述Si之金屬之氧化膜之膜厚為1nm以上且10nm以下。
(附記8)
一種半導體裝置之製造方法，其具有如下步驟：(a)於氮化物半導體層上，形成第1金屬之氧化膜；(b)於上述第1金屬之氧化膜上，形成陰電性低於上述第1金屬之第2金屬之氧化膜；及(c)於上述第2金屬之氧化膜上，形成閘極電極；上述(a)步驟係使第1金屬之氧化膜沈積於氮化物半導體層上之步驟，且於上述(a)步驟後，具有對上述第1金屬之氧化膜實施熱處理之步驟。
(附記9)
如附記8之半導體裝置之製造方法，其中上述(a)步驟係藉由原子層沈積法而沈積上述第1金屬之氧化膜之步驟。
(附記10)
如附記8之半導體裝置之製造方法，其中上述第1金屬為Al。
(附記11)
如附記10之半導體裝置之製造方法，其中上述第2金屬係選自Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。
(附記12)
如附記11之半導體裝置之製造方法，其中上述氮化物半導體層為GaN。
(附記13)
如附記8之半導體裝置之製造方法，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜。
(附記14)
如附記8之半導體裝置之製造方法，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜，且上述第2金屬之氧化膜之膜厚為1nm以上且10nm以下。
(附記15)
一種半導體裝置之製造方法，其具有如下步驟：(a)於氮化物半導體層上，形成Si之氧化膜；(b)於上述Si之氧化膜上，形成陰電性低於上述Si之金屬之氧化膜；及(c)於陰電性低於上述Si之金屬之氧化膜上，形成閘極電極；上述(a)步驟係使Si之氧化膜沈積於氮化物半導體層上之步驟，且於上述(a)步驟後，具有對上述Si之氧化膜實施熱處理之步驟。
(附記16)
一種半導體裝置之製造方法，其具有如下步驟：(a)於基板之上方，形成第1氮化物半導體層，於上述第1氮化物 半導體層上，形成電子親和力大於上述第1氮化物半導體層之第2氮化物半導體層，於上述第2氮化物半導體層上，形成電子親和力小於上述第2氮化物半導體層之第3氮化物半導體層；(b)藉由對上述第3氮化物半導體層及上述第2氮化物半導體層進行蝕刻，而形成貫通上述第3氮化物半導體層且到達上述第2氮化物半導體層之中途為止之槽；(c)於上述槽之底面及側壁上，形成第1金屬之氧化膜；(d)於上述第1金屬之氧化膜上，形成陰電性低於上述第1金屬之第2金屬之氧化膜；及(e)於上述第2金屬之氧化膜上，形成閘極電極；上述(c)步驟係使上述第1金屬之氧化膜沈積於上述槽之底面及側壁上之步驟，且於上述(c)步驟後，具有對上述第1金屬之氧化膜實施熱處理之步驟。
(附記17)
一種半導體裝置之製造方法，其具有如下步驟：(a)於基板之上方，形成第1氮化物半導體層，於上述第1氮化物半導體層上，形成電子親和力大於上述第1氮化物半導體層之第2氮化物半導體層，且於上述第2氮化物半導體層上，形成電子親和力小於上述第2氮化物半導體層之第3氮化物半導體層；(b)藉由對上述第3氮化物半導體層及上述第2氮化物半導體層進行蝕刻，而形成貫通上述第3氮化物半導體層且到達上述第2氮化物半導體層之中途為止之槽；(c)於上述槽之底面及側壁上，形成Si之氧化膜；(d)於上述Si之氧化膜上，形成陰電性低於上述Si之金屬之氧化膜；及 (e)於上述金屬之氧化膜上，形成閘極電極；上述(c)步驟係使上述Si之氧化膜沈積於上述槽之底面及側壁上之步驟，且於上述(c)步驟後，具有對上述Si之氧化膜實施熱處理之步驟。
CH‧‧‧通道層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GIa‧‧‧第1閘極絕緣膜
GIb‧‧‧第2閘極絕緣膜

Claims (23)

  1. 一種半導體裝置，其具有：氮化物半導體層；及閘極電極，其係介隔閘極絕緣膜而形成於上述氮化物半導體層上；上述閘極絕緣膜具有形成於上述氮化物半導體層上之第1金屬之氧化膜、及形成於上述第1金屬之氧化膜上之第2金屬之氧化膜，上述第1金屬係不同於構成上述氮化物半導體層之元素，且上述第2金屬係陰電性低於上述第1金屬。
  2. 如請求項1之半導體裝置，其中上述第1金屬之氧化膜係沈積膜。
  3. 如請求項2之半導體裝置，其中上述沈積膜係藉由原子層沈積法而形成之膜。
  4. 如請求項1之半導體裝置，其中上述第1金屬為Al。
  5. 如請求項4之半導體裝置，其中上述第2金屬係選自Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。
  6. 如請求項5之半導體裝置，其中上述氮化物半導體層為GaN。
  7. 如請求項1之半導體裝置，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜。
  8. 如請求項1之半導體裝置，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜，且 上述第2金屬之氧化膜之膜厚為1nm以上且10nm以下。
  9. 一種半導體裝置，其具有：氮化物半導體層；閘極電極，其係介隔閘極絕緣膜而形成於上述氮化物半導體層上；上述閘極絕緣膜具有形成於上述氮化物半導體層上之Si之氧化膜、及形成於上述Si之氧化膜上且陰電性低於上述Si之金屬的氧化膜，且上述Si係不同於構成上述氮化物半導體層之元素。
  10. 如請求項9之半導體裝置，其中上述Si之氧化膜係沈積膜。
  11. 如請求項10之半導體裝置，其中上述沈積膜係藉由原子層沈積法而形成之膜。
  12. 如請求項9之半導體裝置，其中陰電性低於上述Si之金屬係選自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上的元素。
  13. 如請求項12之半導體裝置，其中上述氮化物半導體層為GaN。
  14. 如請求項9之半導體裝置，其中上述Si之氧化膜係厚於陰電性比上述Si低之金屬之氧化膜。
  15. 如請求項9之半導體裝置，其中上述Si之氧化膜係厚於陰電性比上述Si低之金屬之氧化膜，且陰電性低於上述Si之金屬之氧化膜之膜厚為1nm以上且10nm以下。
  16. 一種半導體裝置，其具有：第1氮化物半導體層，其係形成於基板之上方； 第2氮化物半導體層，其係形成於上述第1氮化物半導體層上；第3氮化物半導體層，其係形成於上述第2氮化物半導體層上；槽，其係貫通上述第3氮化物半導體層，到達上述第2氮化物半導體層為止；及閘極電極，其係介隔閘極絕緣膜而配置於上述槽內；上述第3氮化物半導體層之電子親和力係小於上述第2氮化物半導體層之電子親和力，上述第2氮化物半導體層之電子親和力係大於上述第1氮化物半導體層之電子親和力，上述閘極絕緣膜具有形成於上述槽之底面及側壁上之第1金屬之氧化膜、及形成於上述第1金屬之氧化膜上之第2金屬之氧化膜，上述第1金屬係不同於構成上述第2氮化物半導體層之元素，上述第2金屬係陰電性低於上述第1金屬。
  17. 如請求項16之半導體裝置，其中上述第1金屬之氧化膜係沈積膜。
  18. 如請求項17之半導體裝置，其中上述沈積膜係藉由原子層沈積法而形成之膜。
  19. 如請求項16之半導體裝置，其中上述第1金屬為Al。
  20. 如請求項19之半導體裝置，其中上述第2金屬係選自Hf、Zr、Ta、Ti、Nb、La、Y、Mg之群中之1種以上之元素。
  21. 如請求項20之半導體裝置，其中 上述第2氮化物半導體層為GaN。
  22. 如請求項16之半導體裝置，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜。
  23. 如請求項16之半導體裝置，其中上述第1金屬之氧化膜係厚於上述第2金屬之氧化膜，且上述第2金屬之氧化膜之膜厚為1nm以上且10nm以下。
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