WO2021149189A1 - 半導体装置の製造方法 - Google Patents

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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to a method for manufacturing a semiconductor device.
  • a highly reliable gate insulating film is required for the insulating gate portion of the semiconductor device.
  • a highly reliable gate insulating film of the silicon-based semiconductor layer can be formed by thermally oxidizing the silicon-based semiconductor layer.
  • a gate insulating film of a silicon thermal oxide film cannot be formed by thermal oxidation. Therefore, a technique for forming a highly reliable gate insulating film is required.
  • Japanese Patent Application Laid-Open No. 2016-171117 discloses a technique for forming a gate insulating film on the surface of a nitride semiconductor semiconductor layer by using an atomic layer deposition method.
  • the present specification provides a technique for forming a highly reliable gate insulating film on the surface of a non-silicon semiconductor layer.
  • the method for manufacturing a semiconductor device disclosed in the present specification includes a first gate insulating film forming step of forming a first gate insulating film on the surface of a non-silicon semiconductor layer, and a second gate insulating of a silicon thermal oxide film.
  • a removal step and a gate electrode forming step of forming a gate electrode so as to face the non-silicon semiconductor layer via the first gate insulating film and the second gate insulating film can be provided.
  • the non-silicon semiconductor layer is a semiconductor layer made of a material in which it is difficult to form a silicon thermal oxide film by thermal oxidation.
  • a semiconductor layer made of a nitride semiconductor or gallium oxide is used as a material.
  • the material of the first gate insulating film is not particularly limited, but may be, for example, silicon oxide.
  • various kinds of deposition methods can be used, and for example, the first gate insulating film is formed by using an atomic layer deposition method, a plasma CVD method, or a mist CVD method. You may.
  • the second gate insulating film of the silicon thermal oxide film prepared separately is bonded to the first gate insulating film, so that the gate insulating film containing the silicon thermal oxide film is formed on the surface of the non-silicon-based substrate. Can be formed. Since the gate insulating film contains a silicon thermal oxide film, the gate insulating film can have high reliability.
  • the cross-sectional view of the main part of the semiconductor device of this embodiment is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • the cross-sectional view of the main part in one manufacturing process of the semiconductor device of FIG. 1 is schematically shown.
  • FIG. 1 shows a cross-sectional view of a main part of the semiconductor device 1 of the present embodiment.
  • the semiconductor device 1 includes a nitride semiconductor layer 20, a drain electrode 32 provided so as to cover the back surface of the nitride semiconductor layer 20, and a source electrode 34 provided so as to cover the surface of the nitride semiconductor layer 20. , And an insulating gate portion 36 provided on a part of the surface of the nitride semiconductor layer 20.
  • the source electrode 34 is electrically connected to the source contact electrode 38 and the body contact electrode 39 via a contact hole formed in the interlayer insulating film 42.
  • the nitride semiconductor layer 20 has a drain region 21, a drift region 22, a JFET region 23, a body region 24, and a source region 25.
  • the drain region 21 is provided at a position exposed on the back surface of the nitride semiconductor layer 20, and is in ohmic contact with the drain electrode 32.
  • the drain region 21 is made of gallium nitride (GaN) containing a high concentration of N-type impurities.
  • the drift region 22 is provided on the surface of the drain region 21, and is arranged between the drain region 21 and the JFET region 23 and between the drain region 21 and the body region 24.
  • the drift region 22 is made of gallium nitride (GaN) containing N-type impurities, and the impurity concentration thereof is lower than that of the drain region 21.
  • the JFET region 23 is provided on the surface of the drift region 22, and is provided at a position exposed on the surface of the nitride semiconductor layer 20.
  • the JFET region 23 extends from the surface of the drift region 22 to the surface of the nitride semiconductor layer 20 in the thickness direction, and has a form protruding from the surface of the drift region 22.
  • the JFET region 23 extends from the surface of the nitride semiconductor layer 20 through the body region 24 to the drift region 22.
  • the JFET region 23 is made of gallium nitride (GaN) containing N-type impurities.
  • the impurity concentration in the JFET region 23 is equal to the impurity concentration in the drift region 22.
  • the body region 24 is provided on the surface of the drift region 22 and is adjacent to the side surface of the JFET region 23.
  • the body region 24 has a high-concentration body region 24a and a low-concentration body region 24b.
  • the body region 24 is made of gallium nitride (GaN) containing P-type impurities.
  • the high-concentration body region 24a is arranged between the drift region 22 and the low-concentration body region 24b, and is in contact with the lower side surface of the JFET region 23.
  • the high-concentration body region 24a contains P-type impurities at a higher concentration than the low-concentration body region 24b, and is provided to prevent the low-concentration body region 24b from punching through when it is off. Further, the high-concentration body region 24a is electrically connected to the source electrode 34 via the body contact electrode 39 extending through the gate insulating film 36D and the low-concentration body region 24b.
  • the low-concentration body region 24b is provided on the surface of the high-concentration body region 24a, is arranged at a position exposed on the surface of the nitride semiconductor layer 20, and is in contact with the upper side surface of the JFET region 23. A part of the low-concentration body region 24b located between the JFET region 23 and the source region 25, which is exposed on the surface of the nitride semiconductor layer 20, is a channel region. The impurity concentration in the low concentration body region 24b is adjusted to a desired gate threshold voltage.
  • the source region 25 is provided on the surface of the low-concentration body region 24b, and is arranged at a position exposed on the surface of the nitride semiconductor layer 20.
  • the source region 25 is separated from the JFET region 23 and the high-concentration body region 24a by the low-concentration body region 24b.
  • the source region 25 is made of gallium nitride (GaN) containing a high concentration of N-type impurities.
  • the source region 25 is electrically connected to the source electrode 34 via a source contact electrode 38 extending through the gate insulating film 36D.
  • the insulating gate portion 36 includes a gate insulating film 36D provided on the surface of the nitride semiconductor layer 20 and a gate electrode 36E facing the surface of the nitride semiconductor layer 20 via the gate insulating film 36D.
  • the gate electrode 36E faces a part of the low-concentration body region 24b (that is, the channel region) of the portion separating the JFET region 23 and the source region 25 and the JFET region 23 via the gate insulating film 36D.
  • the gate insulating film 36D has a first gate insulating film 36D1 and a second gate insulating film 36D2.
  • the first gate insulating film 36D1 is provided on the surface of the nitride semiconductor layer 20, and is formed by forming a film on the surface of the nitride semiconductor layer 20 by using, for example, a plasma CVD method, as will be described later. It is a silicon oxide film.
  • the material of the first gate insulating film 36D1 may be another insulating material instead of the silicon oxide film.
  • the thickness of the first gate insulating film 36D1 is thinner than that of the second gate insulating film 36D2.
  • the second gate insulating film 36D2 is provided on the surface of the first gate insulating film 36D1, and as will be described later, the first gate insulating film 36D2 utilizes a silicon thermal oxide film bonded separately prepared silicon substrate. It is a silicon thermal oxide film formed by being laminated on the gate insulating film 36D1.
  • the second gate insulating film 36D2 has a portion whose film thickness is adjusted to be thin by the groove TR1.
  • the gate electrode 36E is provided so as to be in contact with the bottom surface of the groove TR1 and separates the JFET region 23 and the source region 25 via the second gate insulating film 36D2 and the first gate insulating film 36D1 whose film thickness is adjusted to be thin.
  • the insulating gate portion 36 is composed of a laminated structure of the first gate insulating film 36D1, the second gate insulating film 36D2 whose film thickness is adjusted to be thin, and the gate electrode 36E.
  • the thick second gate insulating film 36D2 can function as a field oxide film.
  • the gate insulating film 36D is composed of a laminate of the first gate insulating film 36D1 and the second gate insulating film 36D2, but instead of this example, the first gate insulating film 36D1 and the second gate insulating film are insulated.
  • An additional single-layer or multi-layer insulating film may be interposed between the films 36D2, and an additional single-layer or multi-layer insulating film is interposed between the second gate insulating film 36D2 and the gate electrode 36E. You may.
  • the operation of the semiconductor device 1 will be described.
  • a positive voltage is applied to the drain electrode 32, and the source electrode 34 is grounded.
  • a positive voltage higher than the gate threshold voltage is applied to the gate electrode 36E, an inversion layer is formed in a part (that is, a channel region) of the low-concentration body region 24b that separates the JFET region 23 and the source region 25.
  • the semiconductor device 1 turns on.
  • electrons flow from the source region 25 to the JFET region 23 via the inversion layer.
  • the electrons that have flowed into the JFET region 23 flow vertically through the JFET region 23 and head toward the drain electrode 32.
  • the drain electrode 32 and the source electrode 34 become conductive.
  • the semiconductor device 1 can execute a switching operation of switching on and off between the drain electrode 32 and the source electrode 34 based on the voltage applied to the gate electrode 36E.
  • the semiconductor device 1 is characterized in that the gate insulating film 36D is composed of a laminate of the first gate insulating film 36D1 and the second gate insulating film 36D2.
  • the first gate insulating film 36D1 is a silicon oxide film formed by, for example, a plasma CVD method, as will be described later.
  • the first gate insulating film 36D1 is formed on the surface of the nitride semiconductor layer 20 by the plasma CVD method, the interface state density between the nitride semiconductor layer 20 and the first gate insulating film 36D1 is suppressed to a low level. be able to. Therefore, the semiconductor device 1 can have an electrical characteristic of low on-resistance due to high channel mobility. Further, since the interface state density is low, the shift of the gate threshold voltage before and after the application of the gate voltage can be suppressed.
  • the second gate insulating film 36D2 is a silicon thermal oxide film formed by using thermal oxidation carried out under a temperature condition of 1000 ° C. or higher, as will be described later.
  • the second gate insulating film 36D2 formed by using high-temperature thermal oxidation has a dense and high-quality structure, and can suppress the leakage current to a low level even in a high electric field. Therefore, the semiconductor device 1 can have an electrical characteristic of high reliability due to a low leakage current.
  • the gate insulating film 36D is formed by laminating the first gate insulating film 36D1 and the second gate insulating film 36D2, thereby suppressing low on-resistance and shifting of the gate threshold voltage. It can have an electrical property of high reliability.
  • the gate insulating film 36D is composed of only a single layer of the first gate insulating film 36D1 formed by the plasma CVD method, the temperature is 1000 ° C. or higher with respect to the first gate insulating film 36D1 in order to obtain high reliability. An annealing process is required.
  • the first gate insulating film 36D1 is exposed to a temperature of 1000 ° C.
  • the interface state density between the nitride semiconductor layer 20 and the first gate insulating film 36D1 is greatly increased, and the channel mobility, gate threshold voltage, etc.
  • the electrical characteristics of the are also significantly deteriorated.
  • the gate insulating film 36D is formed by joining the second gate insulating film 36D2 of the silicon thermal oxide film prepared separately to the first gate insulating film 36D1. Therefore, in the semiconductor device 1, since the first gate insulating film 36D1 is not exposed to a temperature of 1000 ° C. or higher, deterioration of electrical characteristics can be suppressed.
  • the semiconductor device 1 has the electrical characteristics of low on-resistance and suppression of the shift of the gate threshold voltage by the first gate insulating film 36D1, and also has the electrical characteristics of high reliability by the second gate insulating film 36D2. Can have.
  • a groove is formed from the surface of the nitride semiconductor layer 20 through the low-concentration body region 24b and the high-concentration body region 24a to reach the drift region 22. do.
  • the JFET region 23 of the N-type GaN is formed so as to fill the groove by using the epitaxial growth technique.
  • N-type impurities are introduced into a part of the surface of the low-concentration body region 24b by using the ion implantation technique and the annealing technique to form the source region 25.
  • the surface treatment of the nitride semiconductor layer 20 is carried out by using a plasma treatment technique or a CMP (Chemical Mechanical Polishing) technique.
  • a first gate insulating film 36D1 of a silicon oxide film is formed on the surface of the nitride semiconductor layer 20 by a plasma CVD method (first gate insulating film film forming step). ..
  • the first gate insulating film 36D1 may be formed by using an atomic layer deposition method or a mist CVD method.
  • an annealing treatment is performed. This annealing treatment is carried out at a relatively low temperature and is carried out at a temperature below 1000 ° C. Such a low temperature annealing treatment improves the film quality of the first gate insulating film 36D1 and suppresses an increase in the interface state density between the nitride semiconductor layer 20 and the first gate insulating film 36D1.
  • a silicon substrate 100 on which the second gate insulating film 36D2 of the silicon thermal oxide film is formed is prepared by using thermal oxidation.
  • the second gate insulating film 36D2 is a silicon thermal oxide film formed by thermal oxidation at a temperature of 1000 ° C. or higher, and is a dense and high-quality film.
  • the silicon substrate 100 on which the second gate insulating film 36D2 is formed is prepared by being manufactured in advance in another manufacturing environment. Therefore, the nitride semiconductor layer 20 and the first gate insulating film 36D1 are not exposed to the temperature at which the second gate insulating film 36D2 is formed.
  • the first gate insulating film 36D1 formed on the surface of the nitride semiconductor layer 20 and the second gate insulating film 36D2 formed on the surface of the silicon substrate 100 are directly bonded.
  • the first gate insulating film 36D1 and the second gate insulating film 36D2 are both made of the same material (silicon oxide in this example), and the first gate insulating film 36D1 and the second gate insulating film 36D2 can be satisfactorily bonded to each other. ..
  • a gate insulating film 36D in which the first gate insulating film 36D1 and the second gate insulating film 36D2 are laminated is formed on the surface of the nitride semiconductor layer 20.
  • the silicon substrate 100 is removed by using the CMP technique or the wet etching technique to expose the second gate insulating film 36D2 (removal step).
  • a part of the second gate insulating film 36D2 is removed by using a dry etching technique, and a groove TR1 is formed in the second gate insulating film 36D2 (groove forming step).
  • the groove TR1 is formed corresponding to the formation range of the insulated gate portion 36.
  • a gate electrode 36E is formed on a part of the surface of the second gate insulating film 36D2 so as to cover the bottom surface of the groove TR1 of the second gate insulating film 36D2 (gate electrode). Formation process). As a result, the insulated gate portion 36 is formed.
  • a groove for the source contact electrode that penetrates the second gate insulating film 36D2 and the first gate insulating film 36D1 and reaches the source region 25, and a groove for the source contact electrode After forming a groove for the body contact electrode that penetrates the second gate insulating film 36D2, the first gate insulating film 36D1 and the low concentration body region 24b and reaches the high concentration body region 24a, the groove for the source contact electrode is filled.
  • the source contact electrode 38 is formed so as to fill the groove for the body contact electrode, and the body contact electrode 39 is further formed so as to fill the groove for the body contact electrode.
  • an interlayer insulating film 42 is formed so as to cover the surfaces of the gate electrode 36E, the source contact electrode 38, and the body contact electrode 39.
  • an annealing treatment is performed. This annealing treatment is carried out at a relatively low temperature and is carried out at a temperature below 1000 ° C.
  • a contact hole is formed in the interlayer insulating film 42 by using a dry etching technique, and then the source electrode 34 is formed so as to cover the interlayer insulating film 42.
  • drain electrode 32 is formed so as to cover the back surface of the nitride semiconductor layer 20, and further subjected to a sinter treatment to complete the semiconductor device 1 shown in FIG.

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Abstract

半導体装置の製造方法は、非シリコン系半導体層の表面上に第１ゲート絶縁膜を成膜する第１ゲート絶縁膜成膜工程と、シリコン熱酸化膜の第２ゲート絶縁膜が形成されたシリコン系半導体層と前記非シリコン系半導体層が積層するように、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を接合する接合工程と、前記シリコン系半導体層を除去する除去工程と、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を介して前記非シリコン系半導体層に対向するようにゲート電極を形成するゲート電極形成工程と、を備えている。

Description

半導体装置の製造方法
　本明細書が開示する技術は、半導体装置の製造方法に関する。
　半導体装置の絶縁ゲート部には、高い信頼性を有するゲート絶縁膜が必要とされている。シリコン系半導体層の表面上に形成されるゲート絶縁膜については、シリコン系半導体層を熱酸化することにより、高い信頼性を有するシリコン熱酸化膜のゲート絶縁膜を成膜することができる。しかしながら、窒化物半導体等の非シリコン系半導体層では、熱酸化によってシリコン熱酸化膜のゲート絶縁膜を成膜することができない。このため、高い信頼性を有するゲート絶縁膜を成膜する技術が必要とされている。例えば、特開２０１６－１７１１１７号公報は、原子層堆積法を用いて窒化物半導体半導体層の表面上にゲート絶縁膜を成膜する技術を開示する。
　本明細書は、非シリコン系半導体層の表面上に高い信頼性を有するゲート絶縁膜を形成する技術を提供する。
　本明細書が開示する半導体装置の製造方法は、非シリコン系半導体層の表面上に第１ゲート絶縁膜を成膜する第１ゲート絶縁膜成膜工程と、シリコン熱酸化膜の第２ゲート絶縁膜が形成されたシリコン系半導体層と前記非シリコン系半導体層が積層するように、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を接合する接合工程と、前記シリコン系半導体層を除去する除去工程と、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を介して前記非シリコン系半導体層に対向するようにゲート電極を形成するゲート電極形成工程と、を備えることができる。ここで、非シリコン系半導体層とは、熱酸化によってシリコン熱酸化膜を成膜することが困難な材料の半導体層であり、例えば窒化物半導体を材料とする半導体層、酸化ガリウムを材料とする半導体層又は他のワイドバンドギャップ半導体である。前記第１ゲート絶縁膜の材料は、特に限定されるものではないが、例えば酸化シリコンであってもよい。前記第１ゲート絶縁膜を成膜する工程では、様々な種類の堆積法を用いることができ、例えば原子層堆積法、プラズマＣＶＤ法又はミストＣＶＤ法を用いて前記第１ゲート絶縁膜を成膜してもよい。
　上記製造方法では、別に用意したシリコン熱酸化膜の前記第２ゲート絶縁膜を前記第１ゲート絶縁膜に接合させることにより、シリコン熱酸化膜を含むゲート絶縁膜を非シリコン系基板の表面上に形成することができる。ゲート絶縁膜がシリコン熱酸化膜を含むことから、ゲート絶縁膜は高い信頼性を有することができる。
本実施形態の半導体装置の要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。
　以下、図面を参照して本実施形態の半導体装置を説明する。なお、図示明瞭化を目的として、共通する構成要素についてはその１つの構成要素にのみ符号を付し、他の構成要素に符号を付すのを省略する。
　図１に、本実施形態の半導体装置１の要部断面図を示す。半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けれているドレイン電極３２、窒化物半導体層２０の表面を被覆するように設けられているソース電極３４、及び、窒化物半導体層２０の表面の一部に設けられている絶縁ゲート部３６を備えている。ソース電極３４は、層間絶縁膜４２に形成されたコンタクトホールを介してソースコンタクト電極３８及びボディコンタクト電極３９に電気的に接続されている。窒化物半導体層２０は、ドレイン領域２１、ドリフト領域２２、ＪＦＥＴ領域２３、ボディ領域２４、及び、ソース領域２５を有している。
　ドレイン領域２１は、窒化物半導体層２０の裏面に露出する位置に設けられており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、Ｎ型不純物を高濃度に含む窒化ガリウム（ＧａＮ）を材料としている。
　ドリフト領域２２は、ドレイン領域２１の表面上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、Ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としており、その不純物濃度はドレイン領域２１よりも薄い。
　ＪＦＥＴ領域２３は、ドリフト領域２２の表面上に設けられており、窒化物半導体層２０の表面に露出する位置に設けられている。ＪＦＥＴ領域２３は、ドリフト領域２２の表面から窒化物半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、Ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しい。
　ボディ領域２４は、ドリフト領域２２の表面上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂを有している。ボディ領域２４は、Ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
　高濃度ボディ領域２４ａは、ドリフト領域２２と低濃度ボディ領域２４ｂの間に配置されており、ＪＦＥＴ領域２３の下側の側面に接している。高濃度ボディ領域２４ａは、低濃度ボディ領域２４ｂよりもＰ型不純物を高濃度に含んでおり、オフのときに低濃度ボディ領域２４ｂがパンチスルーするのを抑えるために設けられている。また、高濃度ボディ領域２４ａは、ゲート絶縁膜３６Ｄ及び低濃度ボディ領域２４ｂを貫通して伸びているボディコンタクト電極３９を介してソース電極３４に電気的に接続されている。
　低濃度ボディ領域２４ｂは、高濃度ボディ領域２４ａの表面上に設けられており、窒化物半導体層２０の表面に露出する位置に配置されており、ＪＦＥＴ領域２３の上側の側面に接している。ＪＦＥＴ領域２３とソース領域２５の間に位置する低濃度ボディ領域２４ｂの一部であって、窒化物半導体層２０の表面に露出する部分は、チャネル領域となる。低濃度ボディ領域２４ｂの不純物濃度は、所望のゲート閾値電圧となるように調整されている。
　ソース領域２５は、低濃度ボディ領域２４ｂの表面上に設けられており、窒化物半導体層２０の表面に露出する位置に配置されている。ソース領域２５は、低濃度ボディ領域２４ｂによってＪＦＥＴ領域２３及び高濃度ボディ領域２４ａから隔てられている。ソース領域２５は、Ｎ型不純物を高濃度に含む窒化ガリウム（ＧａＮ）を材料としている。ソース領域２５は、ゲート絶縁膜３６Ｄを貫通して伸びているソースコンタクト電極３８を介してソース電極３４に電気的に接続されている。
　絶縁ゲート部３６は、窒化物半導体層２０の表面上に設けられているゲート絶縁膜３６Ｄ、及び、そのゲート絶縁膜３６Ｄを介して窒化物半導体層２０の表面に対向しているゲート電極３６Ｅを有している。ゲート電極３６Ｅは、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂの一部（即ち、チャネル領域）、及び、ＪＦＥＴ領域２３にゲート絶縁膜３６Ｄを介して対向している。
　ゲート絶縁膜３６Ｄは、第１ゲート絶縁膜３６Ｄ１及び第２ゲート絶縁膜３６Ｄ２を有している。第１ゲート絶縁膜３６Ｄ１は、窒化物半導体層２０の表面上に設けられており、後述するように、例えばプラズマＣＶＤ法を用いて窒化物半導体層２０の表面上に成膜して形成されたシリコン酸化膜である。なお、第１ゲート絶縁膜３６Ｄ１の材料は、シリコン酸化膜に代えて他の絶縁材料であってもよい。第１ゲート絶縁膜３６Ｄ１の厚みは、第２ゲート絶縁膜３６Ｄ２よりも薄い。
　第２ゲート絶縁膜３６Ｄ２は、第１ゲート絶縁膜３６Ｄ１の表面上に設けられており、後述するように、別に用意されたシリコン基板上のシリコン熱酸化膜を貼り合わせ技術を利用して第１ゲート絶縁膜３６Ｄ１に積層して形成されたシリコン熱酸化膜である。第２ゲート絶縁膜３６Ｄ２は、溝ＴＲ１によって膜厚が薄く調整された部分を有している。ゲート電極３６Ｅは、溝ＴＲ１の底面に接するように設けられており、膜厚が薄く調整された第２ゲート絶縁膜３６Ｄ２及び第１ゲート絶縁膜３６Ｄ１を介してＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂの一部（即ち、チャネル領域）、及び、ＪＦＥＴ領域２３に対向している。このように、絶縁ゲート部３６は、第１ゲート絶縁膜３６Ｄ１と膜厚が薄く調整された第２ゲート絶縁膜３６Ｄ２とゲート電極３６Ｅの積層構造によって構成されている。なお、膜厚が厚い第２ゲート絶縁膜３６Ｄ２は、フィールド酸化膜として機能することができる。また、この例では、ゲート絶縁膜３６Ｄが第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２の積層で構成されているが、この例に代えて、第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２の間に追加の単層又は複層の絶縁膜が介在していてもよく、第２ゲート絶縁膜３６Ｄ２とゲート電極３６Ｅの間に追加の単層又は複層の絶縁膜が介在していてもよい。
　次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６Ｅにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂの一部（即ち、チャネル領域）に反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。一方、ゲート電極３６Ｅが接地されると、反転層が消失し、半導体装置１がターンオフする。このように、半導体装置１は、ゲート電極３６Ｅに印加する電圧に基づいてドレイン電極３２とソース電極３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。
　半導体装置１は、ゲート絶縁膜３６Ｄが第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２の積層で構成されていることを特徴としている。第１ゲート絶縁膜３６Ｄ１は、後述するように、例えばプラズマＣＶＤ法を用いて形成されたシリコン酸化膜である。プラズマＣＶＤ法を用いて窒化物半導体層２０の表面上に第１ゲート絶縁膜３６Ｄ１が成膜されると、窒化物半導体層２０と第１ゲート絶縁膜３６Ｄ１の間の界面準位密度を低く抑えることができる。このため、半導体装置１は、高いチャネル移動度によって低いオン抵抗という電気的特性を有することができる。また、界面準位密度が低いことから、ゲート電圧の印加前後のゲート閾値電圧のシフトも抑えられる。
　第２ゲート絶縁膜３６Ｄ２は、後述するように、１０００℃以上の温度条件で実施される熱酸化を用いて形成されたシリコン熱酸化膜である。高温の熱酸化を用いて形成された第２ゲート絶縁膜３６Ｄ２は、緻密で良質な構造を有しており、高電界中でもリーク電流を低く抑えることができる。このため、半導体装置１は、低いリーク電流によって高い信頼性という電気的特性を有することができる。
　上記したように、半導体装置１は、ゲート絶縁膜３６Ｄが第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２の積層で構成されていることにより、低いオン抵抗とゲート閾値電圧のシフトの抑制と高い信頼性という電気的特性を有することができる。例えば、プラズマＣＶＤ法で成膜された第１ゲート絶縁膜３６Ｄ１の単層のみでゲート絶縁膜３６Ｄを構成する場合、高い信頼性を得るために第１ゲート絶縁膜３６Ｄ１に対して１０００℃以上のアニール処理が必要とされる。第１ゲート絶縁膜３６Ｄ１が１０００℃以上の温度に曝されると、窒化物半導体層２０と第１ゲート絶縁膜３６Ｄ１の間の界面準位密度が大きく増加し、チャネル移動度及びゲート閾値電圧等の電気的特性も著しく悪化する。一方、半導体装置１では、別に用意したシリコン熱酸化膜の第２ゲート絶縁膜３６Ｄ２を第１ゲート絶縁膜３６Ｄ１に接合させることでゲート絶縁膜３６Ｄが構成されている。このため、半導体装置１では、第１ゲート絶縁膜３６Ｄ１が１０００℃以上の温度に曝されることがないので、電気的特性の悪化が抑えられる。このように、半導体装置１では、第１ゲート絶縁膜３６Ｄ１によって低いオン抵抗とゲート閾値電圧のシフトの抑制という電気的特性を有するとともに、第２ゲート絶縁膜３６Ｄ２によって高い信頼性という電気的特性も有することができる。
（半導体装置の製造方法）
　次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域２１とドリフト領域２２が積層したＧａＮ基板を準備した後に、エピタキシャル成長技術を利用して、そのＧａＮ基板の表面からＰ型ＧａＮの高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂを積層し、窒化物半導体層２０を形成する。次に、Ｐ型不純物を活性化させるために、アニール処理を実施する。
　次に、図３に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してドリフト領域２２に達する溝を形成する。次に、エピタキシャル成長技術を利用して、その溝を充填するようにＮ型ＧａＮのＪＦＥＴ領域２３を形成する。
　次に、図４に示されるように、イオン注入技術及びアニール技術を利用して、低濃度ボディ領域２４ｂの表面の一部にＮ型不純物を導入し、ソース領域２５を形成する。次に、プラズマ処理技術又はＣＭＰ（Chemical Mechanical Polishing）技術を利用して、窒化物半導体層２０の表面処理を実施する。
　次に、図５に示されるように、プラズマＣＶＤ法を用いて窒化物半導体層２０の表面上にシリコン酸化膜の第１ゲート絶縁膜３６Ｄ１を成膜する（第１ゲート絶縁膜成膜工程）。なお、プラズマＣＶＤ法に代えて、原子層堆積法又はミストＣＶＤ法を用いて第１ゲート絶縁膜３６Ｄ１を成膜してもよい。次に、第１ゲート絶縁膜３６Ｄ１の膜質を改善するために、アニール処理を実施する。このアニール処理は、比較的に低い温度で実施され、１０００℃未満の温度で実施される。このような低温度のアニール処理により、第１ゲート絶縁膜３６Ｄ１の膜質を改善しながら、窒化物半導体層２０と第１ゲート絶縁膜３６Ｄ１の間の界面準位密度が増加することが抑えられる。
　次に、図６に示されるように、熱酸化を用いてシリコン熱酸化膜の第２ゲート絶縁膜３６Ｄ２が成膜されたシリコン基板１００を準備する。第２ゲート絶縁膜３６Ｄ２は、１０００℃以上の温度の熱酸化を用いて形成されたシリコン熱酸化膜であり、緻密で良質な膜質である。なお、第２ゲート絶縁膜３６Ｄ２が成膜されたシリコン基板１００は、別の製造環境で予め製造して用意されている。このため、窒化物半導体層２０及び第１ゲート絶縁膜３６Ｄ１は、第２ゲート絶縁膜３６Ｄ２を成膜するときの温度に曝されることがない。次に、貼り合わせ技術を利用して、窒化物半導体層２０の表面上に形成された第１ゲート絶縁膜３６Ｄ１とシリコン基板１００の表面上に形成された第２ゲート絶縁膜３６Ｄ２を直接接合する（接合工程）。第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２はいずれも同種材料（この例では、酸化シリコン）であり、第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２は良好に接合することができる。これにより、図７に示されるように、第１ゲート絶縁膜３６Ｄ１と第２ゲート絶縁膜３６Ｄ２が積層したゲート絶縁膜３６Ｄが窒化物半導体層２０の表面上に形成される。
　次に、図８に示されるように、ＣＭＰ技術又はウェットエッチング技術を利用して、シリコン基板１００を除去し、第２ゲート絶縁膜３６Ｄ２を露出させる（除去工程）。
　次に、図９に示されるように、ドライエッチング技術を利用して、第２ゲート絶縁膜３６Ｄ２の一部を除去し、第２ゲート絶縁膜３６Ｄ２に溝ＴＲ１を形成する（溝形成工程）。溝ＴＲ１は、絶縁ゲート部３６の形成範囲に対応して形成される。
　次に、図１０に示されるように、第２ゲート絶縁膜３６Ｄ２の溝ＴＲ１の底面を被覆するように、第２ゲート絶縁膜３６Ｄ２の表面上の一部にゲート電極３６Ｅを形成する（ゲート電極形成工程）。これにより、絶縁ゲート部３６が形成される。
　次に、図１１に示されるように、ドライエッチング技術を利用して、第２ゲート絶縁膜３６Ｄ２と第１ゲート絶縁膜３６Ｄ１を貫通してソース領域２５に達するソースコンタクト電極用の溝、及び、第２ゲート絶縁膜３６Ｄ２と第１ゲート絶縁膜３６Ｄ１と低濃度ボディ領域２４ｂを貫通して高濃度ボディ領域２４ａに達するボディコンタクト電極用の溝を形成した後に、ソースコンタクト電極用の溝内を充填するようにソースコンタクト電極３８を形成し、さらに、ボディコンタクト電極用の溝内を充填するようにボディコンタクト電極３９を形成する。
　次に、図１２に示されるように、ゲート電極３６Ｅとソースコンタクト電極３８とボディコンタクト電極３９の表面を被覆するように層間絶縁膜４２を形成する。次に、層間絶縁膜４２の膜質を改善するために、アニール処理を実施する。このアニール処理は、比較的に低い温度で実施され、１０００℃未満の温度で実施される。
　次に、図１３に示されるように、ドライエッチング技術を利用して、層間絶縁膜４２にコンタクトホールを形成した後に、層間絶縁膜４２を被覆するようにソース電極３４を形成する。
　最後に、窒化物半導体層２０の裏面を被覆するようにドレイン電極３２を形成し、さらにシンター処理を実施することにより、図１に示す半導体装置１が完成する。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (6)

  1. 　非シリコン系半導体層の表面上に第１ゲート絶縁膜を成膜する第１ゲート絶縁膜成膜工程と、
    　シリコン熱酸化膜の第２ゲート絶縁膜が形成されたシリコン系半導体層と前記非シリコン系半導体層が積層するように、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を接合する接合工程と、
    　前記シリコン系半導体層を除去する除去工程と、
    　前記第１ゲート絶縁膜と前記第２ゲート絶縁膜を介して前記非シリコン系半導体層に対向するようにゲート電極を形成するゲート電極形成工程と、を備える半導体装置の製造方法。
  2. 　前記第１ゲート絶縁膜が酸化シリコンである、請求項１に記載の半導体装置の製造方法。
  3. 　前記第１ゲート絶縁膜成膜工程では、原子層堆積法、プラズマＣＶＤ法又はミストＣＶＤ法を利用して前記第１ゲート絶縁膜が成膜される、請求項１又は２に記載の半導体装置の製造方法。
  4. 　前記非シリコン系半導体層が窒化物半導体層である、請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 　前記第２ゲート絶縁膜の膜厚が前記第１ゲート絶縁膜の膜厚よりも厚い、請求項１～４のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記除去工程と前記ゲート電極形成工程の間に、前記第２ゲート絶縁膜の一部に溝を形成する溝形成工程、をさらに備えており、
    　前記ゲート電極形成工程では、前記第２ゲート絶縁膜の前記溝の底面を被覆するように前記ゲート電極が形成される、請求項５に記載の半導体装置の製造方法。
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