KR20240047218A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자는 채널층; 상기 채널층 상에 배치되며, 상기 채널층보다 큰 에너지 밴드 갭을 갖는 배리어층; 상기 배리어층 상에 배치되는 게이트 전극; 상기 배리어층과 상기 게이트 전극 사이에 배치되는 게이트 반도체층; 상기 채널층 상에 서로 이격되게 배치된 소스 및 드레인;을 포함하며, 상기 게이트 반도체층은 상기 배리어층과 접촉하는 제1면, 상기 게이트 전극과 접촉하며 상기 제1면보다 좁은 면적을 갖는 제2면, 상기 제1면과 상기 제2면을 연결하는 측벽(SW)을 포함하며, 상기 측벽(SW)은 기울기가 다른 복수의 경사면을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
개시된 실시예들은 반도체 소자 및 이의 제조 방법에 대한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워 소자(power device)가 요구된다. 전력 변환 시스템에서 파워 소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
스위칭 소자로서, 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 주로 사용되었으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다. 이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 화합물 반도체의 이종 접합 (heterojunction) 구조를 활용하는 고전자이동도 트랜지스터(High electron mobility transistor, HEMT)에 대한 연구가 활발히 진행되고 있다.
효율이 향상된 스위칭 소자로 활용될 수 있는 반도체 소자를 제공한다.
반도체 소자의 제조방법을 제공한다.
실시예에 따르면, 채널층; 상기 채널층 상에 배치되며, 상기 채널층보다 큰 에너지 밴드 갭을 갖는 배리어층; 상기 배리어층 상에 배치되는 게이트 전극; 상기 배리어층과 상기 게이트 전극 사이에 배치되는 게이트 반도체층; 상기 채널층 상에 서로 이격되게 배치된 소스 및 드레인;을 포함하며, 상기 게이트 반도체층은 상기 배리어층과 접촉하는 제1면, 상기 게이트 전극과 접촉하며, 상기 제1면보다 좁은 면적을 갖는 제2면, 상기 제1면과 상기 제2면을 연결하는 측벽(SW)을 포함하며, 상기 측벽(SW)은 기울기가 다른 복수의 경사면을 포함하는, 반도체 소자가 제공된다.
상기 복수의 경사면은 상기 제1면과 제1각도로 접하는 제1경사면과, 상기 제2면과 제2각도로 접하는 제2경사면을 포함하며, 상기 제1각도가 상기 제2각도보다 작을 수 있다.
상기 제1각도는 40도 이하일 수 있다.
상기 제2각도는 60도 이상 90도 이하일 수 있다.
상기 복수의 경사면 각각과 상기 제1면이 이루는 각도는 상기 복수의 경사면 각각의 위치가 상기 제1면에 가까울수록 작아질 수 있다.
상기 제1면으로부터 상기 제2면이 이격된 방향을 높이 방향이라고 할 때, 상기 측벽(SW)의 높이는 2nm 이상 200nm 이하일 수 있다.
상기 제1면으로부터 상기 제2면이 이격된 방향을 높이 방향이라고 할 때, 상기 복수의 경사면 각각의 높이는 1nm 이상 100nm 이하일 수 있다.
상기 복수의 경사면 중 하나 이상은 곡면을 포함할 수 있다.
상기 복수의 경사면은 오목한 곡면을 형성할 수 있다.
상기 채널층은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
상기 게이트 반도체층은 p형 GaN을 포함할 수 있다.
상기 반도체 소자는 노멀리 오프(Normally off) 성질을 가지는 고전자 이동도 트랜지스터일 수 있다.
실시예에 따르면, 기판 상에 채널층, 배리어층, 게이트 반도체층을 순차 형성하는 단계; 상기 배리어층과 접하는 제1면의 면적이 상기 제1면과 마주하는 제2면의 면적보다 넓어지는 형상을 갖도록, 상기 게이트 반도체층을 식각하는 단계; 상기 게이트 반도체층 상에 게이트 전극을 형성하는 단계; 및 상기 채널층의 양측과 각각 접하는 소스 및 드레인을 형성하는 단계;를 포함하며, 상기 식각하는 단계에서, 상기 제1면과 상기 제2면을 연결하는 상기 게이트 반도체층의 측벽(SW)은 기울기가 다른 복수의 경사면을 가지도록 하는, 반도체 소자 제조방법이 제공된다.
상기 식각하는 단계에서, 상기 복수의 경사면 각각과 상기 제1면이 이루는 각도는 상기 복수의 경사면 각각의 위치가 상기 제1면에 가까울수록 작아지도록 할 수 있다.
상기 복수의 경사면은 상기 제1면과 제1각도로 접하는 제1경사면과, 상기 제2면과 제2각도로 접하는 제2경사면을 포함하며, 상기 제1각도가 상기 제2각도보다 작을 수 있다.
상기 식각하는 단계는 제1가스를 사용하여 상기 제2경사면을 형성하는 단계; 상기 제1가스와 다른 제2가스를 사용하여 상기 제1경사면을 형성하는 단계;를 포함할 수 있다.
상기 식각하는 단계는 상기 게이트 전극을 형성하는 단계 이후에 수행될 수 있다.
또는, 상기 식각하는 단계를 수행한 후, 상기 게이트 전극을 형성할 수 있다. 하는, 반도체 소자 제조 방법.
상기 배리어층은 상기 채널층보다 큰 에너지 밴드갭을 가지는 물질로 형성될 수 있다.
상기 게이트 반도체층은 p형 GaN을 포함할 수 있다.
상술한 반도체 소자는 감소된 게이트 누설 전류를 나타낼 수 있다.
상술한 반도체 소자는 효율이 향상된 HEMT 소자로 활용될 수 있다.
상술한 제조방법에 따라, 기울기가 다른 복수의 경사면을 가지는 게이트 반도체층을 구비하는 반도체 소자가 제공될 수 있다.
도 1a 및 도 1b는 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도로서, 각각 오프 상태 및 온 상태를 보여준다.
도 2는 실시예에 따른 반도체 소자에 구비되는 게이트 반도체층의 예시적인 상세한 형상을 보여준다.
도 3은 실시예에 따른 반도체 소자에 구비되는 게이트 반도체층의 다른 예시적인 상세한 형상을 보여준다.
도 4는 실시예에 따른 반도체 소자에 구비되는 게이트 반도체층의 또 다른 예시적인 상세한 형상을 보여준다.
도 5는 실시예에 따른 반도체 소자에 구비되는 게이트 반도체층의 예시적인 상세한 형상을 보여준다.
도 6a 내지 도 6c는 비교예들에 따른 반도체 소자에 구비되는 게이트 반도체층의 예시적인 형상을 보여준다.
도 7a 내지 도 7g는 일 실시예에 따른 반도체 소자 제조방법을 설명하는 도면들이다.
도 8a 내지 도 8h는 일 실시예에 따른 반도체 소자 제조방법을 설명하는 도면들이다.
도 9a 및 도 9b는 실시예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자의 게이트 반도체층의 측벽(SW) 형상을 상세히 보인 현미경 사진이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1a 및 도 1b는 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도로서, 각각 오프 상태 및 온 상태를 보여준다.
반도체 소자(100)는 고전자이동도 트랜지스터(High electron mobility transistor, HEMT)로 활용될 수 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
도 1a 및 도 1b를 참조하면, 반도체 소자(100)는 채널층(140), 배리어층(160), 게이트 반도체층(170), 게이트 전극(GA), 소스(SR) 및 드레인(DR)을 포함할 수 있다. 일 실시예로서, 기판(110) 상에 씨드층(120), 및 버퍼층(130)이 순차로 마련되고, 버퍼층(130) 상에 채널층(140)이 형성될 수 있다.
기판(110)은, 예컨대, 사파이어(sapphire), 실리콘(Si), 실리콘 카바이드(SiC), 질화갈륨(GaN) 등으로 형성될 수 있다. 기판(110) 상에 버퍼층(130)이 형성될 수 있다. 기판(110)과 버퍼층(130) 사이에 소정의 씨드층(120)이 마련될 수도 있다. 씨드층(120)은 버퍼층(130)의 성장을 위한 베이스층일 수 있다. 기판(110), 씨드층(120), 버퍼층(130)은 제조 공정상의 필요에 따라 사용되는 층으로, 고전자이동도 트랜지스터로 동작하는 최종 구조에서는 반도체 소자(100)로부터 제거될 수 있다. 버퍼층(130), 채널층(140), 배리어층(160), 게이트 반도체층(170)은 동일한 반도체 기반의 물질로 구성될 수 있으며, 각 기능에 따라 물질 조성비가 상이할 수 있다.
버퍼층(130)은 기판(110)과 채널층(140) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(140)의 결정성 저하를 방지한다. 버퍼층(130)은 Ⅲ-Ⅴ족 물질, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 버퍼층(130)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 버퍼층(130)은 예를 들어, AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
채널층(140)은 소스(SR)과 드레인(DR) 사이에 채널을 형성하는 층으로서, 채널층(140)은 내부에 2차원 전자가스(2-DEG: 2 dimensional electron gas)(142)가 형성될 수 있는 물질로 형성될 수 있다. 채널층(140)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널층(140)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 예를 들어, 채널층(140)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 채널층(140)은 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑된 층일 수도 있다. 채널층(140)의 두께는 수백 nm 이하일 수 있다.
배리어층(160)은 채널층(140) 상에 배치된다. 배리어층(160)과 마주하는 채널층(140)의 영역이 드리프트(drift) 영역(145)이 된다. 드리프트 영역(145)은 소스(SR)과 드레인(DR) 사이의 채널층(140)에 형성되는 영역으로서, 소스(SR)과 드레인(DR)에 전위차가 생길 때 캐리어의 이동이 발생되는 영역이다. 후술하는 바와 같이 게이트 전극(GA)에의 전압 인가 여부 및/또는 게이트 전극(GA)에 인가되는 전압의 크기에 따라서 드리프트 영역(145)의 캐리어 이동이 허용/차단, 조절될 수 있다.
배리어층(160)은 채널층(140)과 다른 반도체 물질을 포함할 수 있다. 배리어층(160)은 채널층(140)과 분극 특성, 에너지 밴드갭(bandgap) 및 격자 상수 중 적어도 하나가 다를 수 있다. 배리어층(160)은 채널층(140)보다 큰 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 예를 들어, 배리어층(160)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 다층 구조를 가질 수 있다. 배리어층(160)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 배리어층(160)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 배리어층(160)의 에너지 밴드 갭은 Al 및/또는 In의 조성비에 의하여 조절될 수 있다.
배리어층(160)은 소정 불순물로 도핑될 수 있다. 불순물은 정공(hole)을 제공할 수 있는 p형 도펀트일 수 있다. p형 도펀트로 예를 들어 마그네슘(Mg)이 사용될 수 있다. 배리어층(160)의 도핑 농도는 소망하는 문턱 전압과 온 저항을 얻을 수 있도록 설정될 수 있다.
배리어층(160)은 채널층(140)에 비하여 상대적으로 높은 에너지 밴드 갭을 가질 수 있고, 채널층(140)에 비해 높은 전기적 분극률을 가질 수 있다. 따라서, 배리어층(160)에 의해, 상대적으로 전기적 분극률이 낮은 채널층(140)에 2차원 전자 가스(142)가 유발된다. 이러한 점에서, 배리어층(160)은 채널 공급층 또는 2DEG 공급층으로 불릴 수도 있다. 2차원 전자 가스(142)는 채널층(140)과 배리어층(160)의 계면 아래의 채널층(140) 영역에 형성될 수 있다. 2차원 전자 가스(142)는 매우 높은 전자이동도(electron mobility)를 보인다.
배리어층(160)은 한 층으로 도시되었으나, 복수층으로 구성될 수도 있다. 배리어층(160)은 예를 들어, 에너지 밴드 갭이 다른 복수층을 포함할 수 있고, 복수층 중 채널층(140)에 가까운 층의 에너지 밴드 갭이 더 크도록, 복수층이 배치될 수 있다.
소스(SR)과 드레인(DR)은 채널층(140) 상에 서로 이격되게 형성된다. 소스(SR)는 채널층(140)의 일측에 채널층(140)과 전기적으로 연결되게 형성될 수 있고, 드레인(DR)은 채널층(140)의 타측에 채널층(140)과 전기적으로 연결되게 형성될 수 있다. 소스(SR)과 드레인(DR)은 채널층(140) 상의 드리프트 영역(145)의 외측에 형성된다. 소스(SR)과 드레인(DR)은 채널층(140)에 오믹(ohmic) 접촉된다. 소스(SR)과 드레인(DR)은 전기 전도성 물질, 예를 들어 금속 물질로 형성될 수 있다. 채널층(140)에서 소스(SR), 드레인(DR)가 접촉되는 영역은 채널층(140)의 다른 영역보다 고농도로 도핑될 수 있다. 채널층(140)에 형성된 2차원 전자 가스(142)는 소스(SR)과 드레인(DR) 사이의 전류 통로 즉, 채널로 이용될 수 있다.
게이트 반도체층(170)은 배리어층(160) 상에 위치한다. 게이트 반도체층(170)은 게이트 반도체층(170)은 소스(SR)과 드레인(DR) 사이에 소스(SR) 및 드레인(DR)으로부터 이격되게 위치된다. 게이트 반도체층(170)은 드레인(DR)보다 소스(SR)에 가깝게 위치될 수 있다. 게이트 반도체층(170)은 배리어층(160)과 다른 에너지 밴드 갭을 가질 수 있다. 게이트 반도체층(170)은 p형 반도체층일 수 있다. 게이트 반도체층(170)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다. 게이트 반도체층(170)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 게이트 반도체층(170)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 게이트 반도체층(170)은 마그네슘(Mg)과 같은 p형 불순물로 도핑될 수 있다. 게이트 반도체층(170)은 p-GaN 층일 수 있다. 다만, 이에 한정되지 않으며, 예를 들어, 게이트 반도체층(170)은 p-AlGaN층일 수 있다.
게이트 반도체층(170)은 채널층(140)에 공핍 영역을 형성할 수 있다. 게이트 반도체층(170)에 의해, 게이트 반도체층(170)과 마주하는 위치의, 배리어층(160)의 일부 영역의 에너지 밴드의 준위가 높아지고, 배리어층(160)의 이러한 일부 영역과 마주하는 채널층(140) 영역에 디플리션 영역(depletion region)(141)이 형성될 수 있다. 디플리션 영역(depletion region)(141)은 채널층(140)의 채널 경로 중, 2차원 전자 가스(142)가 형성되지 않거나 또는, 나머지 영역보다 낮은 전자 농도를 가지는 영역이다. 다시 말하면, 디플리션 영역(141)에 의해 2차원 전자 가스(142)가 연결되지 않고 끊어진다. 따라서, 소스(SR)과 드레인(DR) 사이에 전류가 흐르지 않고, 즉, 채널 경로가 차단된다. 반도체 소자(100)는 노멀리 오프(Normally off) 특성을 갖는 고전자이동도 트랜지스터일 수 있다. 노멀리 오프 특성이란 게이트-오프 상태, 즉, 게이트 전극(GA)에 전압이 인가되지 않은 노멀(normal) 상태일 때에 도 1a에 도시된 바와 같이 오프(off) 상태가 되는 특성을 의미한다. 게이트 전극(GA)에 문턱 전압 이상의 전압이 인가되면, 도 1a의 디플리션 영역(141) 대신, 도 1b 에 도시된 바와 같이 2차원 전자 가스(142)가 소스(SR)와 드레인(DR) 사이의 채널 경로 전체에 형성되며, 온(on) 상태가 된다.
게이트 반도체층(170) 상에 게이트 전극(GA)이 형성된다. 게이트 전극(GA)은 게이트 반도체층(170)에 오믹(ohmic) 접촉된다. 게이트 전극(GA)은 전기 전도성 물질, 예를 들어 금속 물질로 형성될 수 있다. 게이트 전극(GA)에 전압이 인가되지 않은 상태에서는 채널층(140)에 디플리션 영역(141)이 형성되고 2차원 전자 가스(142)에 의한 채널이 형성되지 않는다. 도 1a에 도시된 상태는 소스(SR)로부터 드레인(DR)으로 전류가 흐르지 않는 오프 상태이다. 게이트 전극(GA)에 문턱 전압 이상의 전압이 인가되면, 채널층(140)의 영역 중 게이트 반도체층(170)을 마주하는 영역에 2차원 전자 가스(142)의 농도가 높아지고, 2차원 전자 가스(142)의 범위가 확장되어 디플리션 영역(141)이 사라지고 채널이 형성된다. 도 1b에 도시된 상태는 소스(SR)로부터 드레인(DR)으로 전류가 흐르는 온 상태이다.
실시예의 반도체 소자(100)에서, 게이트 반도체층(170)은 전술한 바와 같은 노멀리 오프(Normally off) 특성에 알맞게 구비되며, 또한, 게이트 누설 전류를 감소시키도록 세부 구성이 정해질 수 있다.
게이트 반도체층(170)은 배리어층(160)과 접촉하는 제1면(AR1), 게이트 전극(GA)과 접촉하며, 제1면(AR1)보다 좁은 면적을 갖는 제2면(AR2), 제1면(AR1)과 제2면(AR2)을 연결하는 측벽(SW)을 포함할 수 있다. 게이트 반도체층(170)의 측벽(SW)은 기울기가 다른 복수의 경사면을 포함할 수 있다. 여기서, 기울기는 소스(SR)와 드레인(DR) 사이의 이격 방향인 제1방향(D1방향) 및 반도체 소자(100)의 적층 방향인 제2방향(D2방향)과 나란한 단면에서 본 기울기를 의미한다. 이 단면에서, 제1면(AR1)의 제1방향(D1방향)의 폭이 제2면(AR2)의 제1방향(D1방향)의 폭보다 크다. 측벽(SW)의 기울기는 이러한 단면에서, 측벽(SW)이 제1방향(D1방향)과 이루는 각도로 표현될 수 있다. 측벽(SW)의 기울기는 배리어층(160)에 가까운 위치에서, 배리어층(160) 보다 먼 위치의 기울기보다 작을 수 있다. 이의 상세한 예시적인 구조는 도 2 내지 도 5를 참조하여 상세히 설명할 것이다.
게이트 반도체층(170)은 2 ~ 200 nm 의 두께를 가질 수 있다. 게이트 반도체층(170)의 두께는 예를 들어, 10nm 이상 200nm 이하일 수 있다. 게이트 반도체층(170)의 두께는 노멀리 오프(Normally off) 특성에 알맞게 정해질 수 있다. 게이트 반도체층(170)의 두께가 소정 기준 미만인 경우, 채널층(140)에 디플리션 영역(141)이 형성되지 않게 되어, 오프 상태에서 전류가 흐르는 노멀리 온(Normally on) 특성이 나타날 수 있다. 게이트 반도체층(170)의 두께가 소정 기준을 초과할 경우, 게이트 반도체층(170)과 마주하는 위치의 배리어층(160) 영역의 에너지 밴드 준위가 지나치게 높아질 수 있고, 고전자이동도 트랜지스터를 온(ON) 상태로 설정하기 위하여 게이트 전극(GA)에 인가되는 바이어스 전압이 과도하게 높아질 수 있다.
일반적으로 전력 소자로 사용되는 고전자이동도 트랜지스터는 높은 문턱 전압이 요구된다. 또한, 고속 동작이 가능한 고전자이동도 트랜지스터를 구현하기 위하여 온 저항을 낮출 필요가 있다. 문턱 전압과 온 저항은 게이트 반도체층(170)의 불순물 농도를 변경함으로써 조절할 수 있는데, 게이트 반도체층(170)의 불순물 농도는 게이트 누설 전류에 영향을 미칠 수 있다. 게이트 반도체층(170)의 불순물 농도를 높이면 게이트 반도체층(170)과 게이트 전극(GA)의 경계부에서 불순물 농도가 높아져서 게이트 누설 전류가 발생될 수 있다. 또한, 게이트 반도체층(170)의 불순물 농도를 높이면 불순물이 채널층(140)으로 확산되는데, 확산된 불순물의 위치를 제어하기 어려워진다. 이와 같이, 게이트 반도체층(170)의 불순물 농도만으로 문턱 전압, 온 저항, 게이트 누설 전류를 제어하는 것은 용이하지 않다.
게이트 누설 전류를 줄이기 위해 플라즈마 처리, 열처리, 게이트 전극(GA)에 일함수가 높은 메탈을 사용하는 방법 등이 일반적으로 사용되고 있다. 이 중 플라즈마 처리는 동작 전압이 높아 반도체 소자(100)의 손상을 야기할 수 있다.
실시예의 반도체 소자(100)에서 게이트 반도체층(170)은 게이트 전극(GA)과 배리어층(160) 사이에서의 측벽(SW) 형상, 예를 들어, 기울기가 조절되어, 게이트 반도체층(170) 내에서의 전계(electric field intensity) 분포를 조절하고 있다. 이러한 전계 분포 조절로 누설 전류 감소 등 전기적 특성이 개선될 수 있다.
도 2 내지 도 5는 실시예에 따른 반도체 소자에 구비되는 게이트 반도체층의 예시적인 상세한 형상들을 보여준다.
도 2를 참조하면, 게이트 반도체층(170)은 배리어층(160)과 접촉하는 제1면(AR1), 게이트 전극(GA)과 접촉하며 제1면(AR1)보다 좁은 면적을 갖는 제2면(AR2), 제1면(AR1)과 제2면(AR2)을 연결하는 측벽(SW)을 포함할 수 있다. 제1면(AR1)의 제1방향(D1방향)의 폭은 제2면(AR2)의 제1방향(D1방향)의 폭보다 작을 수 있다. 측벽(SW)은 제1경사면(SL1)과 제2경사면(SL2)을 포함한다. 제1경사면(SL1)은 제1면(AR1)과 θ1의 각도로 접한다. 즉, 제1경사면(SL1)은 제1면(AR1)과 일측이 접하며, 제1경사면(SL1)이 제1방향(D1방향)과 이루는 각도는 θ1이다. 제2경사면(SL2)은 제2면(AR2)과 θ2의 각도로 접한다. 즉, 제2경사면(SL2)은 제2면(AR2)과 일측이 접하며, 제2경사면(SL2)이 제1방향(D1방향)과 이루는 각도는 θ2이다. θ1은 θ2 보다 작다. θ1은 40도 이하일 수 있다. θ1은 0도보다 크고, 40도 이하, 35도 이하, 또는 30도 이하일 수 있다. θ2는 50도 이상일 수 있다. θ2는 예를 들어, 60도 이상 90도 이하일 수 있다.
이러한 각도 요건에 따라, 측벽(SW)을 이루는 제1경사면(SL1), 제2경사면(SL2)의 제2방향(D2방향)으로의 높이(h1, h2), 제1방향(D1방향)으로의 폭(w1, w2)이 설정될 수 있다. h1, h2는 각각 1nm 이상 100nm 이하일 수 있다. w1은 1nm 이상 200nm 이하일 수 있다. w2는 0nm 이상, 200nm 이하일 수 있다. h1/w1은 h2/w2보다 작을 수 있다. h1과 h2는 동일하고, 이 경우 w1이 w2보다 클 수 있고, 예를 들어, w1은 w2의 1.5배, 2배 또는 3배일 수 있다.
h1과 h2가 다른 경우에도, 예를 들어, h2가 h1보다 큰 경우에도, w1은 w2보다 더 클 수 있다. h2가 h1보다 큰 경우에는 w1과 w2는 서로 같아도 θ1<θ2에 부합하지만, 이 경우에도 추가적으로, w1을 w2보다 더 크게 형성할 수 있다. 다시 말하면, 작은 경사 각도를 가지는 제1경사면(SL1)의 제1방향(D1방향)의 폭, w1이 제2경사면(SL2)의 제1방향(D1방향)의 폭, w2보다 더 클 수 있다. θ1<θ2의 요건과 함께, w1>w2의 요건이 함께 만족되도록, h1, h2, w1, w2가 설정됨으로써 게이트 반도체층(170) 내에서 전기장이 완화되는 효과를 좀 더 높일 수도 있기 때문이다. 예를 들어, 제1경사면(SL1)의 경사각도가 동일한 경우에도 w1을 보다 길게 형성한 경우, 게이트 반도체층(170) 내에서 전기장이 완화되는 영역이 커지고 누설 전류 감소 효과가 높아질 수 있다. 다만, 이는 예시적인 것이며 이에 한정되는 것은 아니다.
제1경사면(SL1), 제2경사면(SL2)은 플랫한 면으로 한정되는 것은 아니다. 제1경사면(SL1) 또는 제2경사면(SL2)이 평평하지 않거나, 곡면인 경우, θ1은 제1경사면(SL1)이 제1면(AR1)과 접하는 일단의 위치에서 정의될 수 있고, θ2는 제2경사면(SL2)이 제1경사면(SL1)과 접하는 위치에서 정의될 수 있다. 또는, θ1, θ2는 제1경사면(SL1), 제2경사면(SL2) 각각의 평균적인 기울기로 정의될 수도 있다.
이와 같이, 기울기가 다른 제1경사면(SL1), 제2경사면(SL2)의 형성은 서로 다른 조건의 공정으로 수행될 수 있다. 예를 들어, 제1경사면(SL1), 제2경사면(SL2)은 다른 기체 분위기(gas ambient)에서, 즉, 서로 다른 식각 가스를 사용하여 형성될 수 있다.
도 2에서 측벽(SW)은 게이트 반도체층(170)의 우측에서 설명되고 있으나 이는 예시적이며 게이트 반도체층(170)의 좌측의 측벽(SW)도 유사한 기준으로 설계될 수 있다. 이는 이하의 도면들에서도 마찬가지이다. 게이트 반도체층(170)의 양측의 측벽(SW)은 유사하거나 동일하게 형성될 수 있다. 다만, 양측의 측벽(SW)이 동일한 것으로 한정되는 것은 않는다. 예를 들어, 소스(SR) 쪽에 가까운 측벽(SW)과 드레인(DR) 쪽에 가까운 측벽(SW)의 기울기는 다소 다르게 설정될 수도 있다.
도 3을 참조하면, 게이트 반도체층(171)의 측벽(SW) 형상은 도 2에 비해, 제2경사면(SL2)의 경사 각도 θ2가 90도로 변경된 점에서 차이가 있다. 즉, θ1과 θ2의 차이를 최대화한 예이며, 이 경우, 전기적 특성 개선 효과가 좀 더 커질 것으로 예상될 수 있다. 다만, θ2를 정확히 90도로 하는 것이 의의가 있는 것은 아니며, 88도, 85도, 80도, 75도 등으로 효과 개선이 적절하고, 공정에 적합하도록 θ2를 설정할 수 있다.
도 4를 참조하면, 게이트 반도체층(172)은 게이트 반도체층(172)은 배리어층(160)과 접촉하는 제1면(AR1), 게이트 전극(GA)과 접촉하며, 제1면(AR1)보다 좁은 면적을 갖는 제2면(AR2), 제1면(AR1)과 제2면(AR2)을 연결하는 측벽(SW)을 포함할 수 있다. 측벽(SW)은 제1경사면(SL1)과 제2경사면(SL2), 제3경사면(SL3), 제4경사면(SL4)을 포함한다. 제1경사면(SL1), 제2경사면(SL2), 제3경사면(SL3), 제4경사면(SL4)은 각각 제1면(AR1)으로부터의 높이 위치가 다르며, 제1방향(D1방향)과 이루는 각도는 θ1, θ2, θ3, θ4이다. θ1, θ2, θ3, θ4는 θ1<θ4의 관계를 가질 수 있다. 또는, θ1<θ2<θ4 의 관계, 또는, θ1<θ3<θ4의 관계를 가질 수 있다. 또는, θ1<θ2<θ3<θ4의 관계를 가질 수 있다. 다시 말하면, 네 개의 경사면은 제1면(AR1)에 가까워질수록 제1방향(D1방향)과 이루는 경사각이 대체로 작아지는 경향을 가질 수 있으며, 그러나, 미미한 차이를 가지는, θ1>θ2의 관계 또는, θ2>θ3의 관계, 또는 θ3>θ4의 관계가 포함될 수도 있다.
제1면(AR1)과 접하는 제1경사면(SL1)의 경사각 θ1은 0도보다 크고, 40도 이하, 35도 이하, 또는 30도 이하일 수 있다. 제2면(AR2)과 접하는 제4경사면(SL4)의 경사각 θ4는 50도 이상일 수 있다. θ4는 예를 들어, 60도 이상 90도 이하일 수 있다.
이러한 각도 요건에 따라, 측벽(SW)을 이루는 제1경사면(SL1), 제2경사면(SL2), 제3경사면(SL3), 제4경사면(SL4) 각각의 제2방향(D2방향)으로의 높이(h1, h2, h3, h4)와 제1방향(D1방향)으로의 폭(w1, w2, w3, w4)이 설정될 수 있다. h1, h2, h3, h4는 각각 1nm 이상 100nm 이하일 수 있다. 위 변수들, h1, h2, h3, h4, w1, w2, w3, w4는 h1/w1<h4/w4의 관계를 가질 수 있다. 또는, h1/w1<h2/w2<h4/w4의 관계, h1/w1<h3/w3<h4/w4의 관계를 가질 수 있다. 또는, h1/w1<h2/w2<h3/w3<h4/w4 의 관계를 만족할 수 있다.
h1=h2=h3=h4일 수 있고, 이 경우 w1>w4 또는 w1>w3>w4 또는 w1>w2>w4 또는, w1>w2>w3>w4의 관계를 만족할 수 있다. w1은 w4의 1.5배, 2배 또는 3배일 수 있다.
h1, h2, h3, h4들과 관계없이, w1은 w4보다 더 크게 형성될 수도 있다. 예를 들어, h1이 h4보다 작은 경우에, w1과 w4는 서로 같아도, θ1<θ4의 조건에는 부합할 수 있지만, 전계 완화 효과를 높이기 위해, w1>w4의 조건이 함께 만족하도록 w1, w4가 설정될 수 있다. 제1경사면(SL1), 제4경사면(SL4)의 관계로 설명하였으나, 다른 임의의 두 경사면에 대해서도 이와 같은 관계가 만족될 수 있다.
유사하게, 세 개의 경사면들이 θ1<θ2<θ4의 요건과 함께, w1>w2>w4의 요건이 만족되도록, 또는 θ1<θ3<θ4의 요건과 함께, w1>w3>w4의 요건이 만족되도록 h1, h2, h3, h4, w1, w2, w3, w4가 설정될 수 있다.
또는, 네 개의 경사면들이, θ1<θ2<θ3<θ4의 요건과 함께, w1>w2>w3>w4의 요건이 함께 만족되도록, h1, h2, h3, h4, w1, w2, w3, w4가 설정될 수도 있다. 이는 예시적이며, 이에 한정되지 않는다.
도 4의 게이트 반도체층(172)은 4개의 경사면을 갖는 경우를 예시한 것이며, 경사면의 개수는 3개 이상 다양한 개수로 변경될 수 있다. 또한, 전술한 바와 같이, 복수의 경사면들은 모두 플랫한 면인 것은 아닐 수도 있고, 이들 중 하나 이상은 평평하지 않을 수도 있고, 곡면일 수도 있다.
도 5를 참조하면, 게이트 반도체층(173)의 측벽(SW)은 오목한 곡면 형상을 가질 수 있다. 이러한 곡면은 전술한 각도 조건, 즉, 제1면(AR1)에 가까울수록 경사면의 경사각이 작은 조건을 만족하는 복수의 경사면들의 개수가 충분히 많은 경우에 형성되는 것으로 정의될 수 있다. 곡면 형상의 측벽(SW)의 서로 다른 높이 위치에서의 기울기는 해당 위치에서의 접선의 기울기로 정의될 수 있다. 이러한 기울기는 제1면(AR1)에 가까워질수록 작아질 수 있다. 측벽(SW)이 제1면(AR1)과 접하는 위치에서의 기울기를 나타내는 각도 θ1은 다른 위치에서의 기울기들과 비교할 때 가장 작을 수 있다.
도 6a 내지 도 6c는 비교예들에 따른 반도체 소자에 구비되는 게이트 반도체층의 예시적인 형상을 보여준다.
도 6a를 참조하면, 게이트 반도체층(10)은 게이트 전극(GA)과 접하는 상면의 면적이 배리어층(160)과 접하는 하면의 면적보다 크며, 측벽(SW)의 기울어진 방향은 실시예의 경우와 반대이다. 이러한 기울기는 음의 기울기로 지칭될 수 있다.
도 6b를 참조하면, 게이트 반도체층(11)은 게이트 전극(GA)과 접하는 상면과 면적이 배리어층(160)과 접하는 하면의 면적과 같으며, 측벽(SW)의 기울기는 90도인 경우이다.
도 6c를 참조하면, 게이트 반도체층(12)은 게이트 전극(GA)과 접하는 상면의 면적이 배리어층(160)과 접하는 하면의 면적보다 작은 점에서, 실시예와 유사하며, 측벽(SW)은 하나의 경사면으로 이루어진 점에서 실시예와 차이가 있다.
표 1은 비교예들과 실시예의 전기적 특성을 비교한 표이다.
Ig_forward
(at 6V(μA/mm))		 Id
(at 700V(A/mm))
실시예 5.80E-01 2.65E-11
비교예 1 6.25E-01 5.01E-07
비교예 2 6.16E-01 2.28E-09
비교예 3 5.22E+00 1.03E-10
표 1에서 실시예는 도 2에서 예시한 게이트 반도체층(170) 형상과 관련되며, 비교예 1, 비교예 2, 비교예 3는 각각 도 6a, 도 6b, 도 6c에서 예시한 게이트 반도체층(10)(11)(12)의 형상과 관련된다.
Ig_forward는 온 상태에서의 게이트 누설 전류이고, Id는 오프 상태에서의 드레인 전류이다. 게이트 반도체층의 형상은 문턱 전압에는 거의 영향을 주지 않는 것으로 전산 모사를 통해 분석되었다. 표 1에 나타난 것처럼, 실시예의 경우 온 상태의 게이트 누설 전류가 비교예들에 비해 작으며, 또한, 오프 상태의 드레인 전류도 비교예들에 비해 작은 것으로 분석되고 있다.
표 1은 실시예에 대한 하나의 전산 모사 결과를 포함하고 있으나, 실시예의 경우 제1면(AR1)과 접하는 제1경사면(SL1)의 경사 각도, θ1가 작아지고, 제2면(AR2)과 접하는 제2경사면(SL2)의 경사 각도 θ2가 커질수록, 온 상태의 게이트 누설 전류, 오프 상태의 드레인 전류가 전반적으로 감소되는 것으로 확인되었다.
이러한 결과들은 게이트 반도체층(170) 형상에 의해 채널층(140)에 인접한 위치의 게이트 반도체층(170) 영역에 형성되는 전기장(electric field)이 완화되기 때문인 것으로 분석된다.
이하, 상술한 바와 같은 게이트 반도체층 형상을 가지는 반도체 소자 제조방법에 대해 설명하기로 한다.
반도체 소자 제조 방법은 기판 상에 채널층, 배리어층, 게이트 반도체층을 순차 형성하는 단계, 배리어층과 접하는 제1면의 면적이 제1면과 마주하는 제2면의 면적보다 넓어지는 형상을 갖도록, 게이트 반도체층을 식각하는 단계 및 게이트 반도체층 상에 게이트 전극을 형성하는 단계를 포함할 수 있다.
게이트 반도체층을 식각하는 단계에서, 게이트 반도체층의 측벽(SW)은 기울기가 다른 복수의 경사면을 가지도록 공정 조건이 설정될 수 있다.
게이트 전극을 형성하는 단계는 상술한 식각 공정 전 또는 후에 수행될 수 있다.
도 7a 내지 도 7g는 일 실시예에 따른 반도체 소자 제조방법을 설명하는 도면들이다.
도 7a를 참조하면, 기판(210) 상에 채널층(240), 배리어층(260), 게이트 반도체층(275), 게이트 전극 물질층(290)을 순차 형성한다. 기판(210)과 채널층(240) 사이에는 씨드층(220), 버퍼층(230)이 형성될 수 있다. 채널층(240)은 배리어층(260)에 의해 유발된 2차원 전자 가스(242)를 포함한다. 기판(210), 씨드층(220), 버퍼층(230), 채널층(240), 배리어층(260), 게이트 반도체층(275), 게이트 전극 물질층(290)의 재질은 전술한 기판(110), 씨드층(120), 버퍼층(130), 채널층(140), 배리어층(160), 게이트 반도체층(170), 게이트 전극(GA)에 대해 예시한 물질이 사용될 수 있다.
게이트 전극 물질층(290) 위로 하드 마스크층(50), 포토리지스트층(60)이 형성될 수 있다. 포토리지스트층(60)을 사용한 포토리소그라피 공정으로, 하드 마스크층(50)을 형성하고자 하는 게이트 전극의 폭에 알맞게 패터닝할 수 있다. 패터닝된 하드 마스크층(50)을 활용하여 게이트 전극 물질층(290)을 식각하여 도 7b와 같이 게이트 전극(GA)이 형성될 수 있다.
도 7c 및 도 7d는 게이트 반도체층(275)을 1차, 2차에 걸쳐 건식 식각하는 공정을 보인다. 도 7c는 제1가스를 사용하여 상대적으로 큰 경사각의 경사면을 형성하는 공정이고, 도 7d는 제2가스를 사용하는 상대적으로 작은 경사각의 경사면을 형성하는 공정이다. 이 공정들은 Cl2, BCl3, N2, O2, Ar 등의 기체 분위기(gas ambient)에서 행해질 수 있다. 도 7c에서 수행되는 식각 공정에서 사용되는 제1가스와 도 7d에서 수행되는 식각 공정에서 사용되는 제2가스는 서로 다를 수 있다. Cl2 비율이 높을수록 기울기가 큰 경사면 형성이 용이하고, BCl3 비율이 높을수록 완만한 경사면 형성이 용이할 수 있다. 제1가스, 제2가스는 각각 상술한 하나 이상의 기체를 포함할 수 있고, 제1가스는 제2가스에 비해 Cl2 비율이 높을 수 있고, 제2가스는 제1가스에 비해 BCl3 비율이 높을 수 있다. 또는, 제1가스는 Cl2이고, 제2가스는 BCl3일 수 있다. 다만, 이는 예시적이고 이에 한정되지 않는다.
도 7e를 참조하면, 기울기가 다른 제1경사면(SL1), 제2경사면(SL2)을 포함하는 측벽(SW)을 가지는 형상으로 게이트 반도체층(270)이 형성된다. 즉, 도 7c의 1차 식각 공정에서 경사각 θ2인 제2경사면(SL2)이 먼저 형성되고, 도 7d의 2차 식각 공정에서 θ2 보다 작은 경사각 θ1을 가지는 제1경사면(SL1)이 형성되어, 도 7e에 도시한 게이트 반도체층(270)이 제공될 수 있다.
다음, 도 7f와 같이, 배리어층(260), 게이트 반도체층(270), 게이트 전극(GA)을 덮는 패시베이션층(280)이 형성된다. 패시베이션층(280)은 다양한 종류의 절연 물질, 예를 들어, SiO2, HfOx, Al2O3 등의 산화물을 포함할 수 있다.
후, 도 7g와 같이, 패시베이션층(280)을 관통하여 채널층(240)과 컨택되는 소스(SR), 드레인(DR)이 형성된다.
이와 같이 제조된 반도체 소자(200)은 도 1a, 도 1b에서 설명한 반도체 소자(100)와 실질적으로 동일할 수 있고, 또한, 도시된 게이트 반도체층(270)의 형상은 도 2 내지 도 5에서 설명한 게이트 반도체층(171)(172)(173)(174) 또는 이들이 조합 변형된 형태로 변경될 수 있다.
도 7a 내지 도 7g의 제조 공정은 게이트 전극(GA)이 먼저 형성된 후, 기울기가 다른 복수의 경사면을 가지는 측벽(SW)을 가지는 형상으로 게이트 반도체층(270)이 형성되는 공정이다.
도 8a 내지 도 8h는 기울기가 다른 복수의 경사면을 가지는 측벽(SW)을 가지는 형상으로 게이트 반도체층(270)이 먼저 형성되고, 다음 게이트 전극(GA)이 형성되는 제조공정을 보인다.
도 8a를 참조하면, 기판(210) 상에 채널층(240), 배리어층(260), 게이트 반도체층(275)을 순차 형성한다. 기판(210)과 채널층(240) 사이에는 씨드층(220), 버퍼층(230)이 형성될 수 있다.
게이트 반도체층(275) 위로 포토리지스트층(80)이 형성될 수 있다. 포토리지스트층(80)은 게이트 반도체층(270)의 상면에 대해 원하는 소정 폭에 대응하는 폭을 갖도록 패터닝될 수 있다.
도 8b 및 도 8c는 게이트 반도체층(270)을 1차, 2차에 걸쳐 건식 식각하는 공정이다. 도 8b 및 도 8c의 공정은 패터닝된 포토리지스트층(80)이 식각 마스크로 사용되는 점에서 도 7c, 도 7d의 공정과 차이가 있고, 나머지는 실질적으로 동일하다.
이와 같은 공정에 의해, 도 8d에 도시한 바와 같이, 경사각 θ1을 가지는 제1경사면(SL1), θ1보다 큰 경사각 θ2을 가지는 제2경사면(SL2)을 포함하는 측벽(SW)을 가지는 형상으로 게이트 반도체층(270)이 형성된다.
다음, 포토리지스트층(80)을 제거하고, 도 8d와 같이, 게이트 반도체층(270) 위로 패시베이션층(283)을 형성한다.
도 8f를 참조하면, 패시베이션층(283)을 관통하여 채널층(240)과 컨택되도록 소스(SR), 드레인(DR)이 형성된다.
도 8g를 참조하면, 소스(SR), 드레인(DR)을 덮도록 패시베이션층(287)이 형성되고, 도 8h와 같이, 패시베이션층(287)을 관통하여 게이트 반도체층(270)과 컨택되도록 게이트 전극(GA)이 형성된다.
이와 같이 제조된 반도체 소자(201)는 도 7a 내지 도 7g의 과정으로 제조된 반도체 소자(200)과 실질적으로 동일할 수 있고, 도 1a, 도 1b에서 설명한 반도체 소자(100)과 실질적으로 동일할 수 있다. 또한, 도시된 게이트 반도체층(270)의 형상은 도 2 내지 도 5에서 설명한 게이트 반도체층(171)(172)(173)(174) 또는 이들이 조합 변형된 형태로 변경될 수 있다.
도 9a 및 도 9b는 실시예에 따른 제조공정, 즉, 서로 다른 기체 분위기를 사용한 1차 식각 공정, 2차 식각 공정에 따라 제조된 게이트 반도체층인 p-GaN의 측벽 형상을 상세히 보인 현미경 사진이다. 상술한 제조 공정을 통해, 원하는 측벽 형상이 잘 구현됨을 알 수 있다.
상술한 반도체 소자 및 그 제조방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 명세서의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 포함된 것으로 해석되어야 할 것이다.
100, 200, 201 - 반도체 소자
140, 240 - 채널층
141-디플리션 영역
142, 242 - 이차원 전자 가스
145 - 드리프트 영역
160, 260 - 배리어층
170, 171, 172, 173, 270 - 게이트 반도체층
SL1, SL2, SL3, SL3 - 경사면
SW - 측벽

Claims (20)

  1. 채널층;
    상기 채널층 상에 배치되며, 상기 채널층보다 큰 에너지 밴드 갭을 갖는 배리어층;
    상기 배리어층 상에 배치되는 게이트 전극;
    상기 배리어층과 상기 게이트 전극 사이에 배치되는 게이트 반도체층;
    상기 채널층 상에 서로 이격되게 배치된 소스 및 드레인;을 포함하며,
    상기 게이트 반도체층은
    상기 배리어층과 접촉하는 제1면, 상기 게이트 전극과 접촉하며, 상기 제1면보다 좁은 면적을 갖는 제2면, 상기 제1면과 상기 제2면을 연결하는 측벽(SW)을 포함하며, 상기 측벽(SW)은 기울기가 다른 복수의 경사면을 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 경사면은
    상기 제1면과 제1각도로 접하는 제1경사면과,
    상기 제2면과 제2각도로 접하는 제2경사면을 포함하며,
    상기 제1각도가 상기 제2각도보다 작은, 반도체 소자.
  3. 제2항에 있어서,
    상기 제1각도는 40도 이하인, 반도체 소자.
  4. 제2항에 있어서,
    상기 제2각도는 60도 이상 90도 이하인, 반도체 소자.
  5. 제1항에 있어서,
    상기 복수의 경사면 각각과 상기 제1면이 이루는 각도는
    상기 복수의 경사면 각각의 위치가 상기 제1면에 가까울수록 작아지는, 반도체 소자.
  6. 제1항에 있어서,
    상기 제1면으로부터 상기 제2면이 이격된 방향을 높이 방향이라고 할 때, 상기 측벽(SW)의 높이는 2nm 이상 200nm 이하인, 반도체 소자.
  7. 제1항에 있어서,
    상기 제1면으로부터 상기 제2면이 이격된 방향을 높이 방향이라고 할 때, 상기 복수의 경사면 각각의 높이는 1nm 이상 100nm 이하인, 반도체 소자.
  8. 제1항에 있어서,
    상기 복수의 경사면 중 하나 이상은 곡면을 포함하는, 반도체 소자.
  9. 제1항에 있어서,
    상기 복수의 경사면은 오목한 곡면을 형성하는, 반도체 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 채널층은 Ⅲ-Ⅴ족 화합물 반도체를 포함하는, 반도체 소자.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 게이트 반도체층은 p형 GaN을 포함하는, 반도체 소자.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체 소자는 노멀리 오프(Normally off) 성질을 가지는 고전자 이동도 트랜지스터인, 반도체 소자.
  13. 기판 상에 채널층, 배리어층, 게이트 반도체층을 순차 형성하는 단계;
    상기 배리어층과 접하는 제1면의 면적이 상기 제1면과 마주하는 제2면의 면적보다 넓어지는 형상을 갖도록, 상기 게이트 반도체층을 식각하는 단계;
    상기 게이트 반도체층 상에 게이트 전극을 형성하는 단계; 및
    상기 채널층의 양측과 각각 접하는 소스 및 드레인을 형성하는 단계;를 포함하며,
    상기 식각하는 단계에서,
    상기 제1면과 상기 제2면을 연결하는 상기 게이트 반도체층의 측벽(SW)은 기울기가 다른 복수의 경사면을 가지도록 하는, 반도체 소자 제조방법.
  14. 제13항에 있어서,
    상기 식각하는 단계에서,
    상기 복수의 경사면 각각과 상기 제1면이 이루는 각도는 상기 복수의 경사면 각각의 위치가 상기 제1면에 가까울수록 작아지도록 하는, 반도체 소자 제조방법.
  15. 제13항에 있어서,
    상기 복수의 경사면은
    상기 제1면과 제1각도로 접하는 제1경사면과,
    상기 제2면과 제2각도로 접하는 제2경사면을 포함하며,
    상기 제1각도가 상기 제2각도보다 작은, 반도체 소자 제조방법.
  16. 제15항에 있어서,
    상기 식각하는 단계는
    제1가스를 사용하여 상기 제2경사면을 형성하는 단계;
    상기 제1가스와 다른 제2가스를 사용하여 상기 제1경사면을 형성하는 단계;를 포함하는, 반도체 소자.
  17. 제13항에 있어서,
    식각하는 단계는 상기 게이트 전극을 형성하는 단계 이후에 수행되는, 반도체 소자 제조방법.
  18. 제13항에 있어서,
    상기 식각하는 단계를 수행한 후, 상기 게이트 전극을 형성하는, 반도체 소자 제조 방법.
  19. 제13항에 있어서,
    상기 배리어층은 상기 채널층보다 큰 에너지 밴드갭을 가지는 물질로 형성되는, 반도체 소자 제조방법.
  20. 제13항에 있어서,
    상기 게이트 반도체층은 p형 GaN을 포함하는, 반도체 소자 제조방법.
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