CN117855262A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

半导体器件和制造半导体器件的方法。所述半导体器件可包括沟道层上的势垒层、势垒层上的栅电极、势垒层与栅电极之间的栅极半导体层、以及沟道层上的彼此间隔开的源极和漏极。势垒层可具有比沟道层大的能带隙。栅极半导体层可包括接触势垒层的第一表面、接触栅电极的第二表面、以及连接第一表面与第二表面的侧壁。栅极半导体层的第二表面的区域可比第一表面的区域窄。栅极半导体层的侧壁可包括具有不同斜率的多个表面。

Description

半导体器件和制造半导体器件的方法
本申请基于并要求于2022年10月4日在韩国知识产权局提交的第10-2022-0126589号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及半导体器件和制造半导体器件的方法。
背景技术
各种功率转换系统可需要通过导通/截止切换来控制电流的流动的器件(即，功率器件)。在功率转换系统中，功率器件的效率可确定整个系统的效率。
作为切换器件，使用硅的金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)主要被使用，但是由于硅本身的材料限制，在提高切换器件的效率方面存在限制。为了避免硅的材料限制，已经积极地进行了使用化合物半导体的异质结结构(heterojunction structure)的高电子迁移率晶体管(HEMT)的研究。
发明内容
提供了可被用作具有提高的效率的切换器件的半导体器件。
提供了制造半导体器件的方法。
附加的方面将部分地在下面的描述中阐述，并且从描述中将部分地是清楚的，或者可通过实践公开的所呈现的实施例来学习。
根据实施例，一种半导体器件可包括：沟道层；势垒层，在沟道层上，势垒层的能带隙大于沟道层的能带隙；栅电极，在势垒层上；栅极半导体层，在势垒层与栅电极之间；以及源极和漏极，在沟道层上并且彼此间隔开。栅极半导体层可包括接触势垒层的第一表面、接触栅电极的第二表面、以及连接第一表面与第二表面的侧壁。栅极半导体层的第二表面的区域可比栅极半导体层的第一表面的区域窄。栅极半导体层的侧壁可包括具有不同斜率的多个表面。
在一些实施例中，所述多个表面可包括第一倾斜表面和第二倾斜表面。第一倾斜表面可以以第一角度接触栅极半导体层的第一表面。第二倾斜表面可以以第二角度接触栅极半导体层的第二表面。第一角度可小于第二角度。
在一些实施例中，第一角度可以是40°或更小。
在一些实施例中，第二角度可大于或等于约60°且小于或等于约90°。
在一些实施例中，由所述多个表面与第一表面形成的角度可随着所述多个表面的位置变得更靠近第一表面而减小。
在一些实施例中，栅极半导体层的第一表面和栅极半导体层的第二表面可在高度方向上彼此分开。在高度方向上，栅极半导体层的侧壁的高度可大于或等于约2nm且小于或等于约200nm。
在一些实施例中，栅极半导体层的第一表面和栅极半导体层的第二表面可在高度方向上彼此分开。在高度方向上，所述多个表面中的每个表面的高度可大于或等于约1nm且小于或等于约100nm。
在一些实施例中，所述多个表面中的至少一个表面可包括弯曲表面。
在一些实施例中，所述多个表面可形成凹的弯曲表面。
在一些实施例中，沟道层可包括III-V族化合物半导体。
在一些实施例中，栅极半导体层可包括p型GaN。
在一些实施例中，半导体器件可以是具有常截止特性的高电子迁移率晶体管(HEMT)。
根据实施例，一种制造半导体器件的方法可包括：在基底上顺序地形成沟道层、势垒层和栅极半导体层；蚀刻栅极半导体层以具有栅极半导体层的第一表面的区域比栅极半导体层的第二表面的区域宽的形状，栅极半导体层的第一表面与势垒层接触，栅极半导体层的第二表面与栅极半导体层的第一表面相对，栅极半导体层包括将栅极半导体层的第一表面连接到栅极半导体层的第二表面的侧壁，蚀刻栅极半导体层的步骤包括在栅极半导体层的侧壁中形成具有不同斜率的多个表面；在栅极半导体层上形成栅电极；以及形成分别与沟道层的第一侧和沟道层的第二侧接触的源极和漏极。
在一些实施例中，在蚀刻栅极半导体层时，由所述多个表面中的每个表面与第一表面形成的角度可随着所述多个表面的位置变得更靠近第一表面而减小。
在一些实施例中，所述多个表面可包括第一倾斜表面和第二倾斜表面。第一倾斜表面可以以第一角度接触栅极半导体层的第一表面。第二倾斜表面可以以第二角度接触栅极半导体层的第二表面。第一角度可小于第二角度。
在一些实施例中，蚀刻栅极半导体层的步骤可包括：使用第一气体形成第二倾斜表面，以及使用第二气体形成第一倾斜表面。第二气体可不同于第一气体。
在一些实施例中，蚀刻栅极半导体层的步骤可在形成栅电极之后执行。可选地，在一些实施例中，形成栅电极的步骤可在蚀刻栅极半导体层之后执行。
在一些实施例中，势垒层的材料可具有比沟道层的材料的能带隙大的能带隙。
在一些实施例中，栅极半导体层可包括p型GaN。
附图说明
从以下结合附图的描述，公开的特定实施例的以上和其他方面、特征和优点将更加清楚，其中：
图1A和图1B分别是示出根据实施例的处于截止状态和导通状态的半导体器件的示意性结构的剖视图；
图2示出根据实施例的设置在半导体器件中的栅极半导体层的形状的示例；
图3示出根据实施例的设置在半导体器件中的栅极半导体层的形状的另一示例；
图4示出根据实施例的设置在半导体器件中的栅极半导体层的形状的另一示例；
图5示出根据实施例的设置在半导体器件中的栅极半导体层的形状的另一示例；
图6A至图6C示出根据比较示例的设置在半导体器件中的栅极半导体层的形状的示例；
图7A至图7G是示出根据实施例的制造半导体器件的方法的示图；
图8A至图8H是示出根据实施例的制造半导体器件的方法的示图；
图9A和图9B是示出半导体器件的栅极半导体层的侧壁的形状的显微照片，该半导体器件基于根据实施例的制造半导体器件的方法而被制造；
图10示出根据示例实施例的包括电源电路的电子系统的框图；以及
图11是根据示例实施例的包括功率器件的电子装置的框图。
具体实施方式
现在将详细参照实施例，实施例的示例在附图中被示出，其中，相同的参考标号始终表示相同的元件。就此而言，呈现的实施例可具有不同的形式，并且不应被解释为限于在此阐述的描述。因此，下面仅通过参照附图来描述实施例以解释各方面。如在此所使用的，术语“和/或”包括相关联的所列项中的一个或多个的任何组合和所有组合。当诸如“……中的至少一个”的表述在一列元素之后时修饰整列元素，而不是修饰列中的单个元素。例如，“A、B和C中的至少一个”和类似语言(例如，“选自由A、B和C组成的组中的至少一个”)可被解释为仅A、仅B、仅C或A、B和C中的两个或更多个的任何组合(诸如，以ABC、AB、BC和AC为例)。
当术语“约”或“基本上”在本说明书中与数值结合使用时，旨在相关联的数值包括所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“大致”和“基本上”与几何形状结合使用时，旨在不要求几何形状的精度而是要求形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解，这些值和形状应被解释为包括所述数值或形状附近的制造或操作公差(例如，±10％)。当范围被指定时，该范围包括其间的所有值(诸如，0.1％的增量)。
在下文中，将参照附图详细描述实施例。以下描述的实施例仅仅是示例，并且可根据这些实施例进行各种修改。在以下附图中，相同的参考标号表示相同的组件，并且为了清楚和便于描述，附图中每个组件的尺寸可被夸大。
在下文中，术语“上部”或“在……上”还可包括“在非接触的基础上存在于上面”以及“与之直接接触地位于顶部上”。
诸如第一、第二等的术语可用于描述各种组件，但是仅用于将一个组件与另一个组件区分开。这些术语不旨在限制组件的材料或结构的差异。
除非在上下文中明确表示单数表述和复数表述不同，否则单数表述包括复数表述。另外，除非另有说明，否则当一个部分“包括”组件时，这表示它可包括更多其他组件，而不是排除其他组件。
此外，术语“单元”、“模块”等表示处理至少一个功能或操作的单元，其可以以硬件或软件实现或者以硬件和软件的组合实现。
术语“该”和类似指示性术语的使用可对应于单数和复数二者。
除非明确声明构成方法的步骤应该以所描述的次序被执行，否则步骤可以以适当的次序被执行。另外，所有说明性术语(例如，等)的使用仅旨在详细说明技术理念，并且除非由权利要求限制，否则权利的范围不受术语的限制。
图1A和图1B分别是示出根据实施例的处于截止状态和导通状态的半导体器件的示意性结构的剖视图。
半导体器件100可用作高电子迁移率晶体管(HEMT)。HEMT包括具有不同电极化特性的半导体层。在HEMT中，具有相对大的极化率的半导体层可在与其异质键合(heterogeneously bonded)的另一半导体层中引起二维电子气(two-dimensionalelectron gas，2DEG)。2DEG用作漏电极与源电极之间的沟道，并且流经该沟道的电流由施加到栅电极的偏置电压控制。
参照图1A和图1B，半导体器件100可包括沟道层140、势垒层160、栅极半导体层170、栅电极GA、源极SR和漏极DR。在一个实施例中，种子层(seed layer，或被称为晶种层)120和缓冲层130可顺序地设置在基底110上，并且沟道层140可形成在缓冲层130上。
基底110可由例如蓝宝石、硅(Si)、碳化硅(SiC)、氮化镓(GaN)等形成。缓冲层130可形成在基底110上。可在基底110与缓冲层130之间设置期望的和/或可选地预定的种子层120。种子层120可以是用于缓冲层130的生长的基础层。基底110、种子层120和缓冲层130是在制造工艺中根据需要使用的层，并且可在作为HEMT操作的最终结构中从半导体器件100移除。缓冲层130、沟道层140、势垒层160和栅极半导体层170可由相同的基于半导体的材料制成，并且材料组成比可根据各个功能而变化。
缓冲层130减轻基底110与沟道层140之间的晶格常数和热膨胀系数的差，以防止沟道层140的结晶度降低。缓冲层130可具有包括选自氮化物的至少一种材料的单层或多层结构，氮化物包括III-V族材料(诸如，Al、Ga和In)中的至少一者。缓冲层130可以是AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)。例如，缓冲层130可具有包括AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中的至少一者的单层或多层结构。
沟道层140是在源极SR与漏极DR之间形成沟道的层，并且沟道层140可由能够在其中形成二维电子气(2DEG)142的材料形成。沟道层140可具有包括选自氮化物的至少一种材料的单层或多层结构，氮化物包括III-V族材料(诸如，Al、Ga和In)中的至少一者。沟道层140可以是AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)。例如，沟道层140可包括AlN、GaN、InN、InGaN和AlGaN、AlInN、AlInGaN等中的至少一者。沟道层140可以是未掺杂层或杂质掺杂层。沟道层140的厚度可以是几百纳米(nm)或更小(例如，700nm或更小、500nm或更小、300nm或更小)。
势垒层160布置在沟道层140上。沟道层140的面向势垒层160的区域变成漂移区145。漂移区145是形成在沟道层140中的位于源极SR与漏极DR之间的区域，并且是当源极SR与漏极DR之间出现电位差时载流子移动的区域。如稍后所述，可根据电压是否被施加到栅电极GA和/或施加到栅电极GA的电压的幅度来允许/阻止和调整漂移区145的载流子移动。
势垒层160可包括与沟道层140的半导体材料不同的半导体材料。势垒层160可在极化特性、能带隙和晶格常数中的至少一个方面与沟道层140不同。势垒层160可由具有大于沟道层140的能带隙的能带隙的材料形成。例如，势垒层160可具有包括选自氮化物的一种或多种材料的多层结构，氮化物包括III-V族材料(诸如，Al、Ga和In)中的至少一者。势垒层160可以是AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)。势垒层160可包括GaN、InN、AlGaN、AlInN、InGaN、AlN、AlInGaN等中的至少一者。势垒层160的能带隙可通过Al和/或In的组成比来调整。
势垒层160可掺杂有期望的和/或可选地预定的杂质。杂质可以是能够提供空穴的p型(p-)掺杂剂。例如，镁(Mg)可用作p型掺杂剂。可设置势垒层160的掺杂浓度以获得期望的阈值电压和导通电阻。
势垒层160可具有与沟道层140相比相对高的能带隙和比沟道层140高的电极化率。因此，通过势垒层160，二维电子气142在具有相对低的电极化率的沟道层140中被感应。就此而言，势垒层160可被称为沟道供应层或2DEG供应层。2DEG 142可形成在沟道层140的位于沟道层140与势垒层160之间的界面下方的区域中。2DEG 142表现出非常高的电子迁移率。
尽管势垒层160被示出为单层，但是它可由多个层组成。势垒层160可包括例如具有不同能带隙的多个层，并且多个层可被布置成使得多个层中靠近沟道层140的层的能带隙更大。
源极SR和漏极DR形成在沟道层140上以彼此间隔开。源极SR可形成在沟道层140的一侧上以电连接到沟道层140，漏极DR可形成在沟道层140的另一侧上以电连接到沟道层140。源极SR和漏极DR形成在沟道层140上的漂移区145外部。源极SR和漏极DR与沟道层140欧姆接触。源极SR和漏极DR可由导电材料(例如，金属材料)形成。沟道层140中的与源极SR和漏极DR彼此接触的区域可以以比沟道层140的其他区域更高的浓度掺杂。形成在沟道层140中的2DEG 142可用作源极SR与漏极DR之间的电流路径(即，沟道)。
栅极半导体层170位于势垒层160上。栅极半导体层170以与源极SR和漏极DR间隔开的方式位于源极SR与漏极DR之间。栅极半导体层170可位于比漏极DR更靠近源极SR的位置。栅极半导体层170可具有与势垒层160的能带隙不同的能带隙。栅极半导体层170可以是p型半导体层。栅极半导体层170可包括选自III-V族材料的一种或多种材料(诸如，包括Al、Ga和In中的至少一者的氮化物)。栅极半导体层170可以是AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)。栅极半导体层170可包括GaN、InN、AlGaN、AlInN、InGaN、AlN、AlInGaN等中的至少一种。栅极半导体层170可掺杂有p型杂质(诸如，镁(Mg))。栅极半导体层170可以是p-GaN层。然而，实施例不限于此，例如，栅极半导体层170可以是p-AlGaN层。
栅极半导体层170可在沟道层140中形成耗尽区。势垒层160的在面向栅极半导体层170的位置处的部分区域的能带的水平通过栅极半导体层170被增加，并且耗尽区141可形成在沟道层140的面向势垒层160的部分区域的区域中。耗尽区141是沟道层140的沟道路径中未形成2DEG 142或者提供比剩余区域的电子浓度低的电子浓度的区域。换句话说，2DEG 142未连接，而是被耗尽区141切断。因此，在源极SR与漏极DR之间没有电流流动，也就是说，沟道路径被阻断。半导体器件100可以是具有常截止特性的高电子迁移率晶体管。常截止特性是指如图1A中所示的在栅极截止状态(即，电压不被施加到栅电极GA的正常状态)下晶体管截止的特性。当高于阈值电压的电压被施加到栅电极GA时，2DEG 142形成在源极SR与漏极DR之间的整个沟道路径上并且晶体管导通，而不是图1A的耗尽区141。
栅电极GA形成在栅极半导体层170上。栅电极GA与栅极半导体层170欧姆接触。栅电极GA可由导电材料(例如，金属材料)形成。当电压不被施加到栅电极GA时，在沟道层140中形成耗尽区141，并且不形成2DEG 142的沟道。图1A中示出的状态是电流不从源极SR流至漏极DR的截止状态。当高于阈值电压的电压被施加到栅电极GA时，在沟道层140中面向栅极半导体层170的区域中，2DEG 142的浓度增加，并且2DEG 142的范围扩大，使得耗尽区141消失并且沟道被形成。图1B中示出的状态是电流从源极SR流至漏极DR的导通状态。
在根据实施例的半导体器件100中，设置栅极半导体层170以适应如上所述的常截止特性，并且可确定详细的配置以减小栅极泄漏电流。
栅极半导体层170可包括与势垒层160接触的第一表面AR1、与栅电极GA接触并且具有比第一表面AR1窄的区域的第二表面AR2、以及连接第一表面AR1与第二表面AR2的侧壁SW。在实施例中，栅极半导体层170的第二表面AR2可比栅极半导体层170的第一表面AR1小。栅极半导体层170的侧壁SW可包括具有不同斜率的多个表面(例如，倾斜表面)。这里，斜率表示在平行于第一方向(D1方向)和第二方向(D2方向)的截面中观察到的斜率，第一方向(D1方向)是源极SR与漏极DR之间的分离方向，第二方向(D2方向)是半导体器件100的堆叠方向。在该截面中，第一表面AR1在第一方向(D1方向)上的宽度大于第二表面AR2在第一方向(D1方向)上的宽度。在该截面中，侧壁SW的斜率可由侧壁SW在第一方向(D1方向)上形成的角度表示。侧壁SW在靠近势垒层160的位置处的斜率可小于离势垒层160更远的位置处的斜率。将参照图2至图5详细描述其详细示例结构。
栅极半导体层170可具有2nm至200nm的厚度。栅极半导体层170的厚度可以是例如10nm至200nm。栅极半导体层170的厚度可被确定为适合于常截止特性。当栅极半导体层170的厚度小于期望的和/或可选地预定的参考时，耗尽区141不形成在沟道层140中，因此可能出现电流在截止状态下流动的常导通特性。当栅极半导体层170的厚度超过期望的和/或可选地预定的标准时，面向栅极半导体层170的势垒层160的能带水平可能过高，并且施加到栅电极GA以将HEMT设置为导通状态的偏置电压可能变得过高。
通常，用作功率器件的高电子迁移率晶体管可需要高阈值电压。另外，为了实现能够高速操作的高电子迁移率晶体管，可需要降低导通电阻。可通过改变栅极半导体层170的杂质浓度来调整阈值电压和导通电阻，并且栅极半导体层170的杂质浓度可影响栅极泄漏电流。增加栅极半导体层170的杂质浓度可增加栅极半导体层170与栅电极GA之间的边界处的杂质浓度，从而产生栅极泄漏电流。另外，当栅极半导体层170中的杂质浓度增加时，杂质扩散到沟道层140中，这可能使得难以控制扩散的杂质的位置。如上所述，仅使用栅极半导体层170的杂质浓度来控制阈值电压、导通电阻和栅极泄漏电流是不容易的。
为了降低栅极泄漏电流，通常使用等离子体处理、加热处理、在栅电极GA中使用具有高的功函数的金属的方法等。在这些方法中，等离子体处理可能由于高工作电压而对半导体器件100造成损坏。
在实施例的半导体器件100中，栅极半导体层170通过调整栅电极GA与势垒层160之间的侧壁SW的形状(例如，斜率)来控制栅极半导体层170中的电场分布(例如，电场强度分布)。可通过调整电场分布来改善电特性(诸如，减小漏电流)。
图2至图5示出根据实施例的设置在半导体器件中的栅极半导体层的示例详细形状。
参照图2，栅极半导体层170可包括与势垒层160接触的第一表面AR1、与栅电极GA接触并且具有比第一表面AR1窄的区域的第二表面AR2、以及连接第一表面AR1与第二表面AR2的侧壁SW。第一表面AR1在第一方向(D1方向)上的宽度可大于第二表面AR2在第一方向(D1方向)上的宽度。侧壁SW包括第一倾斜表面SL1和第二倾斜表面SL2。第一倾斜表面SL1以角度θ1与第一表面AR1接触。也就是说，第一倾斜表面SL1的一侧与第一表面AR1接触，并且由第一倾斜表面SL1在第一方向(D1方向)上形成的角度为θ1。第二倾斜表面SL2以角度θ2与第二表面AR2接触。也就是说，第二倾斜表面SL2的一侧与第二表面AR2接触，并且由第二倾斜表面SL2在第一方向(D1方向)上形成的角度为θ2。θ1小于θ2。θ1可小于或等于40°。θ1可大于0°、可以是40°或更小、可以是35°或更小、或者可以是30°或更小。θ2可以是50°或更大。θ2可以是例如60°或更大且90°或更小。
根据角度要求，可设置第一倾斜表面SL1和第二倾斜表面SL2在第二方向D2上的高度h1和h2及其在第一方向D1上的宽度w1和w2。h1和h2中的每个可以是1nm或更大且100nm或更小。w1可以是1nm或更大且200nm或更小。w2可大于或等于0nm且小于或等于200nm。h1/w1可小于h2/w2。h1和h2相同，在这种情况下，w1可大于w2(例如，w1可以是w2的1.5倍、2倍或3倍)。
即使当h1和h2不同时(例如，即使当h2大于h1时)，w1也可大于w2。当h2大于h1时，w1和w2对应于要求θ1<θ2，即使h2和h1相同，但是即使在这种情况下，w1也可另外形成为大于w2。换句话说，具有小倾斜角度的第一倾斜表面SL1的第一方向(D1方向)的宽度w1可大于第二倾斜表面SL2的第一方向(D1方向)的宽度w2。这是因为通过将h1、h2、w1和w2设置为满足w1>w2的要求以及θ1<θ2的要求，可进一步提高“减轻栅极半导体层170中的电场”的效果。例如，当w1形成得更长时，即使第一倾斜表面SL1的倾斜角相同，栅极半导体层170中电场被减轻的区域也可增加，并且漏电流降低效果可提高。然而，这仅是示例情况，并且实施例不限于此。
第一倾斜表面SL1和/或第二倾斜表面SL2不限于平坦表面。当第一倾斜表面SL1和/或第二倾斜表面SL2不是平坦的或者是弯曲表面时，θ1可被限定在第一倾斜表面SL1接触第一表面AR1的位置处，并且θ2可被限定在第二倾斜表面SL2接触第一倾斜表面SL1的位置处。可选地，θ1和θ2可分别被定义为第一倾斜表面SL1和第二倾斜表面SL2的平均斜率。
如上所述，可通过不同的工艺来执行形成具有不同斜率的第一倾斜表面SL1和第二倾斜表面SL2的步骤。例如，第一倾斜表面SL1和第二倾斜表面SL2可在不同的气体环境中形成(即，使用不同的蚀刻气体)。
在图2中，侧壁SW被描述在栅极半导体层170的右侧，但是这仅仅是示例，并且在栅极半导体层170的左侧的侧壁SW可在类似的基础上设计。这在以下附图中是相同的。栅极半导体层170的两侧的侧壁SW可形成为相似或相同。然而，栅极半导体层170的两侧的侧壁SW不限于此。例如，可稍微不同地设置靠近源极SR的侧壁SW的斜率和靠近漏极DR的侧壁SW的斜率。
参照图3，栅极半导体层171的侧壁SW的形状与图2的栅极半导体层170的侧壁SW的形状的不同之处在于：第二倾斜表面SL2的倾斜角度θ2被改变为90°。也就是说，它是θ1与θ2之间的差被最大化的示例，并且在这种情况下，可预期改善电特性的效果将进一步提高。然而，使θ2精确地为90°是没有意义的，并且可将θ2设置为以88°、85°、80°、75°等适当地提高效果，并适合于工艺。
参照图4，栅极半导体层172可包括与势垒层160接触的第一表面AR1、与栅电极GA接触并且具有比第一表面AR1窄的区域的第二表面AR2、以及连接第一表面AR1与第二表面AR2的侧壁SW。侧壁SW包括第一倾斜表面SL1、第二倾斜表面SL2、第三倾斜表面SL3和第四倾斜表面SL4。第一倾斜表面SL1、第二倾斜表面SL2、第三倾斜表面SL3和第四倾斜表面SL4具有距第一表面AR1的不同高度位置，并且由第一倾斜表面SL1、第二倾斜表面SL2、第三倾斜表面SL3和第四倾斜表面SL4在第一方向(D1方向)上形成的角度分别为θ1、θ2、θ3和θ4。θ1、θ2、θ3和θ4可具有θ1<θ4的关系。可选地，它可具有θ1<θ2<θ4的关系，或θ1<θ3<θ4的关系。可选地，它可具有θ1<θ2<θ3<θ4的关系。换句话说，当四个倾斜表面接近第一表面AR1时，由四个倾斜表面在第一方向(D1方向)上形成的倾斜角通常可减小，但是可包括θ1>θ2的关系、θ2>θ3的关系或θ3>θ4的关系，这具有微小的差异。
与第一表面AR1接触的第一倾斜表面SL1的倾斜角度θ1可大于0°、小于或等于40°、小于或等于35°、或者小于或等于30°。与第二表面AR2接触的第四倾斜表面SL4的倾斜角度θ4可以是50°或更大。例如，θ4可以是60°或更大且90°或更小。
根据角度要求，可设置形成侧壁SW的第一倾斜表面至第四倾斜表面SL1、SL2、SL3和SL4中的每个在第二方向(D2方向)上的高度h1、h2、h3、h4以及在第一方向(D1方向)上的宽度w1、w2、w3和w4。h1、h2、h3和h4中的每个可以是1nm或更大且100nm或更小。变量h1、h2、h3、h4、w1、w2、w3和w4可具有h1/w1<h4/w4的关系。可选地，它可具有h1/w1<h2/w2<h4/w4的关系，或者h1/w1<h3/w3<h4/w4的关系。可选地，可满足h1/w1<h2/w2<h3/w3<h4/w4的关系。
它可以是h1＝h2＝h3＝h4，在这种情况下，可满足w1>w4或w1>w3>w4或w1>w2>w4的关系。w1可以是w4的1.5倍、2倍或3倍。
无论h1、h2、h3和h4如何，w1可形成为大于w4。例如，当h1小于h4时，即使w1和w4相同，w1和w4也可满足θ1<θ4的要求，但是w1和w4可被设置为一起满足w1>w4的要求以提高场释放效应。尽管已经描述了第一倾斜表面SL1与第四倾斜表面SL4之间的关系，但是对于任何其他两个倾斜表面可满足类似的关系。
类似地，h1、h2、h3、h4、w1、w2、w3和w4可被设置为满足w1>w2>w4的要求以及θ1<θ2<θ4的要求，或者w1>w3>w4的要求以及θ1<θ3<θ4的要求。
可选地，h1、h2、h3、h4、w1、w2、w3和w4可被设置为满足w1>w2>w3>w4的要求以及θ1<θ2<θ3<θ4的要求。这仅是说明性的，并且实施例不限于此。
图4示出图4的栅极半导体层172具有四个倾斜表面的情况，并且倾斜表面的数量可被改变为三个或更多个以及各种数量。另外，如上所述，并非所有多个表面都可以是平坦表面，并且它们中的一个或多个可以不是平坦的而是可以是弯曲的。
参照图5，栅极半导体层173的侧壁SW可具有凹的弯曲表面形状。这样的弯曲表面可被定义为形成在足够数量的满足上述角度要求(即，倾斜表面的倾斜角随着倾斜表面更靠近第一表面AR1而更小)的多个表面中。参照图5，栅极半导体层173的弯曲侧壁SW在第二方向(D2方向)上的高度为h，并且在第一方向(D1方向)上的宽度为w。弯曲侧壁SW在不同高度位置处的斜率可被定义为切线在对应位置处的斜率。该斜率可随着切线接近第一表面AR1而减小。当与其他位置处的斜率相比时，指示侧壁SW与第一表面AR1接触的位置处的斜率的角度θ1可以是最小的。
图6A至图6C示出根据比较示例的设置在半导体器件中的栅极半导体层的示例形状。
参照图6A，栅极半导体层10的与栅电极GA接触的上表面的区域大于栅极半导体层10的与势垒层160接触的下表面的区域，并且侧壁10a的倾斜方向与实施例的倾斜方向相反。该斜率可被称为负斜率。
参照图6B，栅极半导体层11的与栅电极GA接触的上表面的区域等于栅极半导体层11的与势垒层160接触的下表面的区域，并且侧壁11a的倾斜角度为90°。
参照图6C，栅极半导体层12与实施例的栅极半导体层的类似之处在于：栅极半导体层12的与栅电极GA接触的上表面的区域小于栅极半导体层12的与势垒层160接触的下表面的区域，并且侧壁12a与实施例的侧壁的不同之处在于：侧壁12a由一个倾斜表面形成。
表1是将比较示例和实施例的电特性进行比较的表。
【表1】
在表1中，该实施例与图2中示出的栅极半导体层170的形状有关，并且比较示例1、比较示例2和比较示例3分别与图6A中示出的栅极半导体层10、图6B中示出的栅极半导体层11和图6C中示出的栅极半导体层12的形状有关。
Ig_forward表示导通状态下的栅极泄漏电流，Id表示截止状态下的漏极电流。栅极半导体层的形状对阈值电压几乎没有影响，这通过计算机模拟来分析。如表1中所示，在实施例的情况下，分析了导通状态下的栅极泄漏电流小于比较示例的栅极泄漏电流，截止状态下的漏极电流也小于比较示例的漏极电流。
表1包括针对实施例的一个计算机模拟结果，但是在该实施例的情况下，随着与第一表面AR1接触的第一倾斜表面SL1的倾斜角度θ1变小并且与第二表面AR2接触的第二倾斜表面SL2的倾斜角度θ2变大，已经确认导通状态下的栅极泄漏电流和截止状态下的漏极电流通常减小。
分析这些结果是由于栅极半导体层170的形状减轻了栅极半导体层170的在与沟道层140邻近的位置处的区域中形成的电场。
在下文中，将描述制造具有如上所述的栅极半导体层形状的半导体器件的方法。
半导体器件制造方法可包括在基底上顺序地形成沟道层、势垒层和栅极半导体层，蚀刻栅极半导体层，使得与势垒层接触的第一表面的区域比面向第一表面的第二表面的区域宽，以及在栅极半导体层上形成栅电极。
在栅极半导体层的蚀刻中，可设置工艺要求，使得栅极半导体层的侧壁SW具有多个具有不同斜率的表面(例如，倾斜表面)。
栅电极的形成可在上述蚀刻工艺之前或之后执行。
图7A至图7G是示出根据实施例的制造半导体器件的方法的示图。
参照图7A，沟道层240、势垒层260、栅极半导体层275和栅电极材料层290顺序地形成在基底210上。种子层220和缓冲层230可形成在基底210与沟道层240之间。沟道层240包括通过势垒层260引起的2DEG 242。基底210、种子层220、缓冲层230、沟道层240、势垒层260、栅极半导体层275和栅电极材料层290的材料可采用针对基底110、种子层120、缓冲层130、沟道层140、势垒层160、栅极半导体层170和栅电极GA提供的材料。
硬掩模层50和光致抗蚀剂层60可形成在栅电极材料层290上。通过使用光致抗蚀剂层60的光刻工艺，硬掩模层50可基于将被形成的栅电极的宽度适当地被图案化。如图7B中所示，可通过使用图案化的硬掩模层50蚀刻栅电极材料层290来形成栅电极GA。
图7C和图7D示出通过初级工艺和次级工艺干法蚀刻栅极半导体层275的工艺。图7C示出使用第一气体形成具有相对大的倾斜角的倾斜表面的工艺，图7D示出使用第二气体形成具有相对小的倾斜角的倾斜表面的工艺。这些工艺可在诸如Cl2、BCl3、N2、O2、Ar等的气体环境中执行。在图7C中执行的蚀刻工艺中使用的第一气体与图7D中执行的蚀刻工艺中使用的第二气体也可彼此不同。Cl2比率越高，越容易形成具有陡峭斜率的倾斜表面，并且BCl3比率越高，越容易形成平缓的倾斜表面。第一气体和第二气体中的每个可包括上述气体中的一种或多种，第一气体可具有比第二气体高的Cl2比率，并且第二气体可具有比第一气体高的BCl3比率。可选地，第一气体可以是Cl2，并且第二气体可以是BCl3。然而，这仅是说明性的，并且实施例不限于此。
参照图7E，栅极半导体层(270)形成为具有侧壁SW的形状，侧壁SW包括具有不同斜率的第一倾斜表面SL1和第二倾斜表面SL2。也就是说，在图7C的初级蚀刻工艺中，首先形成具有倾斜角度θ2的第二倾斜表面SL2，并且在图7D的次级蚀刻工艺中，形成具有小于θ2的倾斜角度θ1的第一倾斜表面SL1，使得可提供图7E中示出的栅极半导体层270。
接下来，如图7F中所示，形成覆盖势垒层260、栅极半导体层270和栅电极GA的钝化层280。钝化层280可包括各种绝缘材料(例如，氧化物(诸如，SiO2、HfOx和Al2O3))。
此后，如图7G中所示，形成穿透钝化层280并接触沟道层240的源极SR和漏极DR。
如上所述制造的半导体器件200可与图1A和图1B中描述的半导体器件100基本相同，并且栅极半导体层270的形状可被改变为图2至图5中示出的栅极半导体层170、171、172、173或它们的组合。
图7A至图7G的制造工艺是这样的工艺：首先形成栅电极GA，然后以具有侧壁SW的形状形成栅极半导体层270，侧壁SW含有具有不同斜率的多个表面。具有不同斜率的多个表面可以是具有不同斜率的多个倾斜表面。
图8A至图8H示出这样的制造工艺：首先以侧壁SW的形状形成栅极半导体层270，然后形成栅电极GA，侧壁SW含有具有不同斜率的多个表面。
参照图8A，沟道层240、势垒层260和栅极半导体层275顺序地形成在基底210上。种子层220和缓冲层230可形成在基底210与沟道层240之间。
光致抗蚀剂层80可形成在栅极半导体层275上。光致抗蚀剂层80可被图案化以相对于栅极半导体层270的上表面具有与期望和/或(可选地)预定宽度对应的宽度。
图8B和图8C示出通过初级工艺和次级工艺执行干法蚀刻栅极半导体层270的工艺。图8B和图8C的工艺与图7C和图7D的工艺的不同之处在于：图案化的光致抗蚀剂层80用作蚀刻掩模，并且其余工艺基本上相同。
通过该工艺，如图8D中所示，栅极半导体层270形成为具有侧壁SW的形状，侧壁SW包括具有倾斜角度θ1的第一倾斜表面SL1和具有大于θ1的倾斜角度θ2的第二倾斜表面SL2。
接下来，去除光致抗蚀剂层80，并且如图8D中所示，在栅极半导体层270上形成钝化层283。
参照图8F，源极SR和漏极DR被形成为穿透钝化层283并接触沟道层240。
参照图8G，形成钝化层287以覆盖源极SR和漏极DR，并且如图8H中所示，形成栅电极GA以穿透钝化层287并接触栅极半导体层270。
如上所述制造的半导体器件201可与通过图7A至图7G的工艺制造的半导体器件200基本相同，并且可与图1A和图1B中描述的半导体器件100基本相同。另外，示出的栅极半导体层270的形状可被改变为图2至图5中描述的栅极半导体层170、171、172、173或者它们的组合。
图9A和图9B是详细示出栅极半导体层p-GaN的侧壁形状的显微照片，栅极半导体层p-GaN基于根据实施例的制造工艺(即，使用不同气体环境的初级蚀刻工艺和次级蚀刻工艺)制造。通过上述制造工艺，可看出良好地实现了期望的侧壁形状。
在示例实施例中，上述半导体器件可具有减小的栅极泄漏电流。
在示例实施例中，上述半导体器件可用作具有提高的效率的HEMT器件。另外，在示例实施例中，上述半导体器件可应用于各种电子系统和/或装置。
作为示例，图10示出根据示例实施例的包括电源电路的电子系统的框图。
参照图10，电子系统1000可包括集成电路(IC)1001(诸如，显示驱动器集成电路(DDI))，并且IC可包括控制器1002、电源电路1004、驱动器块1006和存储器块1008。控制器1002对从主处理器(MPU)1022施加的命令进行接收并解码，并控制IC 1001的每个块根据命令执行操作。电源电路1004响应于控制器1002的控制而产生驱动电压。响应于控制器1002的控制，驱动器块1006使用由电源电路1004产生的驱动电压来驱动显示设备(诸如，显示面板)1024。显示设备1024可以是LED显示器、LCD显示器或等离子显示器，但不限于此。存储器块1008是用于临时存储输入到控制器1002的命令或从控制器1002输出的控制信号、或用于存储必要数据的块，并且可包括存储器(例如，DRAM、闪存)。电源电路1004和/或显示面板1024可包括根据图1A、图1B以及图2至图5中描述的示例实施例中的任何一个的半导体器件。
作为另一示例，图11是根据示例实施例的包括功率器件的电子装置的框图。
如图11中所示，电子装置1100包括一个或多个电子装置组件，一个或多个电子装置组件包括经由总线1110通信地连接在一起的处理器(例如，处理电路)1120和存储器1130。
处理电路1120可包括处理电路的一个或多个实例(诸如，包括逻辑电路的硬件、硬件/软件组合(诸如，执行软件的处理器)或它们的组合)，和/或可通过处理电路的一个或多个实例实现。
在一些示例实施例中，电子装置1100可包括结合到总线1110的一个或多个附加组件1140，一个或多个附加组件1140可包括例如电源、光传感器、发光器件、它们的任何组合等。在一些示例实施例中，处理电路1120、存储器1130或一个或多个附加组件1140中的一个或多个可包括根据图1A、图1B以及图2至图5中所描述的示例实施例中的任何一个的半导体器件。
根据上述制造方法，可提供包括栅极半导体层的半导体器件，栅极半导体层含有多个具有不同斜率的表面。
应当理解，在此描述的实施例应当仅在描述性意义上考虑，而不是出于限制的目的。每个实施例内的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。虽然已经参照附图描述了一个或多个实施例，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
沟道层；
势垒层，在沟道层上，势垒层的能带隙大于沟道层的能带隙；
栅电极，在势垒层上；
栅极半导体层，在势垒层与栅电极之间；以及
源极和漏极，在沟道层上并且彼此间隔开，
其中，栅极半导体层包括接触势垒层的第一表面、接触栅电极的第二表面、以及连接第一表面与第二表面的侧壁，
栅极半导体层的第二表面的区域比栅极半导体层的第一表面的区域窄，并且栅极半导体层的侧壁包括具有不同斜率的多个表面。
2.根据权利要求1所述的半导体器件，其中，
所述多个表面包括第一倾斜表面和第二倾斜表面，
第一倾斜表面以第一角度接触栅极半导体层的第一表面，
第二倾斜表面以第二角度接触栅极半导体层的第二表面，并且
第一角度小于第二角度。
3.根据权利要求2所述的半导体器件，其中，第一角度为40°或更小。
4.根据权利要求2所述的半导体器件，其中，第二角度大于或等于60°且小于或等于90°。
5.根据权利要求1所述的半导体器件，其中，
由所述多个表面与第一表面形成的角度随着所述多个表面的位置接近第一表面而减小。
6.根据权利要求1所述的半导体器件，其中，
栅极半导体层的第一表面和栅极半导体层的第二表面在高度方向上彼此分开，并且
在高度方向上，栅极半导体层的侧壁的高度大于或等于2nm且小于或等于200nm。
7.根据权利要求1所述的半导体器件，其中，
栅极半导体层的第一表面与栅极半导体层的第二表面在高度方向上彼此分开，并且
在高度方向上，所述多个表面中的每个表面的高度大于或等于1nm且小于或等于100nm。
8.根据权利要求1至权利要求7中的任一项所述的半导体器件，其中，所述多个表面中的至少一个表面包括弯曲表面。
9.根据权利要求1至权利要求7中的任一项所述的半导体器件，其中，所述多个表面形成凹的弯曲表面。
10.根据权利要求1至权利要求7中的任一项所述的半导体器件，其中，沟道层包括III-V族化合物半导体。
11.根据权利要求1至权利要求7中的任一项所述的半导体器件，其中，栅极半导体层包括p型GaN。
12.根据权利要求1至权利要求7中的任一项所述的半导体器件，其中，半导体器件包括具有常截止特性的高电子迁移率晶体管。
13.一种制造半导体器件的方法，所述方法包括：
在基底上顺序地形成沟道层、势垒层和栅极半导体层；
蚀刻栅极半导体层以具有栅极半导体层的第一表面的区域比栅极半导体层的第二表面的区域宽的形状，栅极半导体层的第一表面与势垒层接触，栅极半导体层的第二表面与栅极半导体层的第一表面相对，栅极半导体层包括将栅极半导体层的第一表面连接到栅极半导体层的第二表面的侧壁，蚀刻栅极半导体层的步骤包括在栅极半导体层的侧壁中形成具有不同斜率的多个表面；
在栅极半导体层上形成栅电极；以及
形成分别与沟道层的第一侧和沟道层的第二侧接触的源极和漏极。
14.根据权利要求13所述的方法，其中，在蚀刻栅极半导体层时，由所述多个表面中的每个表面与第一表面形成的角度随着所述多个表面的位置接近第一表面而减小。
15.根据权利要求13所述的方法，其中，
所述多个表面包括第一倾斜表面和第二倾斜表面，
第一倾斜表面以第一角度接触栅极半导体层的第一表面，
第二倾斜表面以第二角度接触栅极半导体层的第二表面，并且
第一角度小于第二角度。
16.根据权利要求15所述的方法，其中，蚀刻栅极半导体层的步骤包括：
使用第一气体形成第二倾斜表面；以及
使用第二气体形成第一倾斜表面，第二气体不同于第一气体。
17.根据权利要求13所述的方法，其中，在形成栅电极之后执行蚀刻栅极半导体层的步骤。
18.根据权利要求13所述的方法，其中，在蚀刻栅极半导体层之后执行形成栅电极的步骤。
19.根据权利要求13至权利要求18中的任一项所述的方法，其中，势垒层的材料具有大于沟道层的材料的能带隙的能带隙。
20.根据权利要求13至权利要求18中的任一项所述的方法，其中，栅极半导体层包括p型GaN。
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