JP2020115525A - 電界効果トランジスタの作製方法 - Google Patents

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Abstract

【課題】主面方位をＮ極性として形成した窒化物半導体から構成した電界効果トランジスタで、高周波特性のさらなる向上を図る。【解決手段】第１基板１０１の上に、第１半導体層１０２、第２半導体層１０３、チャネル層１０４、バリア層１０５、および第３半導体層１０６を、これらの順に＋ｃ軸方向に結晶成長し、第１基板１０１のバリア層１０５の側に第２基板１２１を貼り合わせ、この後、第１基板１０１を除去し、加熱により第１半導体層１０２を選択的に熱分解する。【選択図】 図１Ｂ

Description

本発明は、窒化物半導体を用いた電界効果トランジスタの作製方法に関する。
バンドギャップが大きく高い絶縁破壊電界強度を有するＧａＮなどの窒化物半導体を用いた電界効果トランジスタは、高い耐圧特性を示す。また、窒化物半導体は、ｃ軸方向に分極を有するため、ヘテロ接合を形成することで、この接合界面近傍に自発的にシートキャリア（２次元電子ガス）を形成させることができる。このような特徴を利用して作製されるＧａＮ系のヘテロ接合電界効果トランジスタ（heterojunction field effect transistor：ＨＦＥＴ）や高電子移動度トランジスタ（High Electron Mobility Transistor ：ＨＥＭＴ）は、一般に、主面方位をＧａ極性(ＩＩＩ族極性)面として作製されてきた。
ＨＦＥＴやＨＥＭＴは、ゲート電圧により生じる電界によってチャネルのキャリア密度を変化させることで、ＯＮ／ＯＦＦを行うトランジスタである。このトランジスタを窒化物半導体から構成する場合、例えば、ＡｌＧａＮ／ＧａＮヘテロ構造が用いられる。このヘテロ構造では、ＡｌＧａＮとＧａＮとの間の分極の大きさの差を補償するようにして界面に電子が集まって形成される２次元電子ガス（2 dimensional electron gas:２ＤＥＧ）をチャネルとして用いることが多い。一般的なＧａ極性のＧａＮを用いたＨＥＭＴでは、数ｎｍ〜数十ｎｍ程度のＡｌＧａＮ層の上にゲート電極を形成し、ＡｌＧａＮ／ＧａＮ界面の２ＤＥＧ濃度を制御する。
上述したような窒化物半導体によるＨＥＭＴでは、２ＤＥＧの高移動度を活かした高周波デバイスへの応用が進められている。しかしながら、Ｇａ極性のＨＥＭＴでは、デバイスの表面側にバンドギャップの大きいＡｌＧａＮによるバリア層（障壁層）が配置されるため、第１に、コンタクト抵抗が高いという課題がある。また、Ｇａ極性のＨＥＭＴでは、第２に、キャリア密度維持のためにバリア層を薄くできず、短チャネル効果につながるといった課題がある。これらの課題が、窒化物半導体によるＨＥＭＴの高周波特性向上の妨げとなっている。
上述した課題の１つであるコンタクト抵抗低減のために、ソース・ドレイン電極直下の領域の再成長を行う技術が検討されている。また、上記課題の１つである短チャネル効果の抑制のために、Ａｌ組成を高めたＡｌＧａＮからバリア層を構成してこのバリア層を薄くするなどの技術が検討されている。しかしながら、これらの技術では、コンタクト抵抗を低減するには制限がある。
一方、Ｎ極性（Ｖ族極性）面を主面方位として結晶成長したＮ極性ＧａＮは、Ｇａ極性ＧａＮを反転させた結晶であり、ＨＥＭＴを作る際には以下の３つの利点を有する。第１に、キャリアを供給するために高いＡｌ組成と２０ｎｍ程度の膜厚を必要とし、高抵抗であるＡｌＧａＮからなるバリア層がＧａＮからなるチャネル層の下に配置される。このため、上記構成では、電極とチャネルの間にバリア層が配置されないため、コンタクト抵抗が低くできる。
第２に、電極の側に配置されるチャネル層の厚さは、キャリア密度に大きく影響しないため、チャネル層はより薄くして短チャネル効果を抑制できる。
第３に、チャネル層の直下のバリア層がバックバリアとなり、短チャネル効果を抑制できる。
上述した利点より、Ｎ極性面を主面方位として結晶成長した窒化物半導体（Ｎ極性窒化物半導体）の層を用いてＨＥＭＴ（Ｎ極性ＨＥＭＴ）を作製することで、ＨＥＭＴのさらなる高周波特性の向上が期待できる（非特許文献１参照）。
M. H. Wong et al., "N-polar GaN epitaxy and high electron mobility transistors", Semiconductor Science and Technology, vol. 28, 074009, 2013. M. Sumiya et al., "Growth mode and surface morphology of a GaN film deposited along the N-face polar direction on c-plane sapphire substrate", Journal of Applied Physics, vol. 88, no. 2, pp. 1158-1165, 2000. S. Keller et al., "Influence of the substrate misorientation on the properties of N-polar InGaN/GaN and AlGaN/GaN heterostructures", Journal of Applied Physics, vol. 104, no. 9, 093510, 2008. J. W. Chung et al., "N-Face GaN/AlGaN HEMTs Fabricated Through Layer Transfer Technology", IEEE Electron Device Letters, vol. 30, no. 2, pp. 113-116, 2009. K. K. Ryu et al., "Thin-Body N-Face GaN Transistor Fabricated by Direct Wafer Bonding", IEEE Electron Device Letters, vol. 32, no. 7, pp. 895-897, 2011. H. Takagi et al., "Surface activated bonding of silicon wafers at room temperature", Applied Physics Letters, vol. 68, no. 16, pp. 2222-2224, 1996.
上述したように、Ｎ極性窒化物半導体を用いることでＨＥＭＴの高周波特性の向上が期待できることが分かっているが、Ｎ極性窒化物半導体は、結晶成長において課題がある。
例えば、Ｎ極性で成長したＧａＮは、Ｇａ極性で成長したＧａＮに比べて平坦性が低く、転位密度が高い等の課題があることが知られている（非特許文献２参照）。大きなオフ角のついた基板上に結晶成長することで上記課題をある程度解決し、トランジスタを作製した例もあるが、オフ角の方向とチャネルを流れる電流の方向の関係によってシート抵抗が異なることが分かっており（非特許文献３参照）、デバイス作製に制限を課すものとなっている。
こうしたＮ極性窒化物半導体の結晶成長の課題を回避する技術として、Ｇａ極性で成長した窒化物半導体層を反転させて別の基板に貼り合わせ、基板から離れる側の面をＮ極性面とした窒化物半導体層でデバイスを作製する技術が検討されている（非特許文献４参照）。この技術においては、デバイスを構成する窒化物半導体の層をＧａ極性で成長しているため、転位密度や移動度の異方性などの結晶品質は既存のＧａ極性トランジスタと同等であることが期待できる。
一方で、この技術においては、成長用の基板を剥離し、バッファー層を除去してデバイス表面を得る工程がデバイス特性に大きく影響する。Ｎ極性ＨＥＭＴの特性を引き出すためには、チャネル層を薄くし、かつ散乱を抑制するためにも平坦な表面を得ることが求められるが、このためには、バッファー層のエッチングを制御性良く進めることが必要になる。非特許文献５では、バッファー層を、ＩＣＰ（Inductive Coupled Plasma）によるドライエッチングでエッチングしている。ＩＣＰによるドライエッチングでは、エッチングガスを選ぶことで、ＡｌＧａＮをエッチストップ層としたＧａＮのエッチングが可能であることが分かっており、これによってチャネル層の厚さを２０ｎｍとしたＮ極性ＨＥＭＴを実現している。
しかしながら、トランジスタの高周波特性向上のためには、さらなる薄層化が求められおり、ＩＣＰを用いたエッチングは、ＡｌＧａＮとＧａＮのエッチングレートの比は数十程度にとどまり、チャネル層の厚さを高精度で制御し、薄層化することは困難である。またプラズマを用いることで結晶表面にダメージを与え、結晶欠陥を生じる要因となり、高周波特性向上を図ることができないといった課題がある。
本発明は、以上のような問題点を解消するためになされたものであり、主面方位をＮ極性として形成した窒化物半導体から構成した電界効果トランジスタで、高周波特性のさらなる向上を図ることを目的とする。
本発明に係る電界効果トランジスタの作製方法は、第１基板の上に、ＧａＮからなる第１半導体層、Ａｌを含みＧａＮより熱分解温度が高い窒化物半導体からなる第２半導体層、窒化物半導体からなるチャネル層、チャネル層より大きなバンドギャップエネルギーの窒化物半導体からなるバリア層を、これらの順に＋ｃ軸方向に結晶成長する第１工程と、第１基板のバリア層の側に第２基板を貼り合わせる第２工程と、第１基板を除去し、第２基板の上に、バリア層、チャネル層、第２半導体層、第１半導体層がこれらの順に形成された状態とする第３工程と、第１基板を除去した後で、アンモニアを含む水素雰囲気中で、加熱により第１半導体層を選択的に熱分解することで、第１半導体層を除去して第２半導体層を露出させる第４工程と、チャネル層にオーミック接続するソース電極、およびチャネル層にオーミック接続するドレイン電極を形成する第５工程と、ソース電極とドレイン電極との間に、ゲート電極を形成する第６工程とを備える。
上記電界効果トランジスタの作製方法の一構成例において、第１工程は、バリア層の上に、＋ｃ軸方向に結晶成長することで窒化物半導体からなる第３半導体層を形成し、第２工程は、第３半導体層に第２基板を接合することで第２基板を貼り合わせる。
上記電界効果トランジスタの作製方法の一構成例において、第１半導体層は、ＧａＮから構成され、かつ層厚２００ｎｍ以上とされ、チャネル層は、ＧａＮから構成され、バリア層は、ＡｌＮまたはＡｌＧａＮから構成され、第３半導体層は、ＧａＮから構成され、かつ層厚１００ｎｍ以上とされ、第１工程は、第１基板の上に第１半導体層を接して形成し、第１半導体層の上に第２半導体層を接して形成し、第２半導体層の上に接してチャネル層を形成し、チャネル層の上にバリア層を接して形成し、バリア層の上に第３半導体層を接して形成する。
上記電界効果トランジスタの作製方法の一構成例において、第５工程は、第２半導体層を除去した後で、ソース電極およびドレイン電極を形成し、第６工程は、第２半導体層を除去した後で、チャネル層の上にゲート電極を形成する。
上記電界効果トランジスタの作製方法の一構成例において、第２半導体層は、組成が２０％以下のＡｌを含み、かつ層厚が２０ｎｍ以下とされ、第４工程は、ｍｏｌ流量比が１％以下とされたアンモニアを含む水素雰囲気中で、温度条件を１０００〜１２００℃とした加熱により第１半導体層を選択的に熱分解することで、第１半導体層を除去して第２半導体層を露出させる。
以上説明したように、本発明によれば、貼り合わせることによる基板転写により主面方位をＮ極性とし、ＧａＮからなる第１半導体層と、Ａｌを含みＧａＮより熱分解温度が高い窒化物半導体からなる第２半導体層との熱分解によるエッチング選択比を利用して、第１半導体層を除去するので、主面方位をＮ極性として形成した窒化物半導体から構成した電界効果トランジスタで、高周波特性のさらなる向上が図れる。
図１Ａは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明する途中工程の各層の状態を示す断面図である。 図１Ｂは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明する途中工程の各層の状態を示す断面図である。 図１Ｃは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明する途中工程の各層の状態を示す断面図である。 図１Ｄは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明する途中工程の各層の状態を示す断面図である。 図１Ｅは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明する途中工程の各層の状態を示す断面図である。 図１Ｆは、本発明の実施の形態に係る電界効果トランジスタの作製方法により作製された電界効果トランジスタの構成を示す断面図である。
以下、本発明の実施の形態に係る電界効果トランジスタの作製方法について図１Ａ〜図１Ｆを参照して説明する。
まず、図１Ａに示すように、第１基板１０１の上に、第１半導体層１０２、第２半導体層１０３、チャネル層１０４、バリア層１０５、および第３半導体層１０６を、これらの順に＋ｃ軸方向に結晶成長する（第１工程）。第１基板１０１の上に第１半導体層１０２を接して形成し、第１半導体層１０２の上に第２半導体層１０３を接して形成し、第２半導体層１０３の上に接してチャネル層１０４を形成し、チャネル層１０４の上にバリア層１０５を接して形成し、バリア層１０５の上に第３半導体層１０６を接して形成する。＋ｃ軸方向に結晶成長することで、上述した各窒化物半導体の層は、主面方位をＧａ極性面として成長する。
第１基板１０１は、例えば、サファイア（Ａｌ2Ｏ3）から構成され、例えば、主表面の面方位が（０００１）とされている。第１基板１０１は、サファイアに限らず、Ｓｉ、ＳｉＣ、ＧａＮなどから構成することもできる。後述するように、第１基板１０１は除去するため、例えば、ドライエッチングによる基板除去が実施可能なＳｉ、またはレーザーリフトオフなどの公知の剥離技術が適用できるサファイアがよりよいが、これらに限るものではない。
第１半導体層１０２は、ＧａＮから構成されている。例えば、サファイアから構成された第１基板１０１の上に、よく知られた有機金属気相成長法、分子線エピタキシ法などにより、より低温の条件でＧａＮからなる核形成層を形成する。引き続いて、より高温の条件でＧａＮを成長させることで第１半導体層１０２を形成することができる。核形成層は、よく知られているように、サファイアやＳｉ、ＳｉＣなどの異種基板の上に、ＧａＮなどの窒化物半導体を結晶成長するために、成長初期の核形成を支援し高品質かつ平坦な結晶を得るための層である。核形成層は、低温緩衝層や低温バッファーなど様々な呼称が存在する。
また、核形成層を調整することにより、核形成層の表面をＧａ極性面とする。核形成層の表面をＧａ極性面とすることで、この上に、窒化物半導体が＋ｃ軸方向に結晶成長するようになる。なお、核形成層は、ＧａＮに限らず、ＡｌＮ、ＡｌＯＮなどの他の窒化物から構成することも可能である。ただし、第１基板１０１をＧａＮから構成する場合、核形成層は必要ない場合もある。
ここで、第１半導体層１０２は、以下に示す点を考慮して形成することが望ましい。サファイアからなる第１基板１０１上に、核形成層を用いて成長したＧａＮは、第１基板１０１との界面から２００ｎｍ程度まで欠陥の多い層となり、層厚の増加に伴って欠陥密度が低減していく。このことから、第１半導体層１０２は、核形成層を含めて２００ｎｍ程度以上の厚さに形成することが望ましい。
また、第１半導体層１０２は、後述する第１基板１０１の除去の際に、第１基板１０１とともに一部が除去されることが有り得る。また、第１半導体層１０２は、第１基板１０１を除去した後の研磨などによる表面平坦化工程に対するバッファー層になり得る層である。第１基板１０１の除去には、バックグラインドやドライエッチング、レーザーリフトオフなどの技術が適用可能であるが、除去した後の第１半導体層１０２の表面には、一般的に、算術平均粗さＲａが、数ｎｍ程度となる表面粗さが生じる。第１半導体層１０２の表面をＲａが１ｎｍ以下となるように平坦化するには、化学機械研磨によって、第１半導体層１０２を１００ｎｍ程度以上削ることが望ましい。
第１半導体層１０２の厚さが２００ｎｍ程度以上あれば、上述した表面平坦化のための研磨などの処理工程に対するバッファー層としても十分である。基板によってはＡｌＮや多層膜などをバッファーとする場合があるが、ここで重要な点はバッファー層のＧａ極性面の最表面がＧａＮであることである。
第２半導体層１０３は、Ａｌを含みＧａＮより熱分解温度が高い窒化物半導体から構成されている。第２半導体層１０３は、例えば、ＡｌＮまたはＡｌＧａＮから構成することができる。第２半導体層１０３は、有機金属気相成長法、分子線エピタキシ法などにより、第１半導体層１０２の上にＡｌＮまたはＡｌＧａＮをエピタキシャル成長することで形成することができる。第２半導体層１０３は、第１半導体層１０２を除去する際にエッチングを停止させ、デバイスを露出させる目的で導入する。後述する第１半導体層１０２のエッチングに用いる熱分解においては、エッチングされるＧａＮよりも熱分解温度が高いＡｌＧａＮやＡｌＮを第２半導体層１０３に用いることが望ましい。また、後述する理由により、ＡｌＧａＮから構成する第２半導体層１０３は、Ａｌ組成を７％とし、厚さを１０ｎｍとする。
チャネル層１０４は、例えば、ＧａＮなどの窒化物半導体から構成されている。チャネル層１０４は、有機金属気相成長法、分子線エピタキシ法などにより、第２半導体層１０３の上にＧａＮをエピタキシャル成長することで形成することができる。
バリア層１０５は、チャネル層１０４より大きなバンドギャップエネルギーの窒化物半導体から構成されている。バリア層１０５は、例えば、ＡｌＮまたはＡｌ0.25Ｇａ0.75Ｎから構成することができる。バリア層１０５は、有機金属気相成長法、分子線エピタキシ法などにより、チャネル層１０４の上にＡｌＮまたはＡｌＧａＮをエピタキシャル成長することで形成することができる。
チャネル層１０４、バリア層１０５は、電界効果トランジスタ（ＨＥＭＴ）を構成する層である。実施の形態では、後述するように、Ｇａ極性として成長したチャネル層１０４、バリア層１０５を反転させ、バリア層１０５の上にチャネル層１０４が配置されるＮ極性ＨＥＭＴを作製する。Ｎ極性ＨＥＭＴは、Ｎ極性面を上としてバリア層１０５の上にチャネル層１０４が形成された状態とすることで、これらの間の分極差から発生する２次元電子ガス（２ＤＥＧ）をチャネルとして利用する電界効果トランジスタである。
バリア層１０５のＡｌ組成および層厚、チャネル層１０４の層厚は、一般にＨＥＭＴで用いられている値に設定すれば良い。例えば、Ｇａ極性で成長した第２半導体層１０３の上に、チャネル層１０４を厚さ２００ｎｍ程度に成長する。引き続き、チャネル層１０４の上に、バリア層１０５をＡｌ組成２５％程度、厚さ２０ｎｍ程度に成長する。
第３半導体層１０６は、ＧａＮなどの窒化物半導体から構成する。後述する基板接合においては、接合に必要な平坦性を得るために、接合対象面の研磨を実施する。このため、バリア層１０５の上に、研磨によって減少する分の厚さを考慮した、十分な厚さの第３半導体層１０６を形成しておくことが望ましい。
例えば、直接接合では、一般に、接合面に、算術平均粗さＲａが０．５ｎｍ程度以下の平坦性が求められる。一方で、異種基板上へのヘテロエピタキシャル成長した窒化物半導体結晶の層の表面は、算術平均粗さＲａが、数ｎｍ程度の表面粗さを示す。こうした表面を、Ｒａが０．５ｎｍ程度まで平坦化するには、例えば、化学的機械的研磨の技術を用いて、厚さ１００ｎｍ程度、第３半導体層１０６を削る。このため、研磨によって減少する分の厚さを考慮し、第３半導体層１０６は、厚さが１００ｎｍ以上であることが望ましい。
以上のように、第３半導体層１０６の表面を平坦化した後、図１Ｂに示すように、第１基板１０１のバリア層１０５の側に第２基板１２１を貼り合わせる（第２工程）。実施の形態では、第３半導体層１０６に第２基板１２１を接合することで、第１基板１０１のバリア層１０５の側に第２基板１２１を貼り合わせる。第３半導体層１０６と第２基板１２１との接合は、例えば、常温接合や表面活性化接合法（ＳＡＢ）など、公知の貼り合わせ技術を用いることができる（非特許文献６参照）。
第２基板１２１は、例えば、炭化シリコン（ＳｉＣ）から構成されている。第２基板１２１には、第３半導体層１０６との接合における接合技術に応じた表面平坦性が求められるが、材料の制約はない。第２基板１２１は、ＳｉＣに限らず、Ｓｉ、サファイアなどから構成することができる。また、ＳｉＣ基板、Ｓｉ基板、サファイア基板の上に、所定の半導体を結晶成長した基板を第２基板１２１として用いることもできる。また、第２基板１２１の表面をＲａが０．５ｎｍ程度の平坦性を得るために、化学的機械的研磨により平坦化することもできる。
次に、図１Ｃに示すように、第１基板１０１を除去し、第２基板１２１の上に、第３半導体層１０６、バリア層１０５、チャネル層１０４、第２半導体層１０３、および第１半導体層１０２がこれらの順に形成された状態とする（第３工程）。第１基板１０１の除去は、公知の技術を用いることができる。例えば、バックグラインドによって第１基板１０１を削って薄層化し、化学的機械的研磨によって残りの第１基板１０１を研削し、第１半導体層１０２の表面を露出させて平坦化する。このようにして露出した第１半導体層１０２の表面は、Ｎ極性面となっている。また、上述したように第１半導体層１０２の露出した表面を平坦化しておくことで、この後の工程の、第１半導体層１０２のエッチング除去後の表面平坦性を得ることが容易になる。
以上のように第１基板１０１を除去した後で、アンモニアを含む水素雰囲気中で、加熱により第１半導体層１０２を選択的に熱分解することで、第１半導体層１０２を除去し、図１Ｄに示すように、第２半導体層１０３を露出させる（第４工程）。
例えば、第１基板１０１を除去した後で、第３半導体層１０６、バリア層１０５、チャネル層１０４、第２半導体層１０３、および第１半導体層１０２が積層されている第２基板１２１を、所定の加熱炉に搬入し、炉内をアンモニアが添加された水素雰囲気とし、高温（例えば、１０００〜１２００℃）に保持することで、第１半導体層１０２を構成しているＧａＮを熱分解させる。Ａｌを含むＡｌＧａＮおよびＡｌＮは、ＧａＮに比べて熱分解温度が高いことから、上述した熱分解によるエッチングでは、ＧａＮとＡｌＧａＮやＡｌＮとの間にエッチングレートの差が生じる。このエッチングレートの差により、ＡｌＧａＮまたはＡｌＮから構成した第２半導体層１０３をエッチングストップ層として用いることが可能になる。
ＡｌＧａＮやＡｌＮからなる第２半導体層１０３とＧａＮからなる第１半導体層１０２とのエッチング選択比は、第２半導体層１０３のＡｌ組成や炉内の温度およびアンモニアのモル流量比に応じて変化する。例えば、基板表面の温度を１０５０℃程度とし、炉内の供給するアンモニアのモル流量を全流量の１％程度とする条件では、ＧａＮのエッチングレートは１０ｎｍ／分程度であり、Ａｌ組成７％程度のＡｌＧａＮを用いればＧａＮとのエッチングの選択比を１００以上に取ることが可能である。したがって、Ａｌ組成を７％としたＡｌＧａＮから構成する第２半導体層１０３は、ＧａＮから構成した第１半導体層１０２の熱分解によるエッチング処理で、エッチングストップ層として十分に機能する。
ここで、前述したように、第１半導体層１０２は、第１基板１０１の除去にともなう平坦化によって薄層化されている。例えば、厚さ２００ｎｍ程度に成長した第１半導体層１０２は、平坦化により厚さ１００ｎｍ程度削られて、厚さ１００ｎｍ程度になるものと考えられる。上述したような熱分解によるエッチング処理条件とした場合、厚さ１００ｎｍの第１半導体層１０２のエッチング除去に要する時間は１０分程度である。一方、上述した熱分解によるエッチング処理条件では、第２半導体層１０３は、厚さ１０ｎｍ程度がエッチングされる時間が１００分である。したがって、上述した熱分解によるエッチング処理条件によれば、第２半導体層１０３に対して、十分な選択比を備えて、第１半導体層１０２を選択的に除去できる。
上述した熱分解によるエッチング処理で、第１基板１０１の上に接して成長させているために、多くの欠陥を含む第１半導体層１０２が、選択的に除去される。
次に、バリア層１０５、チャネル層１０４、第２半導体層１０３を、公知のフォトリソグラフィー技術およびエッチング技術によりパターニングし、図１Ｅに示すように、メサを形成し、素子間分離を実施する。メサは、平面視矩形とされている。このメサの形成におけるエッチング技術としては、ＩＣＰ−ＲＩＥ（Reactive Ion Etching）など、公知の技術を用いることができる。素子間分離のためには、メサを、厚さ方向にバリア層１０５の途中まで形成する。実施の形態の作製方法で作製する電界効果トランジスタは、チャネル層１０４とバリア層１０５との界面に形成される２ＤＥＧをチャネルのキャリアとして用いる。したがって、厚さ方向に、２ＤＥＧが形成される位置より深く、メサを形成することが望ましい。
次に、図１Ｆに示すように、チャネル層１０４にオーミック接続するソース電極１２２、およびチャネル層１０４にオーミック接続するドレイン電極１２３を形成する（第５工程）。また、ソース電極１２２とドレイン電極１２３との間のチャネル層１０４の上に、ゲート電極１２４を形成する（第６工程）。これらのことにより、例えば、ＨＥＭＴが形成される。
ソース電極１２２，ドレイン電極１２３は、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなど公知の組み合わせの金属の積層構造とする。また、ゲート電極１２４は、例えば、Ｔｉ／Ａｕなどの公知の組み合わせの金属の積層構造とする。
実施の形態では、第２半導体層１０３の上に、ソース電極１２２，ドレイン電極１２３とする金属の層を形成した後、加熱処理によりオーミック接続する状態とする。第２半導体層１０３は、Ａｌ組成が７％と低く、厚さが１０ｎｍと薄い。このため、ソース電極１２２，ドレイン電極１２３を第２半導体層１０３の上に形成しても、第２半導体層１０３による抵抗の増加を抑制して、チャネル層１０４にオーミック接続させることができる。また、ソース電極１２２，ドレイン電極１２３を形成した後で、ゲート電極１２４を形成し、ゲート電極１２４を形成した後には加熱処理を実施しないことで、第２半導体層１０３をゲート絶縁層として用いることができる。また、ゲート電極１２４は、ショットキー接続させて形成することもできる。
ところで、上述した実施の形態では、バリア層１０５をＡｌ組成２５％程度、厚さ２０ｎｍ程度に形成し、チャネル層１０４をＧａＮから構成したが、これに限るものではない。例えば、バリア層１０５を、より高いＡｌ組成のＡｌＧａＮから構成し、かつより薄い厚さとすることもできる。また、バリア層１０５におけるＡｌの組成を、厚さ方向に変化させた組成傾斜構造とすることもできる。また、チャネル層１０４をより薄くすることもできる。また、チャネル層１０４を、コンポジットチャネル構造などのように、複数の層で構成することも可能であり、また、ＩｎＧａＮなどの混晶から構成することも可能である。
また、実施の形態では、ＨＥＭＴを例に説明したが、これに限るものではなく、例えばＨＦＥＴでも同様である。
また、第２半導体層１０３を、Ａｌ組成７％のＡｌＧａＮから構成し、厚さ１０ｎｍとしたが、これらの条件に限るものではない。第２半導体層１０３の上にソース電極１２２、ドレイン電極１２３を形成する場合には、一般的なＡｌＧａＮによるバリア層（障壁層）のＡｌ組成よりも、第２半導体層１０３のＡｌ組成を下げるか、一般的なＡｌＧａＮによるバリア層より第２半導体層１０３を薄くすることで、コンタクト抵抗の低減効果を得ることができる。例えば、第２半導体層１０３は、組成２０％以下のＡｌを含む窒化物半導体から構成し、かつ厚さを２０ｎｍ以下とすることができる。
また、第２半導体層１０３を除去し、チャネル層１０４の上にソース電極１２２、ドレイン電極１２３を形成することもできる。このようにすることで、第２半導体層１０３を介さずに、ソース電極１２２、ドレイン電極１２３をチャネル層１０４にコンタクトできるため、更なる低コンタクト抵抗化が期待できる。この場合、ソース電極１２２、ドレイン電極１２３を形成した後、チャネル層１０４の上にゲート絶縁層を形成し、この上にゲート電極１２４を形成する。
また、第２半導体層１０３のＡｌ組成をより高くしてエッチングレートを低くし、例えば、第２半導体層１０３をＡｌＮから構成し、第１半導体層１０２のエッチング除去における選択比をより高くすることもできる。
また、上述した実施の形態では、一組の第１半導体層１０２と第２半導体層１０３とを用い、１回の選択的な熱分解によるエッチングで、第１半導体層１０２を除去しているが、これに限るものではない。複数組の第１半導体層と第２半導体層とを用い、複数回の選択的な熱分解によるエッチングで、各第１半導体層を除去し、チャネル層１０４の側に、１つの第２半導体層が残るようにすることもできる。この場合、複数の第２半導体層の各々のＡｌ組成や厚さが異なっていてもよい。
また、上述した実施の形態では、第２半導体層１０３を露出させた後に、電極金属の層を形成し、加えて加熱することで、ソース電極１２２，ドレイン電極１２３とチャネル層１０４とのオーミック接続を形成しているが、これに限るものではない。実施の形態では、第２半導体層１０３のＡｌ組成を、一般的なバリア層の２５％に対して、７％と低くしている。また、実施の形態では、第２半導体層１０３の厚さを、一般的なバリア層の厚さ２０ｎｍよりも薄い１０ｎｍとしている。このことから従来のＧａ極性ＨＥＭＴよりも低いコンタクト抵抗を実現できるが、ソース電極１２２，ドレイン電極１２３の下部（基板側）に、イオン注入や再成長などによって高濃度にドープされた半導体領域を作製することで、コンタクト抵抗を低減しても良い。
また、上述した実施の形態では、チャネル層１０４のＮ極性面の側に、各電極を形成しているが、これに限るものではない。例えば、第２基板１２１を導電性材料から構成することで、第２基板１２１をゲート電極とすることができる。
以上に説明したように、本発明によれば、貼り合わせることによる基板転写により主面方位をＮ極性とし、ＧａＮからなる第１半導体層と、Ａｌを含みＧａＮより熱分解温度が高い窒化物半導体からなる第２半導体層との熱分解によるエッチング選択比を利用して、第１半導体層を除去するので、主面方位をＮ極性として形成した窒化物半導体から構成した電界効果トランジスタで、高周波特性のさらなる向上が図れる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…第１基板、１０２…第１半導体層、１０３…第２半導体層、１０４…チャネル層、１０５…バリア層、１０６…第３半導体層、１２１…第２基板、１２２…ソース電極、１２３…ドレイン電極、１２４…ゲート電極。

Claims (5)

  1. 第１基板の上に、ＧａＮからなる第１半導体層、Ａｌを含みＧａＮより熱分解温度が高い窒化物半導体からなる第２半導体層、窒化物半導体からなるチャネル層、前記チャネル層より大きなバンドギャップエネルギーの窒化物半導体からなるバリア層を、これらの順に＋ｃ軸方向に結晶成長する第１工程と、
    前記第１基板の前記バリア層の側に第２基板を貼り合わせる第２工程と、
    前記第１基板を除去し、前記第２基板の上に、前記バリア層、前記チャネル層、前記第２半導体層、前記第１半導体層がこれらの順に形成された状態とする第３工程と、
    前記第１基板を除去した後で、アンモニアを含む水素雰囲気中で、加熱により前記第１半導体層を選択的に熱分解することで、前記第１半導体層を除去して前記第２半導体層を露出させる第４工程と、
    前記チャネル層にオーミック接続するソース電極、および前記チャネル層にオーミック接続するドレイン電極を形成する第５工程と、
    前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する第６工程と
    を備える電界効果トランジスタの作製方法。
  2. 請求項１記載の電界効果トランジスタの作製方法において、
    前記第１工程は、前記バリア層の上に、＋ｃ軸方向に結晶成長することで窒化物半導体からなる第３半導体層を形成し、
    前記第２工程は、前記第３半導体層に前記第２基板を接合することで前記第２基板を貼り合わせる
    ことを特徴とする電界効果トランジスタの作製方法。
  3. 請求項２記載の電界効果トランジスタの作製方法において、
    前記第１半導体層は、ＧａＮから構成され、かつ層厚２００ｎｍ以上とされ、
    前記チャネル層は、ＧａＮから構成され、
    前記バリア層は、ＡｌＮまたはＡｌＧａＮから構成され、
    前記第３半導体層は、ＧａＮから構成され、かつ層厚１００ｎｍ以上とされ、
    前記第１工程は、前記第１基板の上に前記第１半導体層を接して形成し、前記第１半導体層の上に前記第２半導体層を接して形成し、前記第２半導体層の上に接して前記チャネル層を形成し、前記チャネル層の上に前記バリア層を接して形成し、前記バリア層の上に前記第３半導体層を接して形成する
    ことを特徴とする電界効果トランジスタの作製方法。
  4. 請求項１〜３のいずれか１項に記載の電界効果トランジスタの作製方法において、
    前記第５工程は、前記第２半導体層を除去した後で、前記ソース電極および前記ドレイン電極を形成し、
    前記第６工程は、前記第２半導体層を除去した後で、前記チャネル層の上に前記ゲート電極を形成する
    ことを特徴とする電界効果トランジスタの作製方法。
  5. 請求項１〜４のいずれか１項に記載の電界効果トランジスタの作製方法において、
    前記第２半導体層は、組成が２０％以下のＡｌを含み、かつ層厚が２０ｎｍ以下とされ、
    前記第４工程は、ｍｏｌ流量比が１％以下とされたアンモニアを含む水素雰囲気中で、温度条件を１０００〜１２００℃とした加熱により前記第１半導体層を選択的に熱分解することで、前記第１半導体層を除去して前記第２半導体層を露出させる
    ことを特徴とする電界効果トランジスタの作製方法。
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