JPH10200093A - トンネルトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の製造方法では、接合面となるドレイン
層をエッチングにより露出させた後、チャネル層及びゲ
ート絶縁層を再成長させるため、接合界面には加工時の
残留不純物が存在し、素子特性が劣化する。 【解決手段】 空孔１２を有するマスク１１を用いてド
レイン層３を形成した後、マスク１１を除去して少なく
ともドレイン層３の側面に接するチャネル層５を形成す
る。本発明は、ドレイン層３の側面をエッチングにより
露出するための加工工程を用いなくともドレイン層３の
側面を露出するように形成でき、かつ、マスク１１の除
去を成膜装置内で行ってからチャネル層５を形成するた
めに、従来に比べてドレイン層３側面とチャネル層５と
のトンネル接合面に存在する残留不純物を少なくでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトンネルトランジス
タの製造方法に係り、特に高集積化、多機能化が可能な
トンネル現象を利用したトンネルトランジスタの製造方
法に関する。

【０００２】

【従来の技術】半導体表面におけるｐ^-−ｎ⁺接合でのト
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとしてトンネルトランジスタが提案されてい
る。例えば、本出願人は先に特願平６−３３９１２６号
にて、少ない素子数で機能回路を構成でき、高集積化を
可能にするトンネルトランジスタを提案している。この
トンネルトランジスタの構造と動作並びにその製造方法
について、その構造図をもとに図２と共に簡単に説明す
る。

【０００３】図２はトンネルトランジスタの一例の構造
模式図を示す。このトンネルトランジスタは、基板１上
に表面部が絶縁性の緩衝層２が形成され、更に緩衝層２
の上の一部の領域に縮退した半導体からなるドレイン層
３及び絶縁層４が積層され、緩衝層２の上の別の領域と
絶縁層４上の一部にチャネル層５が形成されている。更
に、チャネル層５の上にゲート絶縁膜６を介してゲート
電極７が形成されると共に、ソース電極９がチャネル層
５上に直接形成され、また、ドレイン層３上にドレイン
電極８が形成されている。

【０００４】このトンネルトランジスタの動作につい
て、基板１に半絶縁性ＧａＡｓ、緩衝層２にｉ−ＧａＡ
ｓ（ここで、ｉは真性又は実質的に真性とみなせるノン
ドープ半導体を意味する略号。以下、同様）、ドレイン
層３に縮退したｐ⁺−ＧａＡｓ層、絶縁層４にｉ−Ｇａ
Ａｓ層、チャネル層５に縮退したｎ⁺−ＧａＡｓ層、ゲ
ート絶縁層６にｉ−Ａｌ_0.3Ｇａ_0.7Ａｓ層、ゲート電極
７にＡｌ膜、ドレイン電極８にＡｕＺｎ／Ａｕ膜、ソー
ス電極９にＡｕＧｅ／Ａｕ膜を用いた例について説明す
る。

【０００５】ソース電極９をアース電位とし、ソース電
極９とドレイン電極８の間に電圧を印加する。チャネル
層５とドレイン層３とが接しているところには江崎ダイ
オード（トンネルダイオード）と同様の接合（トンネル
接合）が形成され、結果としてソース電極９とドレイン
電極８の間にトンネル効果による電流（トンネル電流）
が流れる。特にドレイン電極８に正の電圧を印加する
と、江崎ダイオードが順方向バイアスになるため、その
電流−電圧特性には微分負性抵抗が現れる。トンネル電
流の大きさはチャネルに誘起される電子の濃度に依存す
るため、この微分負性抵抗特性はゲート電極７に印加す
る電圧により制御されることになり、機能を有するトラ
ンジスタの動作が得られる。

【０００６】図３は図２のトンネルトランジスタを製造
する従来のトンネルトランジスタの製造方法の一例の説
明図を示す。まず、図３（ａ）に示すように、ＧａＡｓ
基板１上に分子線エピタキシー（ＭＢＥ）法により、厚
さ５０ｎｍのｉ−ＧａＡｓ緩衝層２、厚さ２０ｎｍのｐ
⁺−ＧａＡｓ層３（濃度５×１０¹⁹ｃｍ^-3のＢｅをドー
パントとして含んでいる）と、厚さ３０ｎｍのｉ−Ｇａ
Ａｓ絶縁層４を基板温度５２０℃でそれぞれ形成する。

【０００７】次に、試料を一旦、ＭＢＥ装置から取り出
し、ドレインとなる部分以外のｐ⁺−ＧａＡｓ層３とｉ
−ＧａＡｓ絶縁層４を、図３（ｂ）に示すようにエッチ
ング除去する。その後、再び試料をＭＢＥ装置に挿入
し、図３（ｃ）に示すように、厚さ１２ｎｍのｎ⁺−Ｇ
ａＡｓ層５（濃度１×１０¹⁹ｃｍ^-3のＳｉをドーパント
として含んでいる）と、厚さ２０ｎｍのｉ−Ａｌ_0.3Ｇ
ａ_0.7Ａｓ層６を順次に全面に再成長する。このとき、
露出しているｐ⁺−ＧａＡｓ層３の側面にバンド間トン
ネル接合が形成される。

【０００８】最後に、図３（ｄ）に示すように、厚さ５
０ｎｍのＡｌ膜７を試料表面に蒸着した後、ゲート電極
形状にＡｌ膜７及びその下のｉ−Ａｌ_0.3Ｇａ_0.7Ａｓ層
６を加工した後、リフトオフ法により、ＡｕＺｎ／Ａｕ
からなるドレイン電極８及びＡｕＧｅ／Ａｕ多層膜から
なるソース電極９をそれぞれ形成することにより、トン
ネルトランジスタが製造される。

【０００９】

【発明が解決しようとする課題】しかるに、上記の従来
のトンネルトランジスタの製造方法では、トンネル接合
の形成のために、接合面となるｐ⁺−ＧａＡｓ層３をエ
ッチングにより露出させた後、チャネル層となるｎ⁺−
ＧａＡｓ層５及びゲート絶縁層となるｉ−Ａｌ_0.3Ｇａ
_0.7Ａｓ層６を再成長させるため、接合界面には加工時
の残留不純物が存在し、素子特性が劣化するという問題
がある。

【００１０】本発明は上記の点に鑑みなされたもので、
良質の接合界面が得られるトンネルトランジスタの製造
方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明になるトンネルトランジスタの製造方法は、
空孔を有するマスクを用い、マスクの空孔を通して導電
性を有し、かつ、縮退した第１の半導体を含むドレイン
層を、少なくとも表面が絶縁性の基板上に選択的に形成
する第１の工程と、マスクを除去し、第１の半導体と異
なる導電型を有する第２の半導体からなるチャネル層
を、少なくともドレイン層の側面に接するように形成す
る第２の工程と、絶縁性を有し、かつ、禁止帯エネルギ
ー幅が第２の半導体の禁止帯エネルギー幅以上である第
３の半導体からなるゲート絶縁層をチャネル層上に形成
する第３の工程と、ゲート絶縁層上にゲート電極を形成
する第４の工程と、ドレイン層上にドレイン電極を形成
し、チャネル層上にソース電極を形成する第５の工程と
を含むようにしたものである。

【００１２】この発明では、空孔を有するマスクを用い
てドレイン層を形成した後、マスクを除去して少なくと
もドレイン層の側面に接するチャネル層を形成するよう
にしたため、ドレイン層の側面をエッチングにより露出
するための加工工程を用いなくともドレイン層の側面を
露出するように形成でき、かつ、マスクの除去を成膜装
置内で行ってからチャネル層を形成するために、従来に
比べてドレイン層側面とチャネル層とのトンネル接合面
に存在する残留不純物を少なくできる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００１４】図１は本発明になるトンネルトランジスタ
の製造方法の一実施の形態の説明図を示す。同図中、図
３と同一部分には同一符号を付してある。このトンネル
トランジスタの製造方法は、少なくとも表面が絶縁性の
基板１上に、空孔を有するマスクを用い、導電性を有
し、縮退した第１の半導体を含むドレイン層３を選択的
に形成する工程と、上記のマスクを除去し、第１の半導
体と異なる導電型を有する第２の半導体からなるチャネ
ル層５を、少なくとも第１の半導体の側面に接するよう
に形成する工程と、絶縁性を有し、第２の半導体よりも
その禁止帯エネルギー幅が大きいか、若しくは等しい第
３の半導体からなるゲート絶縁層６をチャネル層５上に
形成する工程と、ゲート絶縁層６上のゲート電極７を形
成する工程と、第１の半導体の一部からドレイン電極８
を形成する工程と、第２の半導体の一部からソース電極
９を形成する工程とからなる。

【００１５】ここでは、一例として、基板１に半絶縁性
ＧａＡｓ、第１の半導体に縮退したｐ⁺−ＧａＡｓ、第
２の半導体に縮退したｎ⁺−ＧａＡｓ、第３の半導体に
ｉ−Ａｌ _0.3Ｇａ_0.7Ａｓ、ゲート電極７にＡｌ膜、ドレ
イン電極８にＡｕＺｎ／Ａｕ膜、ソース電極９にＡｕＧ
ｅ／Ａｕ膜を用いた例について説明する。

【００１６】まず、図１（ａ）に示すように、ＧａＡｓ
基板１上に分子線エピタキシー（ＭＢＥ）法により厚さ
５０ｎｍのｉ−ＧａＡｓ緩衝層２を成長した後、その試
料上方にマスク１１を配置する。このとき、試料上のド
レイン領域となる部分の上方にマスク１１の空孔１２が
位置するように、マスク１１を配置する。この状態でＭ
ＢＥ法により、図１（ａ）に示すように、厚さ２０ｎｍ
のｐ⁺−ＧａＡｓ層３（濃度５×１０¹⁹ｃｍ^-3のＢｅを
ドーパントとして含んでいる）と、厚さ３０ｎｍのｉ−
ＧａＡｓ絶縁層４を基板温度５２０℃でそれぞれ形成す
る。

【００１７】次に、配置したマスク１１をＭＢＥ装置内
で取り除き、図１（ｂ）に示すように、厚さ１２ｎｍの
ｎ⁺−ＧａＡｓ層５（濃度１×１０¹⁹ｃｍ^-3のＳｉをド
ーパントとして含んでいる）と、厚さ２０ｎｍのｉ−Ａ
ｌ_0.3Ｇａ_0.7Ａｓ層６を試料全面に順次再成長する。こ
のとき、先に選択的に形成したｐ⁺−ＧａＡｓ層３の側
面とチャネル層のｎ⁺−ＧａＡｓ層５とが互いに接し、
バンド間トンネル接合が形成される。

【００１８】最後に、試料をＭＢＥ装置から取り出し、
図１（ｃ）に示すように、厚さ５０ｎｍのＡｌ膜７を試
料表面に蒸着した後、ゲート電極形状にＡｌ膜７及びそ
の下のｉ−Ａｌ_0.3Ｇａ_0.7Ａｓ層６を加工した後、リフ
トオフ法により、ＡｕＺｎ／Ａｕからなるドレイン電極
８及びＡｕＧｅ／Ａｕ多層膜からなるソース電極９をそ
れぞれ形成することにより、トンネルトランジスタが製
造される。

【００１９】上記の方法により作製されたトンネルトラ
ンジスタは、従来方法のようにドレイン側面をエッチン
グにて露出するための加工工程が無いことに加え、マス
ク１１の除去はＭＢＥ装置内で行うため、トンネル接合
面に存在する残留不純物が従来方法のそれよりも少なく
なる。その結果、良質の接合界面が得られ、従来方法に
比べ、その負性抵抗特性の劣化要因となる余剰電流が１
桁以上減少した。

【００２０】なお、上記の実施の形態では、成膜方法と
してＭＢＥ法を、また、成膜材料としてＧａＡｓ／Ａｌ
ＧａＡｓ系の場合を示したが、これ以外でもマスクによ
る選択的膜形成が可能な装置及び材料であれば、本発明
が適用できることは明らかである。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
従来に比べてドレイン層側面とチャネル層とのトンネル
接合面に存在する残留不純物を少なくできるため、良質
の接合界面が得られ、従来に比べて余剰電流の少ない、
負性抵抗特性の向上したトンネルトランジスタを製造で
き、これにより、機能素子としての応用範囲が広がり、
高機能、低消費電力、室温動作、超高密度のトンネルデ
バイス集積回路の実現ができる。

【図面の簡単な説明】

【図１】本発明方法の一実施の形態の説明図で、（ａ）
は空孔を有するマスクによるドレイン領域の選択形成を
説明するための図、（ｂ）はチャネル及びゲート絶縁層
の形成を説明するための図、（ｃ）は電極形成を説明す
る図である。

【図２】トンネルトランジスタの一例の構造模式図であ
る。

【図３】従来方法の一例の説明図で、（ａ）はドレイン
層の形成を説明するための図、（ｂ）はエッチング加工
によるドレイン領域の形成を説明する図、（ｃ）はチャ
ネル及びゲート絶縁層の形成を説明する図、（ｄ）は電
極形成を説明するための図である。

【符号の説明】

１ 基板（ＧａＡｓ） ２ 緩衝層（ｉ−ＧａＡｓ層） ３ ドレイン層（ｐ⁺−ＧａＡｓ層） ４ 絶縁層（ｉ−ＧａＡｓ層） ５ チャネル層（ｎ⁺−ＧａＡｓ層） ６ ゲート絶縁層（ｉ−ＡｌＧａＡｓ層） ７ ゲート電極（Ａｌ膜） ８ ドレイン電極（ＡｕＺｎ／Ａｕ膜） ９ ソース電極（ＡｕＧｅ／Ａｕ膜） １１ マスク １２ 空孔

Claims (2)

【特許請求の範囲】
1. 【請求項１】 空孔を有するマスクを用い、該マスクの
   空孔を通して導電性を有し、かつ、縮退した第１の半導
   体を含むドレイン層を、少なくとも表面が絶縁性の基板
   上に選択的に形成する第１の工程と、 前記マスクを除去し、前記第１の半導体と異なる導電型
   を有する第２の半導体からなるチャネル層を、少なくと
   も前記ドレイン層の側面に接するように形成する第２の
   工程と、 絶縁性を有し、かつ、禁止帯エネルギー幅が前記第２の
   半導体の禁止帯エネルギー幅以上である第３の半導体か
   らなるゲート絶縁層を前記チャネル層上に形成する第３
   の工程と、 前記ゲート絶縁層上にゲート電極を形成する第４の工程
   と、 前記ドレイン層上にドレイン電極を形成し、前記チャネ
   ル層上にソース電極を形成する第５の工程とを含むこと
   を特徴とするトンネルトランジスタの製造方法。
2. 【請求項２】 前記第１乃至第３の工程は、分子線エピ
   タキシー法を適用して行い、前記マスクの除去は前記分
   子線エピタキシー装置内で行うことを特徴とする請求項
   １記載のトンネルトランジスタの製造方法。