JPH06302623A - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
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- JPH06302623A JPH06302623A JP8497493A JP8497493A JPH06302623A JP H06302623 A JPH06302623 A JP H06302623A JP 8497493 A JP8497493 A JP 8497493A JP 8497493 A JP8497493 A JP 8497493A JP H06302623 A JPH06302623 A JP H06302623A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 トンネル効果による微分負性抵抗を利用した
機能トランジスタにおいて、トンネル電流密度の増加と
リーク電流の減少を図る。 【構成】 ソース層の第三の半導体４にＧａＳｂ、ドレ
イン層の第一の半導体２にＩｎＡｓを用い、ソースの価
電子帯エネルギーをドレインの伝導帯エネルギーよりも
高くする。その間にＩｎＡｓを井戸とする二重障壁層を
挟む。ソース層上にｐ型のイオン化不純物を添加したＡ
ｌＧａＳｂゲート絶縁層の第四の半導体５との接合を設
け、二次元正孔ガスをソースに蓄積する。ソース・ドレ
イン間に価電子帯と伝導帯間の共鳴バンド間トンネリン
グに基づく電流が流れる。ゲート電圧でソースの二次元
正孔ガスの濃度およびエネルギー準位を変化させ、負性
抵抗特性を制御する。
機能トランジスタにおいて、トンネル電流密度の増加と
リーク電流の減少を図る。 【構成】 ソース層の第三の半導体４にＧａＳｂ、ドレ
イン層の第一の半導体２にＩｎＡｓを用い、ソースの価
電子帯エネルギーをドレインの伝導帯エネルギーよりも
高くする。その間にＩｎＡｓを井戸とする二重障壁層を
挟む。ソース層上にｐ型のイオン化不純物を添加したＡ
ｌＧａＳｂゲート絶縁層の第四の半導体５との接合を設
け、二次元正孔ガスをソースに蓄積する。ソース・ドレ
イン間に価電子帯と伝導帯間の共鳴バンド間トンネリン
グに基づく電流が流れる。ゲート電圧でソースの二次元
正孔ガスの濃度およびエネルギー準位を変化させ、負性
抵抗特性を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、負性抵抗特性を制御す
ることのできるトンネルトランジスタおよびその製造方
法に関するものである。
ることのできるトンネルトランジスタおよびその製造方
法に関するものである。
【０００２】
【従来の技術】半導体中の二重障壁構造における共鳴ト
ンネリング現象を用い、負性抵抗特性を有するトランジ
スタとして、共鳴トンネルトランジスタが知られてい
る。これについては、例えば、アプライド・フィジック
ス・レターズ（ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ Ｌｅｔ
ｔｅｒｓ），Ｖｏｌ．５９，ｐ．９６７，１９９１、ロ
ンゲンバッハ他（Ｋ．Ｆ．Ｌｏｎｇｅｎｂａｃｈ，ｅ
ｔ．ａｌ．）著に述べられている。
ンネリング現象を用い、負性抵抗特性を有するトランジ
スタとして、共鳴トンネルトランジスタが知られてい
る。これについては、例えば、アプライド・フィジック
ス・レターズ（ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ Ｌｅｔ
ｔｅｒｓ），Ｖｏｌ．５９，ｐ．９６７，１９９１、ロ
ンゲンバッハ他（Ｋ．Ｆ．Ｌｏｎｇｅｎｂａｃｈ，ｅ
ｔ．ａｌ．）著に述べられている。
【０００３】図８は、従来の共鳴トンネルトランジスタ
のバンド図である。二つの障壁層で挟まれた量子井戸３
には、図の点線で示した量子準位が形成され、ソース４
中の電子が、この二重障壁層をトンネリングし、ドレイ
ン２に達し、ドレイン電流となる。このとき、量子準位
に共鳴したエネルギーを持つ電子のみが、トンネリング
することができ、ドレイン電流電圧特性は負性抵抗特性
を有する。ゲート３に印加する電圧により、ソース中の
電子濃度を変化させることができ、コレクタ電流を変調
することができる。
のバンド図である。二つの障壁層で挟まれた量子井戸３
には、図の点線で示した量子準位が形成され、ソース４
中の電子が、この二重障壁層をトンネリングし、ドレイ
ン２に達し、ドレイン電流となる。このとき、量子準位
に共鳴したエネルギーを持つ電子のみが、トンネリング
することができ、ドレイン電流電圧特性は負性抵抗特性
を有する。ゲート３に印加する電圧により、ソース中の
電子濃度を変化させることができ、コレクタ電流を変調
することができる。
【０００４】
【発明が解決しようとする課題】上述した従来の負性抵
抗特性を有するトンネルトランジスタにおいては、半導
体ヘテロ接合における伝導帯エネルギー不連続、すなわ
ち、構成半導体間の電子親和力の差を利用してトンネル
障壁を構成している。この場合、トンネル電流の密度を
上げようとすると、障壁高さを低くするか、もしくは、
障壁の厚さを薄くする必要がある。これは、同時に、熱
励起により障壁を乗り越える電子の密度を増加させるこ
とにつながり、リーク電流（余剰電流）を増加させる。
このため、室温で良好な微分負性抵抗を実現することは
むずかしかった。
抗特性を有するトンネルトランジスタにおいては、半導
体ヘテロ接合における伝導帯エネルギー不連続、すなわ
ち、構成半導体間の電子親和力の差を利用してトンネル
障壁を構成している。この場合、トンネル電流の密度を
上げようとすると、障壁高さを低くするか、もしくは、
障壁の厚さを薄くする必要がある。これは、同時に、熱
励起により障壁を乗り越える電子の密度を増加させるこ
とにつながり、リーク電流（余剰電流）を増加させる。
このため、室温で良好な微分負性抵抗を実現することは
むずかしかった。
【０００５】本発明の目的は、従来の伝導帯間の共鳴ト
ンネリングを用いたトンネルトランジスタに比べ、トン
ネル電流密度を増大させ、リーク電流を抑制することの
できるトンネルトランジスタおよびその製造方法を提供
することにある。
ンネリングを用いたトンネルトランジスタに比べ、トン
ネル電流密度を増大させ、リーク電流を抑制することの
できるトンネルトランジスタおよびその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上に形成され、ｎ型の伝導を示す第一の
半導体と、第一の半導体上に形成され、第一の半導体と
同一の半導体を第一の半導体よりも電子親和力の小さい
半導体で挟み、量子準位が形成され、かつ、電子のトン
ネリングが生ずる程度に薄い二重障壁層を成す第二の半
導体と、第二の半導体上に形成され、真性で第一の半導
体の電子親和力よりも小さい第一イオン化エネルギーを
有する第三の半導体と、第三の半導体上に形成され、ｐ
型のイオン化不純物を一部または全体に含有し、第三の
半導体より電子親和力が小さく、第一イオン化エネルギ
ーの大きい第四の半導体との積層構造から構成され、第
三の半導体と第四の半導体の接合により形成された二次
元正孔ガスにオーミック接合を形成したソース電極と、
基板上の第一の半導体にオーミック接合を形成したドレ
イン電極と、第四の半導体上にショットキー接合を形成
したゲート電極とを有することを特徴としている。
ジスタは、基板上に形成され、ｎ型の伝導を示す第一の
半導体と、第一の半導体上に形成され、第一の半導体と
同一の半導体を第一の半導体よりも電子親和力の小さい
半導体で挟み、量子準位が形成され、かつ、電子のトン
ネリングが生ずる程度に薄い二重障壁層を成す第二の半
導体と、第二の半導体上に形成され、真性で第一の半導
体の電子親和力よりも小さい第一イオン化エネルギーを
有する第三の半導体と、第三の半導体上に形成され、ｐ
型のイオン化不純物を一部または全体に含有し、第三の
半導体より電子親和力が小さく、第一イオン化エネルギ
ーの大きい第四の半導体との積層構造から構成され、第
三の半導体と第四の半導体の接合により形成された二次
元正孔ガスにオーミック接合を形成したソース電極と、
基板上の第一の半導体にオーミック接合を形成したドレ
イン電極と、第四の半導体上にショットキー接合を形成
したゲート電極とを有することを特徴としている。
【０００７】また、本発明のトンネルトランジスタの製
造方法は、基板上にｎ型の伝導を示す第一の半導体を形
成し、第一の半導体の上に、第一の半導体と同一の半導
体を第一の半導体よりも電子親和力が小さい半導体で挟
み、量子準位が形成され、かつ、電子のトンネリングが
生ずる程度に薄い二重障壁層を成す第二の半導体を形成
し、第２の半導体上に、真性で第一の半導体の電子親和
力よりも小さい第一イオン化エネルギーを有する第三の
半導体を形成し、第三の半導体上に、ｐ型のイオン化不
純物を一部または全体に含有し、第三の半導体より電子
親和力が小さく、第一イオン化エネルギーの大きい第四
の半導体を形成し、その後に第一の半導体までメサエッ
チングを行い、第三の半導体と第四の半導体の接合によ
り形成された二次元正孔ガスにオーミック接合してソー
ス電極を形成し、基板上の第一の半導体にオーミック接
合してドレイン電極を形成し、第四の半導体上にショッ
トキー接合してゲート電極を形成することを特徴として
いる。
造方法は、基板上にｎ型の伝導を示す第一の半導体を形
成し、第一の半導体の上に、第一の半導体と同一の半導
体を第一の半導体よりも電子親和力が小さい半導体で挟
み、量子準位が形成され、かつ、電子のトンネリングが
生ずる程度に薄い二重障壁層を成す第二の半導体を形成
し、第２の半導体上に、真性で第一の半導体の電子親和
力よりも小さい第一イオン化エネルギーを有する第三の
半導体を形成し、第三の半導体上に、ｐ型のイオン化不
純物を一部または全体に含有し、第三の半導体より電子
親和力が小さく、第一イオン化エネルギーの大きい第四
の半導体を形成し、その後に第一の半導体までメサエッ
チングを行い、第三の半導体と第四の半導体の接合によ
り形成された二次元正孔ガスにオーミック接合してソー
ス電極を形成し、基板上の第一の半導体にオーミック接
合してドレイン電極を形成し、第四の半導体上にショッ
トキー接合してゲート電極を形成することを特徴として
いる。
【０００８】
【作用】本発明では、トンネル電流密度の増加および余
剰電流の低下を図るため、価電子帯と伝導帯間のバンド
間トンネルを用いている。価電子帯と伝導帯間のバンド
間トンネルにおいては、バンド内トンネルに比べ、電子
のトンネル前後の状態密度の重なりが大きいため、トン
ネル電流密度が増大し、かつ、トンネル障壁が構成半導
体のバンドギャップになるため、余剰電流の抑制を図る
ことができる。本発明のトランジスタによれば、電流電
圧特性に微分負性抵抗が生じ、これをゲート電極により
制御する。
剰電流の低下を図るため、価電子帯と伝導帯間のバンド
間トンネルを用いている。価電子帯と伝導帯間のバンド
間トンネルにおいては、バンド内トンネルに比べ、電子
のトンネル前後の状態密度の重なりが大きいため、トン
ネル電流密度が増大し、かつ、トンネル障壁が構成半導
体のバンドギャップになるため、余剰電流の抑制を図る
ことができる。本発明のトランジスタによれば、電流電
圧特性に微分負性抵抗が生じ、これをゲート電極により
制御する。
【０００９】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。図１は、本発明のトンネルトランジスタ
の第１の実施例を示す概略断面図であり、図２は、図１
の構造におけるエネルギーバンド図である。図１におい
て、１は基板であり、２はドレイン層を構成する第一の
半導体であり、３は二重障壁層を構成する第二の半導体
であり、４はソース層を構成する第三の半導体であり、
５はゲート絶縁層を構成する第四の半導体であり、６は
ソース電極、７はドレイン電極、８はゲート電極であ
る。
して説明する。図１は、本発明のトンネルトランジスタ
の第１の実施例を示す概略断面図であり、図２は、図１
の構造におけるエネルギーバンド図である。図１におい
て、１は基板であり、２はドレイン層を構成する第一の
半導体であり、３は二重障壁層を構成する第二の半導体
であり、４はソース層を構成する第三の半導体であり、
５はゲート絶縁層を構成する第四の半導体であり、６は
ソース電極、７はドレイン電極、８はゲート電極であ
る。
【００１０】次に、第１の実施例のトンネルトランジス
タの動作について説明する。本実施例では、基板１にＩ
ｎＡｓ、第一の半導体２にｎ−ＩｎＡｓ、第二の半導体
３にＡｌＳｂ／ＩｎＡｓ／ＡｌＳｂ、第三の半導体４に
ＧａＳｂ、第四の半導体５にｐ−ＡｌＧａＳｂ、ソース
電極６にＡｕＺｎ／Ａｕ、ドレイン電極７にＡｕＧｅ／
Ａｕ、ゲート電極８にＡｌが用いられている。第四の半
導体５にｐ型のイオン化不純物が添加されているため、
第四の半導体５よりも価電子帯エネルギーの高いソース
領域には、二次元正孔ガスが蓄積する。ソース・ドレイ
ン間に電圧を印加すると、二次元正孔ガスのエネルギー
準位と量子井戸中の準位が一致したとき、共鳴的にバン
ド間トンネリングを生じ、ドレイン電流が流れる。さら
に電圧を増すと、共鳴状態からずれるため、電流は減少
し、負性抵抗特性を生ずる。さらに、ゲート電圧によ
り、二次元正孔ガスの濃度およびエネルギー準位を変調
することができ、トランジスタ動作が得られる。
タの動作について説明する。本実施例では、基板１にＩ
ｎＡｓ、第一の半導体２にｎ−ＩｎＡｓ、第二の半導体
３にＡｌＳｂ／ＩｎＡｓ／ＡｌＳｂ、第三の半導体４に
ＧａＳｂ、第四の半導体５にｐ−ＡｌＧａＳｂ、ソース
電極６にＡｕＺｎ／Ａｕ、ドレイン電極７にＡｕＧｅ／
Ａｕ、ゲート電極８にＡｌが用いられている。第四の半
導体５にｐ型のイオン化不純物が添加されているため、
第四の半導体５よりも価電子帯エネルギーの高いソース
領域には、二次元正孔ガスが蓄積する。ソース・ドレイ
ン間に電圧を印加すると、二次元正孔ガスのエネルギー
準位と量子井戸中の準位が一致したとき、共鳴的にバン
ド間トンネリングを生じ、ドレイン電流が流れる。さら
に電圧を増すと、共鳴状態からずれるため、電流は減少
し、負性抵抗特性を生ずる。さらに、ゲート電圧によ
り、二次元正孔ガスの濃度およびエネルギー準位を変調
することができ、トランジスタ動作が得られる。
【００１１】製造は、分子線エピタキシー法により行っ
た。まず、ＩｎＡｓ基板１上にドレイン領域としてキャ
リア濃度が５×１０18ｃｍ-3、厚さ５００ｎｍのＳｉ添
加ＩｎＡｓ層（第一の半導体２）、二重障壁層として厚
さ５ｎｍのノンドープＡｌＳｂ層と厚さ１０ｎｍのノン
ドープＩｎＡｓ層からなる量子井戸構造（第二の半導体
３）、ソース領域として厚さ５０ｎｍのノンドープＧａ
Ｓｂ層（第三の半導体４）、ゲート絶縁層としてキャリ
ア濃度が２×１０18ｃｍ-3、厚さ２０ｎｍのＢｅ添加Ａ
ｌ0.6 Ｇａ0.4 Ｓｂおよび厚さ２０ｎｍのノンドープＡ
ｌ0.6 Ｇａ0.4Ｓｂ層（第四の半導体５）を順次成長す
る。その後、ドレインのＩｎＡｓ層までメサエッチング
を行い、各電極を形成する。製造した素子の電流電圧特
性は、室温で負性抵抗特性を示し、そのピーク電流とバ
レイ電流の比として最大９．５が得られた。
た。まず、ＩｎＡｓ基板１上にドレイン領域としてキャ
リア濃度が５×１０18ｃｍ-3、厚さ５００ｎｍのＳｉ添
加ＩｎＡｓ層（第一の半導体２）、二重障壁層として厚
さ５ｎｍのノンドープＡｌＳｂ層と厚さ１０ｎｍのノン
ドープＩｎＡｓ層からなる量子井戸構造（第二の半導体
３）、ソース領域として厚さ５０ｎｍのノンドープＧａ
Ｓｂ層（第三の半導体４）、ゲート絶縁層としてキャリ
ア濃度が２×１０18ｃｍ-3、厚さ２０ｎｍのＢｅ添加Ａ
ｌ0.6 Ｇａ0.4 Ｓｂおよび厚さ２０ｎｍのノンドープＡ
ｌ0.6 Ｇａ0.4Ｓｂ層（第四の半導体５）を順次成長す
る。その後、ドレインのＩｎＡｓ層までメサエッチング
を行い、各電極を形成する。製造した素子の電流電圧特
性は、室温で負性抵抗特性を示し、そのピーク電流とバ
レイ電流の比として最大９．５が得られた。
【００１２】図３は、本発明の第２の実施例のバンド図
である。第１の実施例と異なる点は、ソース中の正孔が
価電子帯中に形成された量子井戸を共鳴的にトンネルす
る点であり、動作原理は第１の実施例のトランジスタと
同様である。製造は、量子井戸構造を除き、第１の実施
例の場合と同じである。量子井戸構造として、厚さ５ｎ
ｍのノンドープＡｌＳｂ層と厚さ１２ｎｍのノンドープ
ＧａＳｂ層から構成することにより、図２の素子とほぼ
同様の特性が得られた。
である。第１の実施例と異なる点は、ソース中の正孔が
価電子帯中に形成された量子井戸を共鳴的にトンネルす
る点であり、動作原理は第１の実施例のトランジスタと
同様である。製造は、量子井戸構造を除き、第１の実施
例の場合と同じである。量子井戸構造として、厚さ５ｎ
ｍのノンドープＡｌＳｂ層と厚さ１２ｎｍのノンドープ
ＧａＳｂ層から構成することにより、図２の素子とほぼ
同様の特性が得られた。
【００１３】図４は、本発明の第３の実施例のバンド図
である。ソース中の価電子帯の電子は、価電子帯→伝導
帯（量子井戸）→価電子帯（ドレイン）と二度バンド間
トンネリングするため、熱励起による余剰電流の抑制を
図ることができる。製造は、第１の実施例の場合とほぼ
同様で、ドレイン領域としてｎ−ＩｎＡｓのかわりに、
厚さ５０ｎｍ、キャリア濃度５×１０18ｃｍ-3のＢｅ添
加ＧａＳｂを用いる点が異なる。得られた特性は、第１
の実施例と同じバイアス電圧において、そのピーク電流
値が、およそ９０％程度と小さくなったものの、バレイ
電流が約５０％抑制され、結果として、ピーク電流とバ
レイ電流の比は、第１の実施例のトンネルトランジスタ
に比べ１．８倍増加した。
である。ソース中の価電子帯の電子は、価電子帯→伝導
帯（量子井戸）→価電子帯（ドレイン）と二度バンド間
トンネリングするため、熱励起による余剰電流の抑制を
図ることができる。製造は、第１の実施例の場合とほぼ
同様で、ドレイン領域としてｎ−ＩｎＡｓのかわりに、
厚さ５０ｎｍ、キャリア濃度５×１０18ｃｍ-3のＢｅ添
加ＧａＳｂを用いる点が異なる。得られた特性は、第１
の実施例と同じバイアス電圧において、そのピーク電流
値が、およそ９０％程度と小さくなったものの、バレイ
電流が約５０％抑制され、結果として、ピーク電流とバ
レイ電流の比は、第１の実施例のトンネルトランジスタ
に比べ１．８倍増加した。
【００１４】図５は第４の実施例、図６は第５の実施
例、図７は第６の実施例のバンド図である。図５の素子
は図２の素子と、図６の素子は図３の素子と、図７の素
子は図４の素子とそれぞれ相補的な素子である。第一〜
第三の半導体は第１の実施例と同一で、第四の半導体と
してｎ−ＩｎＡｌＡｓが用いられている。図２から図４
のトランジスタとゲートの印加電圧の極性を逆にするこ
とで、それぞれ同様の動作をする。ソース、ドレイン、
および二重障壁層の各層厚およびキャリア濃度を対応す
る図２から図４の場合と同様にし、第四の半導体として
厚さ５０ｎｍ、キャリア濃度が２×１０18ｃｍ-3のＳｉ
添加Ｉｎ0.85Ａｌ0.15Ａｓを用いることにより、対応す
る図２から図４の相補的素子とほぼ同様の特性が得られ
た。
例、図７は第６の実施例のバンド図である。図５の素子
は図２の素子と、図６の素子は図３の素子と、図７の素
子は図４の素子とそれぞれ相補的な素子である。第一〜
第三の半導体は第１の実施例と同一で、第四の半導体と
してｎ−ＩｎＡｌＡｓが用いられている。図２から図４
のトランジスタとゲートの印加電圧の極性を逆にするこ
とで、それぞれ同様の動作をする。ソース、ドレイン、
および二重障壁層の各層厚およびキャリア濃度を対応す
る図２から図４の場合と同様にし、第四の半導体として
厚さ５０ｎｍ、キャリア濃度が２×１０18ｃｍ-3のＳｉ
添加Ｉｎ0.85Ａｌ0.15Ａｓを用いることにより、対応す
る図２から図４の相補的素子とほぼ同様の特性が得られ
た。
【００１５】
【発明の効果】以上説明したように、本発明のトンネル
トランジスタは、従来の伝導帯間の共鳴トンネリングの
かわりにバンド間の共鳴トンネリングを用いることによ
り、トンネル電流密度の増大およびリーク電流の抑制を
図ることができ、動作する温度範囲や動作マージンを拡
大することができるという効果を有する。
トランジスタは、従来の伝導帯間の共鳴トンネリングの
かわりにバンド間の共鳴トンネリングを用いることによ
り、トンネル電流密度の増大およびリーク電流の抑制を
図ることができ、動作する温度範囲や動作マージンを拡
大することができるという効果を有する。
【００１６】本発明は、従来の素子に比べ、トンネル電
流密度とリーク電流密度の比が、およそ７倍程度に増加
した。
流密度とリーク電流密度の比が、およそ７倍程度に増加
した。
【図１】本発明のトンネルトランジスタの第１の実施例
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明のトンネルトランジスタの第１の実施例
のバンド図である。
のバンド図である。
【図３】本発明のトンネルトランジスタの第２の実施例
のバンド図である。
のバンド図である。
【図４】本発明のトンネルトランジスタの第３の実施例
のバンド図である。
のバンド図である。
【図５】本発明のトンネルトランジスタの第４の実施例
のバンド図（図２の素子と相補的素子）である。
のバンド図（図２の素子と相補的素子）である。
【図６】本発明のトンネルトランジスタの第５の実施例
のバンド図（図３の素子と相補的素子）である。
のバンド図（図３の素子と相補的素子）である。
【図７】本発明のトンネルトランジスタの第６の実施例
のバンド図（図４の素子と相補的素子）である。
のバンド図（図４の素子と相補的素子）である。
【図８】従来のトンネルトランジスタのバンド図であ
る。
る。
１ 基板 ２ 第一の半導体 ３ 第二の半導体 ４ 第三の半導体 ５ 第四の半導体 ６ ソース電極 ７ ドレイン電極 ８ ゲート電極
Claims (5)
- 【請求項１】基板上に形成され、ｎ型の伝導を示す第一
の半導体と、 第一の半導体上に形成され、第一の半導体と同一の半導
体を第一の半導体よりも電子親和力の小さい半導体で挟
み、量子準位が形成され、かつ、電子のトンネリングが
生ずる程度に薄い二重障壁層を成す第二の半導体と、 第二の半導体上に形成され、真性で第一の半導体の電子
親和力よりも小さい第一イオン化エネルギーを有する第
三の半導体と、 第三の半導体上に形成され、ｐ型のイオン化不純物を一
部または全体に含有し、第三の半導体より電子親和力が
小さく、第一イオン化エネルギーの大きい第四の半導体
との積層構造から構成され、 第三の半導体と第四の半導体の接合により形成された二
次元正孔ガスにオーミック接合を形成したソース電極
と、 基板上の第一の半導体にオーミック接合を形成したドレ
イン電極と、 第四の半導体上にショットキー接合を形成したゲート電
極とを有することを特徴とするトンネルトランジスタ。 - 【請求項２】請求項１記載のトンネルトランジスタにお
いて、二重障壁層中の第一の半導体と同一の半導体を第
三の半導体と同一の半導体に置き換えたことを特徴とす
るトンネルトランジスタ。 - 【請求項３】請求項１記載のトンネルトランジスタにお
いて、第一の半導体を第三の半導体と同一の半導体に置
き換えたことを特徴とするトンネルトランジスタ。 - 【請求項４】請求項１〜３のいずれかに記載のトンネル
トランジスタにおいて、第一の半導体と第三の半導体を
入れ替え、第四の半導体として、ｎ型のイオン化不純物
を一部または全体に含有し、第一の半導体より電子親和
力が小さく、第一イオン化エネルギーの大きい半導体を
用いることを特徴とするトンネルトランジスタ。 - 【請求項５】基板上にｎ型の伝導を示す第一の半導体を
形成し、 第一の半導体の上に、第一の半導体と同一の半導体を第
一の半導体よりも電子親和力が小さい半導体で挟み、量
子準位が形成され、かつ、電子のトンネリングが生ずる
程度に薄い二重障壁層を成す第二の半導体を形成し、 第２の半導体上に、真性で第一の半導体の電子親和力よ
りも小さい第一イオン化エネルギーを有する第三の半導
体を形成し、 第三の半導体上に、ｐ型のイオン化不純物を一部または
全体に含有し、第三の半導体より電子親和力が小さく、
第一イオン化エネルギーの大きい第四の半導体を形成
し、 その後に第一の半導体までメサエッチングを行い、 第三の半導体と第四の半導体の接合により形成された二
次元正孔ガスにオーミック接合してソース電極を形成
し、 基板上の第一の半導体にオーミック接合してドレイン電
極を形成し、 第四の半導体上にショットキー接合してゲート電極を形
成することを特徴とするトンネルトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084974A JP2546483B2 (ja) | 1993-04-13 | 1993-04-13 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084974A JP2546483B2 (ja) | 1993-04-13 | 1993-04-13 | トンネルトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302623A true JPH06302623A (ja) | 1994-10-28 |
| JP2546483B2 JP2546483B2 (ja) | 1996-10-23 |
Family
ID=13845600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5084974A Expired - Fee Related JP2546483B2 (ja) | 1993-04-13 | 1993-04-13 | トンネルトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546483B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186272A (ja) * | 1994-12-29 | 1996-07-16 | Nec Corp | トンネルトランジスタ |
| EP0901169A1 (en) * | 1997-09-05 | 1999-03-10 | Hitachi Europe Limited | Controlled conduction device |
| US6060723A (en) * | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
-
1993
- 1993-04-13 JP JP5084974A patent/JP2546483B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186272A (ja) * | 1994-12-29 | 1996-07-16 | Nec Corp | トンネルトランジスタ |
| JP2643890B2 (ja) * | 1994-12-29 | 1997-08-20 | 日本電気株式会社 | トンネルトランジスタ |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6825527B2 (en) | 1996-11-15 | 2004-11-30 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method |
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| US6211531B1 (en) | 1997-07-18 | 2001-04-03 | Hitachi, Ltd. | Controllable conduction device |
| US7132713B2 (en) | 1997-07-18 | 2006-11-07 | Hitachi, Ltd. | Controllable conduction device with electrostatic barrier |
| EP0901169A1 (en) * | 1997-09-05 | 1999-03-10 | Hitachi Europe Limited | Controlled conduction device |
| EP1306904A2 (en) * | 1997-09-05 | 2003-05-02 | Hitachi Europe Limited | Controlled conduction device |
| EP1306904A3 (en) * | 1997-09-05 | 2005-05-11 | Hitachi Europe Limited | Controlled conduction device |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546483B2 (ja) | 1996-10-23 |
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