JPH0745973Y2 - ホール素子装置 - Google Patents
ホール素子装置Info
- Publication number
- JPH0745973Y2 JPH0745973Y2 JP1990049668U JP4966890U JPH0745973Y2 JP H0745973 Y2 JPH0745973 Y2 JP H0745973Y2 JP 1990049668 U JP1990049668 U JP 1990049668U JP 4966890 U JP4966890 U JP 4966890U JP H0745973 Y2 JPH0745973 Y2 JP H0745973Y2
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案はホール素子とこれに定電流を加える定電流制御
素子とを基板上に一体化したホール素子装置に関するも
のである。
素子とを基板上に一体化したホール素子装置に関するも
のである。
［従来の技術］ ホール素子は、電流の流れている物質を磁界中に置いた
ときに、磁界と電流の両方向と直角方向に起電力が生じ
るという、ホール効果を応用した素子である。
ときに、磁界と電流の両方向と直角方向に起電力が生じ
るという、ホール効果を応用した素子である。
発生する起電力が磁界密度に応じて変化するため、ホー
ル素子は磁場測定用のセンサとして利用されている。ま
た、ホール素子は、単なる磁場測定機器の測定子だけに
とどまらず、電流センサ（電流クランプ）や、ブラシレ
スDCモータ回転子の回転センサ等の分野に幅広く使用さ
れている。
ル素子は磁場測定用のセンサとして利用されている。ま
た、ホール素子は、単なる磁場測定機器の測定子だけに
とどまらず、電流センサ（電流クランプ）や、ブラシレ
スDCモータ回転子の回転センサ等の分野に幅広く使用さ
れている。
ところで、一般的なホール素子は第４図に示すように、
半導体基板45の表面に形成した能動層46の入力端子41,4
3に、外部から定電流を与えると共に、能動層46に対し
て垂直磁界を与えることにより、出力端子42,44にホー
ル起電力を発生するだけの、単なる機能素子に過ぎなか
った。このため、ホール素子の外部にホール素子に与え
る電流を制限して、所望の一定電流を得るための定電流
回路が、外部回路に必要となるという不具合があった。
半導体基板45の表面に形成した能動層46の入力端子41,4
3に、外部から定電流を与えると共に、能動層46に対し
て垂直磁界を与えることにより、出力端子42,44にホー
ル起電力を発生するだけの、単なる機能素子に過ぎなか
った。このため、ホール素子の外部にホール素子に与え
る電流を制限して、所望の一定電流を得るための定電流
回路が、外部回路に必要となるという不具合があった。
そこで、従来、実開平1-107162号公報に開示されている
ように、定電流源としてショットキゲートFETのソース
・ゲート直結型のFETをホール素子と共に集積化して、
複合素子とした例が提案された。
ように、定電流源としてショットキゲートFETのソース
・ゲート直結型のFETをホール素子と共に集積化して、
複合素子とした例が提案された。
第５図はこの複合素子を示したもので、能動層46と一の
入力電極41との間にショットキーゲートFET53を形成
し、ソース電極51とゲート電極53とを互いに接続したも
のである。
入力電極41との間にショットキーゲートFET53を形成
し、ソース電極51とゲート電極53とを互いに接続したも
のである。
［考案が解決しようとする課題］ しかしながら、上述したショットキゲートFETからなる
定電流素子とホール素子とを同一基板上に集積した従来
の複合素子では、使用する金属がオーミック電極だけで
は済まず、ショットキゲートFETのためにわざわざ、別
の工程でショットキ接合の形成が必要となり、製造工程
が複雑化するという欠点があった。
定電流素子とホール素子とを同一基板上に集積した従来
の複合素子では、使用する金属がオーミック電極だけで
は済まず、ショットキゲートFETのためにわざわざ、別
の工程でショットキ接合の形成が必要となり、製造工程
が複雑化するという欠点があった。
また、ショットキ金属のゲートはソースと接続されてい
ると、ソース電流とドレイン電流とはソース・ドレイン
間電圧の向きによって大きく異なるため、入力電極に加
える電圧は正負のどちらでもよいというわけにはいか
ず、何れか一方のみに限定されてしまうため、使い勝手
が悪い。
ると、ソース電流とドレイン電流とはソース・ドレイン
間電圧の向きによって大きく異なるため、入力電極に加
える電圧は正負のどちらでもよいというわけにはいか
ず、何れか一方のみに限定されてしまうため、使い勝手
が悪い。
本考案の目的は、前記した従来技術の欠点を解消し、ホ
ール素子を簡易な構造で定電流駆動できる新規なホール
素子装置を提供することにある。
ール素子を簡易な構造で定電流駆動できる新規なホール
素子装置を提供することにある。
［課題を解決するための手段］ 本考案のホール素子装置は、ホール素子に流れる電流を
一定にするためのFETに、ショットキ金属接合を持た
ず、活性層上に直接形成された全体が非金属の絶縁膜に
ゲートの役割りを持たせたフローティングゲートFETを
ホール素子と同一半導体基板上に集積したことにあり、
それによって、製造容易にし、しかも、ホール素子にか
かる定電流の向きは正負どちらでも可能にしたものであ
る。
一定にするためのFETに、ショットキ金属接合を持た
ず、活性層上に直接形成された全体が非金属の絶縁膜に
ゲートの役割りを持たせたフローティングゲートFETを
ホール素子と同一半導体基板上に集積したことにあり、
それによって、製造容易にし、しかも、ホール素子にか
かる定電流の向きは正負どちらでも可能にしたものであ
る。
［作用］ ホール素子と同一基板上に集積する、絶縁膜にゲートの
役割りを持たせたFET（ゲート電極なしのFET）を定電流
制御素子として機能させるためには、ソース・ドレイン
間の電圧・電流特性が第３図に示すような飽和特性を持
つ必要がある。この飽和は、ソース・ドレイン間にかか
る電圧によって活性層が空乏層で閉じ込められ、電子の
流れが制限されることによって起きる。この飽和を得る
ためには、予め活性層表面近傍に適当な空乏層があると
よい。
役割りを持たせたFET（ゲート電極なしのFET）を定電流
制御素子として機能させるためには、ソース・ドレイン
間の電圧・電流特性が第３図に示すような飽和特性を持
つ必要がある。この飽和は、ソース・ドレイン間にかか
る電圧によって活性層が空乏層で閉じ込められ、電子の
流れが制限されることによって起きる。この飽和を得る
ためには、予め活性層表面近傍に適当な空乏層があると
よい。
もちろんショットキ電極を設けてもよいのだが、半導体
界面には表面準位がもともとあり、これを使うことが可
能である。例えば１×1017cm-3の濃度のｎ型GaAs表面に
SiO2をつけると0.3eV程度のショットキ接合に似た接合
ができる。この絶縁膜であるSiO2とGaAsとの関係をショ
ットキ接合電極のゲートに応用すれば、あえてショット
キ電極を設けてなくてもよいことになる。
界面には表面準位がもともとあり、これを使うことが可
能である。例えば１×1017cm-3の濃度のｎ型GaAs表面に
SiO2をつけると0.3eV程度のショットキ接合に似た接合
ができる。この絶縁膜であるSiO2とGaAsとの関係をショ
ットキ接合電極のゲートに応用すれば、あえてショット
キ電極を設けてなくてもよいことになる。
また、活性層中のキャリア濃度が高濃度であつたり、活
性層の厚さが厚かったりすると空乏層が十分に伸びない
ので、活性層内のキャリア濃度と活性層厚さは、空乏層
が伸びきるように、キャリア濃度は低濃度とし、且つ活
性層の厚さを薄くしなければならない。
性層の厚さが厚かったりすると空乏層が十分に伸びない
ので、活性層内のキャリア濃度と活性層厚さは、空乏層
が伸びきるように、キャリア濃度は低濃度とし、且つ活
性層の厚さを薄くしなければならない。
［実施例］ 以下、本考案の実施例を第１図および第２図を用いて説
明する。
明する。
第１図に本考案によるホール素子装置の一実施例を示
す。
す。
ホール素子装置は、同一の半導体基板17に形成されたホ
ール素子21とFET22とから構成される。FET22は４端子素
子であるホール素子21の入力端子の一つに接続される。
ール素子21とFET22とから構成される。FET22は４端子素
子であるホール素子21の入力端子の一つに接続される。
11aと13はホール素子装置の一対の入力電極、12と14は
同じくホール素子装置の他の一対の出力電極である。15
はFET22の活性層となる部分、16はホール素子の能動層
となる部分である。
同じくホール素子装置の他の一対の出力電極である。15
はFET22の活性層となる部分、16はホール素子の能動層
となる部分である。
11bはFET22とホール素子21とを接続する接続金属であ
り、この接続金属11bはホール素子単体のときの入力電
極の一つに対応する。
り、この接続金属11bはホール素子単体のときの入力電
極の一つに対応する。
ここでは、半導体基板17に半絶縁性GaAsを用い、イオン
注入法によりホール素子21の能動層16とFET22の活性層1
5を作った。注入したイオンはSi+でその注入条件は、 （１） ホール素子21の能動層16は150KeV,5×1012c
m-2、 （２） FET22の活性層15は75KeV,3×1012cm-2、 （３） 電極11a,12〜14および接続金属1bの下部は100K
eV,2×1013cm-2である。
注入法によりホール素子21の能動層16とFET22の活性層1
5を作った。注入したイオンはSi+でその注入条件は、 （１） ホール素子21の能動層16は150KeV,5×1012c
m-2、 （２） FET22の活性層15は75KeV,3×1012cm-2、 （３） 電極11a,12〜14および接続金属1bの下部は100K
eV,2×1013cm-2である。
イオン注入は、レジストの窓を用いて選択的に行なっ
た。この後、850℃,30分間のアニール処理をして注入し
たイオンを活性化した。次にプラズマCVDにより、基板1
7の表面に厚さ200nmの薄いSiO2膜をつけた。そして、電
極および接続金属領域のSiO2膜を除去して、Au・Ge・Ni
・Auを蒸着し、オーミック電極を形成した。基板17上の
金属部分となる電極11a,12,13,14および接続金属11aは
全てこのオーミック電極でよい。また、入力電極11aと
接続金属11bとの間に残されたSiO2膜は第２図に示すよ
うにフロートのゲート酸化膜18となる。
た。この後、850℃,30分間のアニール処理をして注入し
たイオンを活性化した。次にプラズマCVDにより、基板1
7の表面に厚さ200nmの薄いSiO2膜をつけた。そして、電
極および接続金属領域のSiO2膜を除去して、Au・Ge・Ni
・Auを蒸着し、オーミック電極を形成した。基板17上の
金属部分となる電極11a,12,13,14および接続金属11aは
全てこのオーミック電極でよい。また、入力電極11aと
接続金属11bとの間に残されたSiO2膜は第２図に示すよ
うにフロートのゲート酸化膜18となる。
このようにして作成したFET22は1.5v以上の電圧領域に
おいて、電流が5.2mAで飽和した。また、ホール素子21
の面抵抗は440Ω／□であった。
おいて、電流が5.2mAで飽和した。また、ホール素子21
の面抵抗は440Ω／□であった。
以上述べたように本実施例によれば、絶縁膜にゲートの
役割りを持たせたFETをホール素子と同一基板上に集積
化したので、外部回路を必要とせずにホール素子を定電
流駆動できる。
役割りを持たせたFETをホール素子と同一基板上に集積
化したので、外部回路を必要とせずにホール素子を定電
流駆動できる。
また、GaAs上に形成される絶縁酸化膜中には電荷がもと
もと存在してショットキ接合に似た接合が形成されるの
で、特にショットキ電極を設ける必要がなく、その結果
製造工程が簡素化できる。
もと存在してショットキ接合に似た接合が形成されるの
で、特にショットキ電極を設ける必要がなく、その結果
製造工程が簡素化できる。
さらに、ショットキ金属のゲートは、ソースと接続され
ていると、ソース・ドレイン電流はソース・ドレイン間
電圧の向きによって大きく異なるが、本実施例の構成で
はゲートは浮いているので、そのようなことはない。し
かも、ゲートが浮いていることによりソース・ドレイン
が対称となるので、入力電極11aに加えられる電圧は正
負どちらでもよい。
ていると、ソース・ドレイン電流はソース・ドレイン間
電圧の向きによって大きく異なるが、本実施例の構成で
はゲートは浮いているので、そのようなことはない。し
かも、ゲートが浮いていることによりソース・ドレイン
が対称となるので、入力電極11aに加えられる電圧は正
負どちらでもよい。
なお、本実施例では、Si基板の場合と異なり、特にGaAs
基板の場合にトラップ密度の高いゲート酸化膜が形成さ
れてしまい、MOS型のデバイス形成が難しいという現象
を逆手にとって、ショットキ接合電極の役割りを絶縁膜
に持たせている。しかし、絶縁膜と半導体の界面状態が
安定しない半導体の場合がある。その場合は、FETの活
性層の表面近傍に比較的高濃度のｐ型領域を作り、その
下にｎ型層を設けることにより表面界面の影響を軽減す
ることが可能である。
基板の場合にトラップ密度の高いゲート酸化膜が形成さ
れてしまい、MOS型のデバイス形成が難しいという現象
を逆手にとって、ショットキ接合電極の役割りを絶縁膜
に持たせている。しかし、絶縁膜と半導体の界面状態が
安定しない半導体の場合がある。その場合は、FETの活
性層の表面近傍に比較的高濃度のｐ型領域を作り、その
下にｎ型層を設けることにより表面界面の影響を軽減す
ることが可能である。
また、先の実施例では半絶縁性のGaAsを用いたが、ｐ型
のGaAs基板、さらにはホール素子用材料に使用される他
の材料を用いることもできる。
のGaAs基板、さらにはホール素子用材料に使用される他
の材料を用いることもできる。
［考案の効果］ 以上述べたように本考案によれば次のような優れた効果
を発揮する。
を発揮する。
（１） ショットキ電極を設けることなく定電流制御素
子が形成されるので、製造工程が簡素化できる。
子が形成されるので、製造工程が簡素化できる。
（２） ショットキ金属のゲートは、ソースと接続され
ていると、ソース・ドレイン電流はソース・ドレイン間
電圧の向きによって大きく異なるが、本考案のもので
は、そのようなことはなく、また、入力端子にかかる電
圧は正負どちらでもよい。
ていると、ソース・ドレイン電流はソース・ドレイン間
電圧の向きによって大きく異なるが、本考案のもので
は、そのようなことはなく、また、入力端子にかかる電
圧は正負どちらでもよい。
第１図は本考案のホール素子装置の一実施例を示す平面
図、第２図は本実施例の要部断面図、第３図は本考案の
原理を示すFETの飽和特性の説明図、第４図は一般的な
ホール素子の一例を示す平面図、第５図は従来例のホー
ル素子装置を示す平面図である。 11aは入力電極、12は出力電極、13は入力電極、14は出
力電極、11bはFETとホール素子の接続金属、15はFETの
活性層、16はホール素子の能動層、17は基板、18はフロ
ーティングゲートを構成するゲート酸化膜、21はホール
素子、22はFETである。
図、第２図は本実施例の要部断面図、第３図は本考案の
原理を示すFETの飽和特性の説明図、第４図は一般的な
ホール素子の一例を示す平面図、第５図は従来例のホー
ル素子装置を示す平面図である。 11aは入力電極、12は出力電極、13は入力電極、14は出
力電極、11bはFETとホール素子の接続金属、15はFETの
活性層、16はホール素子の能動層、17は基板、18はフロ
ーティングゲートを構成するゲート酸化膜、21はホール
素子、22はFETである。
Claims (1)
- 【請求項１】半導体基板表面に平行に定電流を流し、か
つこの半導体基板表面に垂直方向に磁界を加えて、電流
と磁界の両方向に対して直角な方向に起電力を生じるホ
ール素子において、 前記半導体基板表面に平行に定電流を流す定電流制御素
子を同一の半導体基板上に集積化し、 この定電流制御素子を、活性層上に直接形成された全体
が非金属の絶縁膜を、フローティングゲートとして作用
させるFETで構成したことを特徴とするホール素子装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990049668U JPH0745973Y2 (ja) | 1990-05-11 | 1990-05-11 | ホール素子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990049668U JPH0745973Y2 (ja) | 1990-05-11 | 1990-05-11 | ホール素子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH048457U JPH048457U (ja) | 1992-01-27 |
| JPH0745973Y2 true JPH0745973Y2 (ja) | 1995-10-18 |
Family
ID=31567562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990049668U Expired - Fee Related JPH0745973Y2 (ja) | 1990-05-11 | 1990-05-11 | ホール素子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745973Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50142173A (ja) * | 1974-05-02 | 1975-11-15 | ||
| JPS5131073A (ja) * | 1974-09-11 | 1976-03-16 | Hitachi Ltd | |
| JPH01107162U (ja) * | 1988-01-08 | 1989-07-19 |
-
1990
- 1990-05-11 JP JP1990049668U patent/JPH0745973Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048457U (ja) | 1992-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |