JP2004296852A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体層１０と、前記半導体層１０の上方に設けられた第１絶縁層２０と、前記第１絶縁層２０の上方に設けられたフローティングゲート２２と、前記フローティングゲート２２の上方に設けられた第２絶縁層２４と、前記第２絶縁層２４の上方に設けられたコントロールゲート２６と、前記フローティングゲート２２の側方の前記半導体層１０に設けられたソース領域１４およびドレイン領域１６と、前記ソース領域１４およびドレイン領域１６の間に形成されるチャネル領域と、を含み、前記チャネル領域とソース領域１４との境界、および前記チャネル領域とドレイン領域１６との境界には、ショットキー接合が形成されている、不揮発性メモリトランジスタ１００を有する。
【選択図】 図１
【解決手段】本発明の半導体装置は、半導体層１０と、前記半導体層１０の上方に設けられた第１絶縁層２０と、前記第１絶縁層２０の上方に設けられたフローティングゲート２２と、前記フローティングゲート２２の上方に設けられた第２絶縁層２４と、前記第２絶縁層２４の上方に設けられたコントロールゲート２６と、前記フローティングゲート２２の側方の前記半導体層１０に設けられたソース領域１４およびドレイン領域１６と、前記ソース領域１４およびドレイン領域１６の間に形成されるチャネル領域と、を含み、前記チャネル領域とソース領域１４との境界、および前記チャネル領域とドレイン領域１６との境界には、ショットキー接合が形成されている、不揮発性メモリトランジスタ１００を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
電気的に消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）に適用されるデバイスのひとつとして、フローティングゲート構造を有するトランジスタが知られている。図２は、不揮発性メモリトランジスタを含む半導体装置の従来の一例を模式的に示す断面図である。
【０００３】
図２に示す半導体装置の不揮発性メモリトランジスタ３００は、半導体層１１０内に形成された不純物層からなるソース領域１４０およびドレイン領域１６０と、半導体層１１０の上方にゲート絶縁層としての第１絶縁層１２０を介して形成されたフローティングゲート１２２と、フローティングゲート１２２の上方に、第２絶縁層１２４を介して形成されたコントロールゲート１２６とを有する。このようなフローティングゲート構造のメモリトランジスタ３００を動作させるには、たとえば、データの書き込み時には、まずコントロールゲート１２６およびドレイン１６０に高電圧を印加し、ソース領域１４０とドレイン領域１６０間にチャネル電流を流す。ドレイン領域１６０の近傍では、高電界により加速された電子がイオン化（インパクトイオン化）を起し、高エネルギーを持つ電子、いわゆるホットエレクトロンが発生する。このホットエレクトロンをフローティングゲート１２２に注入することによりデータの書き込みが行なわれる。
【０００４】
【発明が解決しようとする課題】
上述したような不揮発性トランジスタを有する半導体装置では、書き込み時にホットエレクトロンを発生させるために、最低でも数十Ｖの電圧を必要とする。そのため昇圧回路等が必要となり消費電力が増大してしまう。本発明の目的は、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられたフローティングゲートと、
前記フローティングゲートの上方に設けられた第２絶縁層と、
前記第２絶縁層の上方に設けられたコントロールゲートと、
前記フローティングゲートの側方の前記半導体層に設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の間に形成されるチャネル領域と、を含み、
前記チャネル領域とソース領域との境界および前記チャネル領域とドレイン領域との境界には、ショットキー接合が形成されている、不揮発性メモリトランジスタを有する。
【０００６】
本発明の半導体装置によれば、チャネル領域とソース領域との境界およびチャネル領域とドレイン領域との境界にはショットキー接合が形成されている。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁と比して小さいため、低い電圧を印加することで電流を流すことができる。このときの電流の伝導には、熱電子の放出や、トンネリングによる電子などが寄与する。熱電子が放出される場合、一部の熱電子は、ｐｎ接合に高電圧を印加することにより得られるホットエレクトロンと同様の役割を果し、フローティングゲートに注入される。そして、この機構により不揮発性メモリトランジスタとして機能することができる。その結果、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置を提供することができる。
【０００７】
本発明は、さらに下記の態様をとることができる。
【０００８】
（Ａ）本発明の半導体装置において、前記ソース領域およびドレイン領域は、金属を含む層であることができる。この態様によれば、チャネル領域とソース領域との境界およびチャネル領域とドレイン領域との境界にショットキー接合を形成することができる。
【０００９】
（Ｂ）本発明の半導体装置において、前記ソース領域およびドレイン領域は、シリサイド層であることができる。
【００１０】
本発明の半導体装置の製造方法は、半導体層の上方に第１絶縁層介してフローティングゲートを形成する工程と、
前記フローティングゲートの上方に第２絶縁層介してコントロールゲートを形成する工程と、
前記フローティングゲートの側方の前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記ソース領域およびドレイン領域の形成は、前記半導体層の所定の領域に金属層を堆積した後に、シリサイド化することにより行なわれる。
【００１１】
本発明の半導体装置の製造方法によれば、チャネル領域と、ソース領域およびドレイン領域との境界のショットキー接合が形成された半導体装置を製造することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態の一例について説明する。
【００１３】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。半導体装置は、不揮発性メモリトランジスタ（以下「メモリトランジスタ」という）１００を含む。メモリトランジスタ１００は、半導体層１０の上に設けられたトンネル酸化膜である第１絶縁層２０と、第１絶縁層２０の上方に順次形成されたフローティングゲート２２と第２絶縁層２４とコントロールゲート２６とを有する。メモリトランジスタ１００は、フローティングゲート２２の側方の半導体層１０にソース領域１４と、ドレイン領域１６と、を有し、ソース領域１４とドレイン領域１６との間には、チャネル領域１８を有する。半導体層１０としては、たとえば、シリコン基板を用いることができる。
【００１４】
ソース領域１４およびドレイン領域１６は、金属を含む層で形成され、たとえば、タングステンシリサイド，モリブデンシリサイド，チタンシリサイド，コバルトシリサイド、白金シリサイド、ニッケルシリサイドなどの低融点金属シリサイド層で形成されることができる。ソース領域１４およびドレイン領域１６の深さは、製造されるメモリトランジスタ１００の設計により、適宜選択することができる。このように、ソース領域１４およびドレイン領域１６が金属を含む層で形成されているため、チャネル領域１８とソース領域１４との境界およびチャネル領域１８とドレイン領域１６との境界には、ショットキー接合が形成されることとなる。
【００１５】
また、必要に応じて、コントロールゲート２６の上方にシリサイド層が設けられてもよい。
【００１６】
２．メモリセルの動作方法
次に、上述のメモリトランジスタ１００の動作方法の一例について説明する。Ｖｃはコントロールゲート２６に印加される電圧を示し、Ｖｓはソース領域１４に印加される電圧を示し、Ｖｄはドレイン領域１６に印加される電圧を示す。
【００１７】
このメモリトランジスタ１００を動作させる場合には、データの書き込み時には、ソース領域１４とドレイン領域１６間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート２２に注入する。データの消去時には、ソース領域１４に所定の高電圧を印加し、ＦＮ伝導によってフローティングゲート２２に蓄積された電荷を引き抜く。
【００１８】
以下に、ｐ型基板に形成されたメモリトランジスタ１００の動作の一例について述べる。
【００１９】
データの書き込み動作においては、ソース領域１４に対してドレイン領域１６を高電位にし、必要に応じてコントロールゲート２６に所定電位を印加する。これにより、ｐ型基板表面がｎ型に反転しはじめる。このとき、ソース領域１４から、熱電子（ホットエレクトロン）がチャネル領域１８中へ注入され、その一部が第１絶縁層２０を介してフローティングゲート２２に注入され、データの書き込みがなされる。
【００２０】
この書き込み動作では、例えば、コントロールゲート２６の電位（Ｖｃ）を１Ｖ、ソース領域１４の電位（Ｖｓ）を０Ｖ、ドレイン領域１６の電位（Ｖｄ）を２Ｖとする。
【００２１】
次に、消去動作について説明する。消去動作においては、ソース領域１４とフローティングゲート２２との間で電界が生じるよう、ソース領域１４を高電位にする。これによりフローティングゲート２２に注入されている電荷は、ＦＮ伝導によってソース領域１４に放出され、データが消去される。
【００２２】
この消去動作では、たとえば、ソース領域１４の電位（Ｖｓ）を１２Ｖとし、コントロールゲート２６の電位（Ｖｃ）を０Ｖとする。
【００２３】
次に、読み出し動作について説明する。読み出し動作においては、ソース領域１４に対してドレイン領域１６を高電位とし、コントロールゲート２６に所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート２２に電荷が注入されていると、フローティングゲート２２の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート２２に電荷が注入されていないと、フローティングゲート２２の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン領域１６から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ１００のデータを読み出すことができる。
【００２４】
読み出し動作においては、例えば、コントロールゲート２６の電位（Ｖｃ）は３．０Ｖとし、ソース領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１６の電位（Ｖｄ）を１Ｖとする。
【００２５】
本発明の半導体装置によれば、チャネル領域１８と、ソース領域１４またはドレイン領域１６との境界にはショットキー接合が形成されている。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁と比して小さいため、低い電圧を印加することで電流を流すことができる。このときの電流の伝導には、熱電子の放出や、トンネリングによる電子などが寄与する。熱電子が放出される場合、一部の熱電子は、ｐｎ接合に高電圧を印加することにより得られるホットエレクトロンと同様に役割を果たし、フローティングゲート２２に注入される。本実施の形態の半導体装置では、この原理を適用してメモリトランジスタ１００を動作させることができるため、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置を提供することができる。
【００２６】
３．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について説明する。
【００２７】
まず、半導体層１０の所定の領域に、メモリトランジスタを形成するための領域を画定するために、素子分離領域（図示せず）を形成する。素子分離領域に形成は、ＬＯＣＯＳ法，ＳＴＩ法などにより行なうことができる。次に、半導体層１０の上方に、たとえば、熱酸化法により第１絶縁層２０となるシリコン酸化膜を形成する。シリコン酸化膜の膜厚は、３〜７ｎｍとすることができる。ついで、シリコン酸化膜の上に、たとえば、ＣＶＤ法によって、フローティングゲート２２となるポリシリコン膜を形成する。ポリシリコン膜の膜厚は、１００〜２００ｎｍとすることができる。
【００２８】
次に、ポリシリコン膜の上に、第２絶縁層２４として、たとえば、酸化シリコン膜、ＯＮＯ膜を形成する。酸化シリコン膜は、たとえばＣＶＤ法により形成され、ＯＮＯ膜の形成では、Ｏ膜の部分は、たとえば、ＣＶＤ法または熱酸化法により形成され、Ｎ膜の部分は、たとえばＣＶＤ法により形成される。ついで、たとえば、ＣＶＤ法により、コントロールゲート２６となる導電層を形成する。導電層としては、たとえばポリシリコン膜を形成することができる。この導電層の膜厚は、たとえば２００〜４００ｎｍとすることができる。なお、コントロールゲート２６となる導電層の上にさらにＷＳｉ２，ＭｏＳｉ２，ＣｏＳｉ２，ＴｉＳｉ２などのシリサイド層を形成してもよい。
【００２９】
次に、最上層の導電層の上に、公知のリソグラフィおよびエッチング技術により所定のパターンを有するマスク層を形成する。マスク層としては、たとえばレジスト層を挙げることができる。このマスク層をマスクとして、パターニングすることにより、図１に示すような、第１絶縁層２０、フローティングゲート２２、第２絶縁層２４およびコントロールゲート２６が形成される。
【００３０】
次に、ソース領域１４およびドレイン領域１６の形成を行なう。まず、ソース領域１４およびドレイン領域１６が形成される領域に金属層を形成する。金属層としては、チタン、タングステン、コバルト、モリブデンなどを用いることができる。金属層の形成は、たとえば、スパッタリング法により行なうことができる。金属層の膜厚は、デバイスの設計により適宜選択することができ、金属層の膜厚によりソース領域１４およびドレイン領域１６の深さを調整することができる。ついで、熱処理を行ない、金属層にシリサイド化することにより、シリサイド層からなるソース領域１４およびドレイン領域１６を形成することができる。このようにして、本実施の形態にかかるメモリトランジスタ１００を有する半導体装置を製造することができる。
【００３１】
本実施の形態の半導体装置の製造方法によれば、ソース領域１４およびドレイン領域１６がシリサイド層で形成される。そのため、チャネル領域１８と、ソース領域１４およびドレイン領域１６の境界には、ショットキー接合が形成されたメモリトランジスタ１００を形成することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】従来例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
１０…半導体層、 １４…ソース領域、 １６…ドレイン領域、 ２０…第１絶縁層、 ２２…フローティングゲート、 ２４…第２絶縁層、 ２６…コントロールゲート、 １００…メモリトランジスタ
【発明の属する技術分野】
本発明は、不揮発性メモリトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
電気的に消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）に適用されるデバイスのひとつとして、フローティングゲート構造を有するトランジスタが知られている。図２は、不揮発性メモリトランジスタを含む半導体装置の従来の一例を模式的に示す断面図である。
【０００３】
図２に示す半導体装置の不揮発性メモリトランジスタ３００は、半導体層１１０内に形成された不純物層からなるソース領域１４０およびドレイン領域１６０と、半導体層１１０の上方にゲート絶縁層としての第１絶縁層１２０を介して形成されたフローティングゲート１２２と、フローティングゲート１２２の上方に、第２絶縁層１２４を介して形成されたコントロールゲート１２６とを有する。このようなフローティングゲート構造のメモリトランジスタ３００を動作させるには、たとえば、データの書き込み時には、まずコントロールゲート１２６およびドレイン１６０に高電圧を印加し、ソース領域１４０とドレイン領域１６０間にチャネル電流を流す。ドレイン領域１６０の近傍では、高電界により加速された電子がイオン化（インパクトイオン化）を起し、高エネルギーを持つ電子、いわゆるホットエレクトロンが発生する。このホットエレクトロンをフローティングゲート１２２に注入することによりデータの書き込みが行なわれる。
【０００４】
【発明が解決しようとする課題】
上述したような不揮発性トランジスタを有する半導体装置では、書き込み時にホットエレクトロンを発生させるために、最低でも数十Ｖの電圧を必要とする。そのため昇圧回路等が必要となり消費電力が増大してしまう。本発明の目的は、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられたフローティングゲートと、
前記フローティングゲートの上方に設けられた第２絶縁層と、
前記第２絶縁層の上方に設けられたコントロールゲートと、
前記フローティングゲートの側方の前記半導体層に設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の間に形成されるチャネル領域と、を含み、
前記チャネル領域とソース領域との境界および前記チャネル領域とドレイン領域との境界には、ショットキー接合が形成されている、不揮発性メモリトランジスタを有する。
【０００６】
本発明の半導体装置によれば、チャネル領域とソース領域との境界およびチャネル領域とドレイン領域との境界にはショットキー接合が形成されている。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁と比して小さいため、低い電圧を印加することで電流を流すことができる。このときの電流の伝導には、熱電子の放出や、トンネリングによる電子などが寄与する。熱電子が放出される場合、一部の熱電子は、ｐｎ接合に高電圧を印加することにより得られるホットエレクトロンと同様の役割を果し、フローティングゲートに注入される。そして、この機構により不揮発性メモリトランジスタとして機能することができる。その結果、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置を提供することができる。
【０００７】
本発明は、さらに下記の態様をとることができる。
【０００８】
（Ａ）本発明の半導体装置において、前記ソース領域およびドレイン領域は、金属を含む層であることができる。この態様によれば、チャネル領域とソース領域との境界およびチャネル領域とドレイン領域との境界にショットキー接合を形成することができる。
【０００９】
（Ｂ）本発明の半導体装置において、前記ソース領域およびドレイン領域は、シリサイド層であることができる。
【００１０】
本発明の半導体装置の製造方法は、半導体層の上方に第１絶縁層介してフローティングゲートを形成する工程と、
前記フローティングゲートの上方に第２絶縁層介してコントロールゲートを形成する工程と、
前記フローティングゲートの側方の前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記ソース領域およびドレイン領域の形成は、前記半導体層の所定の領域に金属層を堆積した後に、シリサイド化することにより行なわれる。
【００１１】
本発明の半導体装置の製造方法によれば、チャネル領域と、ソース領域およびドレイン領域との境界のショットキー接合が形成された半導体装置を製造することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態の一例について説明する。
【００１３】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。半導体装置は、不揮発性メモリトランジスタ（以下「メモリトランジスタ」という）１００を含む。メモリトランジスタ１００は、半導体層１０の上に設けられたトンネル酸化膜である第１絶縁層２０と、第１絶縁層２０の上方に順次形成されたフローティングゲート２２と第２絶縁層２４とコントロールゲート２６とを有する。メモリトランジスタ１００は、フローティングゲート２２の側方の半導体層１０にソース領域１４と、ドレイン領域１６と、を有し、ソース領域１４とドレイン領域１６との間には、チャネル領域１８を有する。半導体層１０としては、たとえば、シリコン基板を用いることができる。
【００１４】
ソース領域１４およびドレイン領域１６は、金属を含む層で形成され、たとえば、タングステンシリサイド，モリブデンシリサイド，チタンシリサイド，コバルトシリサイド、白金シリサイド、ニッケルシリサイドなどの低融点金属シリサイド層で形成されることができる。ソース領域１４およびドレイン領域１６の深さは、製造されるメモリトランジスタ１００の設計により、適宜選択することができる。このように、ソース領域１４およびドレイン領域１６が金属を含む層で形成されているため、チャネル領域１８とソース領域１４との境界およびチャネル領域１８とドレイン領域１６との境界には、ショットキー接合が形成されることとなる。
【００１５】
また、必要に応じて、コントロールゲート２６の上方にシリサイド層が設けられてもよい。
【００１６】
２．メモリセルの動作方法
次に、上述のメモリトランジスタ１００の動作方法の一例について説明する。Ｖｃはコントロールゲート２６に印加される電圧を示し、Ｖｓはソース領域１４に印加される電圧を示し、Ｖｄはドレイン領域１６に印加される電圧を示す。
【００１７】
このメモリトランジスタ１００を動作させる場合には、データの書き込み時には、ソース領域１４とドレイン領域１６間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート２２に注入する。データの消去時には、ソース領域１４に所定の高電圧を印加し、ＦＮ伝導によってフローティングゲート２２に蓄積された電荷を引き抜く。
【００１８】
以下に、ｐ型基板に形成されたメモリトランジスタ１００の動作の一例について述べる。
【００１９】
データの書き込み動作においては、ソース領域１４に対してドレイン領域１６を高電位にし、必要に応じてコントロールゲート２６に所定電位を印加する。これにより、ｐ型基板表面がｎ型に反転しはじめる。このとき、ソース領域１４から、熱電子（ホットエレクトロン）がチャネル領域１８中へ注入され、その一部が第１絶縁層２０を介してフローティングゲート２２に注入され、データの書き込みがなされる。
【００２０】
この書き込み動作では、例えば、コントロールゲート２６の電位（Ｖｃ）を１Ｖ、ソース領域１４の電位（Ｖｓ）を０Ｖ、ドレイン領域１６の電位（Ｖｄ）を２Ｖとする。
【００２１】
次に、消去動作について説明する。消去動作においては、ソース領域１４とフローティングゲート２２との間で電界が生じるよう、ソース領域１４を高電位にする。これによりフローティングゲート２２に注入されている電荷は、ＦＮ伝導によってソース領域１４に放出され、データが消去される。
【００２２】
この消去動作では、たとえば、ソース領域１４の電位（Ｖｓ）を１２Ｖとし、コントロールゲート２６の電位（Ｖｃ）を０Ｖとする。
【００２３】
次に、読み出し動作について説明する。読み出し動作においては、ソース領域１４に対してドレイン領域１６を高電位とし、コントロールゲート２６に所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート２２に電荷が注入されていると、フローティングゲート２２の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート２２に電荷が注入されていないと、フローティングゲート２２の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン領域１６から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ１００のデータを読み出すことができる。
【００２４】
読み出し動作においては、例えば、コントロールゲート２６の電位（Ｖｃ）は３．０Ｖとし、ソース領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１６の電位（Ｖｄ）を１Ｖとする。
【００２５】
本発明の半導体装置によれば、チャネル領域１８と、ソース領域１４またはドレイン領域１６との境界にはショットキー接合が形成されている。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁と比して小さいため、低い電圧を印加することで電流を流すことができる。このときの電流の伝導には、熱電子の放出や、トンネリングによる電子などが寄与する。熱電子が放出される場合、一部の熱電子は、ｐｎ接合に高電圧を印加することにより得られるホットエレクトロンと同様に役割を果たし、フローティングゲート２２に注入される。本実施の形態の半導体装置では、この原理を適用してメモリトランジスタ１００を動作させることができるため、低消費電力化が実現された不揮発性メモリトランジスタを有する半導体装置を提供することができる。
【００２６】
３．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について説明する。
【００２７】
まず、半導体層１０の所定の領域に、メモリトランジスタを形成するための領域を画定するために、素子分離領域（図示せず）を形成する。素子分離領域に形成は、ＬＯＣＯＳ法，ＳＴＩ法などにより行なうことができる。次に、半導体層１０の上方に、たとえば、熱酸化法により第１絶縁層２０となるシリコン酸化膜を形成する。シリコン酸化膜の膜厚は、３〜７ｎｍとすることができる。ついで、シリコン酸化膜の上に、たとえば、ＣＶＤ法によって、フローティングゲート２２となるポリシリコン膜を形成する。ポリシリコン膜の膜厚は、１００〜２００ｎｍとすることができる。
【００２８】
次に、ポリシリコン膜の上に、第２絶縁層２４として、たとえば、酸化シリコン膜、ＯＮＯ膜を形成する。酸化シリコン膜は、たとえばＣＶＤ法により形成され、ＯＮＯ膜の形成では、Ｏ膜の部分は、たとえば、ＣＶＤ法または熱酸化法により形成され、Ｎ膜の部分は、たとえばＣＶＤ法により形成される。ついで、たとえば、ＣＶＤ法により、コントロールゲート２６となる導電層を形成する。導電層としては、たとえばポリシリコン膜を形成することができる。この導電層の膜厚は、たとえば２００〜４００ｎｍとすることができる。なお、コントロールゲート２６となる導電層の上にさらにＷＳｉ２，ＭｏＳｉ２，ＣｏＳｉ２，ＴｉＳｉ２などのシリサイド層を形成してもよい。
【００２９】
次に、最上層の導電層の上に、公知のリソグラフィおよびエッチング技術により所定のパターンを有するマスク層を形成する。マスク層としては、たとえばレジスト層を挙げることができる。このマスク層をマスクとして、パターニングすることにより、図１に示すような、第１絶縁層２０、フローティングゲート２２、第２絶縁層２４およびコントロールゲート２６が形成される。
【００３０】
次に、ソース領域１４およびドレイン領域１６の形成を行なう。まず、ソース領域１４およびドレイン領域１６が形成される領域に金属層を形成する。金属層としては、チタン、タングステン、コバルト、モリブデンなどを用いることができる。金属層の形成は、たとえば、スパッタリング法により行なうことができる。金属層の膜厚は、デバイスの設計により適宜選択することができ、金属層の膜厚によりソース領域１４およびドレイン領域１６の深さを調整することができる。ついで、熱処理を行ない、金属層にシリサイド化することにより、シリサイド層からなるソース領域１４およびドレイン領域１６を形成することができる。このようにして、本実施の形態にかかるメモリトランジスタ１００を有する半導体装置を製造することができる。
【００３１】
本実施の形態の半導体装置の製造方法によれば、ソース領域１４およびドレイン領域１６がシリサイド層で形成される。そのため、チャネル領域１８と、ソース領域１４およびドレイン領域１６の境界には、ショットキー接合が形成されたメモリトランジスタ１００を形成することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】従来例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
１０…半導体層、 １４…ソース領域、 １６…ドレイン領域、 ２０…第１絶縁層、 ２２…フローティングゲート、 ２４…第２絶縁層、 ２６…コントロールゲート、 １００…メモリトランジスタ
Claims (4)
- 半導体層と、
前記半導体層の上方に設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられたフローティングゲートと、
前記フローティングゲートの上方に設けられた第２絶縁層と、
前記第２絶縁層の上方に設けられたコントロールゲートと、
前記フローティングゲートの側方の前記半導体層に設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の間に形成されるチャネル領域と、を含み、
前記チャネル領域とソース領域との境界および前記チャネル領域とドレイン領域との境界には、ショットキー接合が形成されている、不揮発性メモリトランジスタを有する、半導体装置。 - 請求項１において、
前記ソース領域およびドレイン領域は、金属を含む層である、半導体装置。 - 請求項１または２において、
前記ソース領域およびドレイン領域は、シリサイド層である、半導体装置。 - 半導体層の上方に第１絶縁層を介してフローティングゲートを形成する工程と、
前記フローティングゲートの上方に第２絶縁層を介してコントロールゲートを形成する工程と、
前記フローティングゲートの側方の前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記ソース領域およびドレイン領域の形成は、前記半導体層の所定の領域に金属層を堆積した後に、該金属層をシリサイド化することにより行なわれる、半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003088220A JP2004296852A (ja) | 2003-03-27 | 2003-03-27 | 半導体装置およびその製造方法 |
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| JP2003088220A Withdrawn JP2004296852A (ja) | 2003-03-27 | 2003-03-27 | 半導体装置およびその製造方法 |
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| JP (1) | JP2004296852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898752B1 (ko) * | 2006-12-04 | 2009-05-25 | 한국전자통신연구원 | 고집적 반도체 메모리 소자 및 그 제조방법 |
| KR101046176B1 (ko) * | 2008-12-15 | 2011-07-04 | 재단법인대구경북과학기술원 | 산화물 반도체를 이용한 반도체 메모리 소자 및 그 제조방법 |
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2003
- 2003-03-27 JP JP2003088220A patent/JP2004296852A/ja not_active Withdrawn
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