WO1997038446A1 - Halbleiterbauelement mit einem geteilten floating gate - Google Patents

Halbleiterbauelement mit einem geteilten floating gate Download PDF

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WO1997038446A1
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gate
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PCT/DE1997/000722
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Ronald Kakoschke
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Siemens Aktiengesellschaft
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Definitions

  • the invention relates to a semiconductor component with a first and a second doped region of a first line type, which are arranged in a semiconductor substrate of a second line type, and with a channel region in the semiconductor substrate between the two doped regions, in particular it relates to EEPROM memory cells.
  • EEPROM cells electrically erasable and programmable read only memories
  • FLOTOX cell type floating gate tunnel oxide
  • microcontroller environment embedded memories
  • shrinkability of the tunnel window with the associated electrical connection area buried channel. This limit is primarily determined by the properties of the device, as described below and in the application “Semiconductor component with adjustable current gain based on a tunnel current-controlled avalanche breakdown” by the same applicant and filing date.
  • an EEPROM cell of the FLOTOX type is shown schematically.
  • a p-doped semiconductor substrate 1 there are two n-doped regions 2, 3 as source and drain.
  • a floating gate 6 is arranged on the intermediate substrate surface and is separated from the substrate by a gate dielectric 7 or a tunnel dielectric 8.
  • the floating gate is “connected” to the drain via the tunnel dielectric (so-called tunnel window) and via an n-doped region 4 referred to as buried channel.
  • the region below the gate oxide of the memory transistor, the so-called channel region 5, is weakly p-doped.
  • the gate dielectric 7 not only covers the channel region 5, but also an edge region 4 'of the
  • a control gate 9 with a connection 10 is arranged above the floating gate 6.
  • the following voltages are set for programming:
  • Usable floating electrons can get from the floating gate through the potential barrier in the oxide into the conduction band of the oxide and then into the substrate, this is shown as a band diagram in FIG. They absorb enough energy to generate electron-hole pairs in the substrate. (Holes tend to run along the upper edge of the valence band to a higher potential - i.e. upwards in the drawing, since this corresponds to a lower potential for holes.)
  • FIG. 3 shows the potential curve along the interface perpendicular to the drawing plane of FIG. 2 (that is, along the axis III-III 'in FIG. 1) with a large lateral extent of the edge region 4' for different values of U bU ri ⁇ d Channel.
  • the pn junction between buried channel 4 (n-doped) and substrate (p-doped) is polarized in the reverse direction at the voltages mentioned. This leads to a large potential gradient.
  • a small potential barrier Pb is formed in both the conduction and valence bands, since the potential at the interface depends on the thickness of the dielectric above: the hole potential in the tunnel oxide region is higher than in the gate oxide region.
  • the hole potential drop Pa to the p-area only sets with the drop in concentration. Endowment. If the height of this potential barrier is always (for holes) above the buried channel potential, holes cannot escape from the buried channel region 4. 4: If the lateral extent of the edge region 4 'under the gate dielectric 7 is not sufficient, the hole potential drop Pa starts earlier. The barrier Pb lies in the falling branch and falls below the buried channel level. Therefore, the holes generated by the tunnel electrons can escape from the area under the tunnel dielectric 8 and pass through the hole potential gradient to the channel area 5. Holes are no longer kept in the buried channel area. Additional electron-hole pairs are generated by impact ionization.
  • Charge multiplication occurs so that the current from buried channel 4 to channel region 5, ie into substrate 1, is many orders of magnitude (10 4 to 10 6 ) above the tunnel current.
  • the charge pump for generating the programming voltage cannot supply this current.
  • the cells cannot be programmed by a few milliseconds in the required time.
  • the parasitic current generated by the charge multiplication also loads the tunnel oxide and thus reduces the cyclical strength.
  • the height of the potential barrier is of crucial importance for the programming process and the electrical reliability of the component. It can be set: by the lateral extension of the edge region 4 '- by the thickness ratio of tunnel dielectric to gate dielectric by the lateral doping profile around the gate oxide tunnel oxide edge.
  • a high lateral out-diffusion of the n-doping element (mostly phosphorus) is necessary. This can be achieved by a high implantation dose.
  • the distance between the gate oxide and tunnel oxide edge to the source region must be large enough so that the channel length of the storage chertransistor is not too short due to the lateral diffusion.
  • a high buried channel concentration also has an unfavorable effect on the quality of the tunnel oxide.
  • the sufficient extent of the edge region 4 ' is usually ensured by using two different masks to define the buried channel 4 and the tunnel window, that is to say the implantation mask for the buried channel has a larger opening than the etching mask for the tunnel window.
  • Another way to avoid avalanche breakdown is a large thickness ratio of gate to tunnel dielectric (> 4). If this ratio is to be reduced, the lateral shrink boundaries of the component are encountered.
  • the object of the invention is therefore to create an EPROM with a small footprint and high electrical reliability. This object is achieved by a semiconductor component with the features of patent claim 1. Further training is the subject of subclaims.
  • the potential barrier Pb which prevents avalanche breakdown can be set by locally increasing the layer thickness of the gate dielectric at the transition from tunnel dielectric to gate dielectric.
  • the tunnel electrode and channel gate electrode are therefore separated at least on their surface facing the tunnel dielectric or the gate dielectric by an insulation structure which is arranged on the gate dielectric. The dimensions and the position of this insulation structure determine the potential barrier.
  • the insulation structure can be arranged above an edge region of the buried channel, preferably covering it completely and reaching the pn junction, it can also extend over a part of the channel region, that is to say covering the pn junction.
  • the tunnel electrode and the channel gate electrode can be connected to one another outside the insulation web, for example on their surface facing away from the tunnel dielectric or the gate dielectric. This connection can have the same layer thickness as the electrodes.
  • the insulation web can, however, also completely separate the two electrodes from one another, an external connection of the two gates is then preferably provided.
  • the layer thicknesses of the gate dielectric and tunnel dielectric can be chosen freely and are not critical with regard to avoiding an avalanche breakdown. Both dielectrics can also have the same layer thickness, which simplifies the manufacturing process.
  • the tunnel gate electrode and the channel gate electrode can be produced from the same conductive layer, the insulation structure preferably being generated beforehand. Alternatively, they can be produced from layers applied one after the other, the insulation web can then be formed by a spacer.
  • FIG. 1 shows a cross section through a semiconductor substrate with a known EEPROM memory cell
  • FIG. 2 - 4 the potential profile in the semiconductor substrate along predetermined axes
  • FIG. 5 a cross section through a semiconductor substrate with a memory cell according to the invention
  • FIG. 6 a further embodiment of the invention
  • 7 shows a cross section through a semiconductor substrate, on which a manufacturing method is illustrated.
  • a p-doped silicon semiconductor substrate 11 contains a first n-doped region 14, which is usually referred to as a buried channel, and a second n-doped region 12. The substrate region between these doped regions referred to as channel area 15.
  • a gate oxide 17 covers the surface of the channel region 15, a tunnel oxide 18 partially covers the surface of the buried channel 14;
  • a gate electrode is arranged as a floating gate above these dielectrics. In this respect, the memory cell corresponds to that in FIG. 1.
  • an insulation structure 22 is provided at the transition from the tunnel to the gate dielectric, which is arranged above the edge region 14 'of the buried channel and represents a local thickening of the gate dielectric, so that the necessary potential barrier is achieved. It separates the gate electrode into a tunnel gate electrode 19 above the tunnel oxide 18 and into a channel gate electrode 20 above the gate oxide.
  • the tunnel and gate electrodes are not completely separated, but are connected to one another above the insulation web.
  • the layer thicknesses of tunnel and gate oxide are the same and are around 8 mm.
  • a control gate (24) with a connection 25 is arranged in isolation, the gates are covered on all sides with an insulating layer 23.
  • the buried channel region 14 can be connected directly or via an n-doped region (drain) 13.
  • This arrangement could, for example, be used with FLOTOX and flash type EEPROMs.
  • FIG. 6 shows, as a further embodiment, a memory cell in which the insulation structure 22 completely divides the floating gate into tunnel gate 19 and channel gate 20.
  • the two gates can be connected to one another in an externally conductive manner by further interconnects.
  • the tunnel oxide 18 is, for example, approximately half as thick as the gate oxide 17.
  • the reference numbers are chosen as in FIG. 5.
  • FIG. 7 explains a simple method for producing the floating gate of a flash or a FLO-TOX cell shown in FIG. 6.
  • the gate oxide 17 is produced on the silicon substrate 11 using known methods, on which a first conductive layer 30, for example a polysilicon layer, is applied.
  • the polysilicon layer becomes corresponding to the channel gate electrode 20 structured, and using conventional methods, an isolating spacer is produced which represents the isolating web 22.
  • the Buried Channel 14 is implanted using a photo mask. Possibly. If the gate oxide is removed - the same photomask as used for the buried channel implantation can be used - and a tunnel oxide 18 is applied, then a second conductive layer 31 (preferably polysilicon) is deposited. This is structured in accordance with the floating gate 19, 20.
  • the further process steps (implantations, gate insulation, etc.) can be carried out in a known manner.
  • the floating gate produced in this way consists of a tunnel gate electrode 19, which consists of the second conductive layer 31, and a channel gate electrode 20, which is composed of both conductive layers 30, 31. Both electrodes are connected to one another via the second conductive layer 31.
  • such a method can be used to produce an arrangement in which the channel gate electrode 20 consists of the second conductive layer 31 and the tunnel electrode 19 is composed of two conductive layers 30, 31.

Abstract

Bei einem Halbleiterbauelement, insbesondere einem EEPROM, wird ein Lawinendurchbruch vom Buried Channel (14) zum Substrat (10) durch eine lokale Verdickung des Gatedielektrikums (Isolationsstruktur 22) am Übergang zum Tunneldielektrikum (18) vermieden. Da hierdurch eine Potentialbarriere erzeugt wird, können Gate- und Tunneldielektrikum gleich dick sein. Der Platzbedarf einer solchen Zelle wird verringert.

Description

Beschreibung
Halbleiterbauelement mit einem geteilten Floating Gate
Die Erfindung betrifft ein Halbleiterbauelement mit einem er¬ sten und einem zweiten dotierten Gebiet eines ersten Lei- tungstyps, welche in einem Halbleitersubstrat eines zweiten Leitungstyps angeordnet sind, und mit einem Kanalgebiet im Halbleitersubstrat zwischen den beiden dotierten Gebieten, insbesondere betrifft sie EEPROM-Speicherzellen.
EEPROM-Zellen (electrically erasable and programmable read only memories) spielen eine immer wichtigere Rolle unter den Speichertypen. Beispielsweise werden für Chipkartenanwendun- gen Speicherblöcke vom FLOTOX Zelltyp (floating gate tunnel oxide) eingesetzt, die in eine Mikrokontroller-Umgebung inte¬ griert sind (embedded Memories) . Dabei besteht ein Bedarf an immer kleineren Zellen. Ein begrenzender Faktor ist die Shrinkbarkeit des Tunnelfensters mit dem dazugehörigen elek- triεchen Anschlußgebiet (Buried Channel) . Diese Grenze ist in erster Linie durch die Eigenschaften des Devices bestimmt, wie im folgenden und in der Anmeldung „Halbleiterbauelement mit einstellbarer, auf einem tunnelstromgesteuerten Lawinen- durchbruch basierender Stromverstäkung" desselben Anmelbers und Anmeldetages beschrieben ist.
In Fig. 1 ist eine EEPROM-Zelle vom FLOTOX Typ schematisch dargestellt. In einem p-dotierten Halbleitersubstrat 1 befin¬ den sich zwei n-dotierte Gebiete 2, 3 als Source und Drain. Auf der dazwischen liegenden Substratoberfläche ist ein Floa¬ ting Gate 6 angeordnet, das durch ein Gatedielektrikum 7 bzw. ein Tunneldielektrikum 8 vom Substrat getrennt ist. Das Floa¬ ting Gate ist über das Tunneldielektrikum (sog. Tunnelfen- ster) und über ein als Buried Channel bezeichnetes n-dotier- tes Gebiet 4 an das Drain „angeschlossen". Der Bereich unter dem Gateoxid des Speichertransistors, das sog. Kanalgebiet 5, ist schwach p dotiert. Das Gatedielektrikum 7 bedeckt nicht nur das Kanalgebiet 5, sondern auch einen Randbereich 4' des
Buried Channel 4. Über dem Floating Gate 6 ist ein Control Gate 9 mit einem Anschluß 10 angeordnet. Zum Programmieren werden in etwa folgende Spannungen eingestellt:
Ucontrolgate = ov
UDrain = +15V
Usource floatend Elektronen können dabei aus dem Floating-Gate durch die Po¬ tentialbarriere im Oxid ins Leitungsband des Oxids und dann ins Substrat gelangen, dies ist als Bänderdiagramm in Fig.2 dargestellt. Dabei nehmen sie genug Energie auf, um im Substrat Elektron-Lochpaare zu erzeugen. (Löcher haben die Tendenz, an der Oberkante des Valenzbandes entlang zu höherem Potential - also in der Zeichnung nach oben - zu laufen, da dies einem für Löcher niedrigeren Potential entspricht.)
In Fig.3 ist der Potentialverlauf entlang der Grenzfläche senkrecht zur Zeichenebene der Fig.2 (also entlang der Achse III - III' in Fig 1) bei großer lateraler Ausdehnung des Randbereichs 4 ' für verschiedenen Werte von UbUriβd Channel gezeigt. Der pn-Übergang zwischen Buried-Channel 4 (n- dotiert) und Substrat (p-dotiert) ist bei den genannten Spannungen in Sperrichtung gepolt. Dies führt zu einem starken Potentialgefälle. Am Obergang Tunnel-zu- Gatedielektrikum bildet sich sowohl im Leitungs- als auch im Valenzband noch eine kleine Potentialbarriere Pb aus, da das Potential an der Grenzfläche von der Dicke des überliegenden Dielektrikum abhängt: das Löcherpotential im Tunneloxidgebiet ist höher als im Gateoxidgebiet. Der Löcherpotentialabfall Pa zum p-Gebiet setzt erst mit dem Konzentrationsabfall der . Dotierung ein. Wenn die Höhe dieser Potentialbarriere immer (für Löcher) über dem Buried Channel-Potential liegt, können Löcher nicht aus dem Buried-Channel-Gebiet 4 entweichen. Fig 4: Ist die laterale Ausdehnung des Randbereichs 4' unter dem Gatedielektrikum 7 nicht ausreichend, setzt der Löcherpo¬ tentialabfall Pa früher ein. Die Barriere Pb liegt im abfal- lenden Ast und fällt unter das Buried-Channel-Niveau ab.Daher können die durch die Tunnelelektronen erzeugten Löcher aus dem Gebiet unter demTunneldielektrikum 8 entweichen und das Löcherpotentialgefälle zum Kanalgebiet 5 hin durchlaufen. Lö¬ cher werden nun nicht mehr im Buried-Channel-Gebiet gehalten. Dabei werden durch Stoßionisation weitere Elektron-Lochpaare erzeugt. Es kommt zu einer Ladungsmultiplikation, so daß der Strom vom Buried Channel 4 zum Kanalgebiet 5, d.h. ins Substrat 1, um viele Größenordnungen (104 bis 106) über dem Tunnelstrom liegt. Die Ladungspumpe zur Erzeugung der Pro- grammierspannung kann diesen Strom nicht liefern. Die Zellen können nicht in der erforderlichen Zeit von einigen Millise¬ kunden programmiert werden. Der durch die Ladungmultiplika¬ tion erzeugte parasitäre Strom belastet außerdem das Tunnel- oxid und reduziert damit die Zykelfestigkeit.
Die Höhe der Potentialbarriere ist von entscheidender Bedeu¬ tung für den Programmiervorgang und die elektrische Zuverläs¬ sigkeit des Bauelementes. Sie kann eingestellt werden: durch die laterale Ausdehnung des Randbereichs 4 ' - durch das Dickenverhältnis Tunneldielektrikum zu Gate¬ dielektrikum durch das laterale Dotierprofil um die Gatoxid-Tunnel- oxidkante.
Um einen ausreichende Ausdehnung des Randbereichs 4' unter dem Gatedielektrikum 7 zu erhalten, ist eine hohe laterale Ausdiffusion des n-dotierenden Elements (meist Phosphor) not¬ wendig. Dies ist durch eine hohe Implantationsdosis zu errei¬ chen. Der Abstand Gatoxid-Tunneloxidkante zum Source-Gebiet muß entsprechend groß sein, damit die Kanallänge des Spei- chertransistors durch die laterale Diffusion nicht zu kurz wird. Eine hohe Buried-Channel-Konzentration wirkt sich au¬ ßerdem ungünstig auf die Qualität des Tunneloxids aus. Weiter wird die ausreichende Ausdehnung des Randbereichs 4' meist dadurch sichergestellt, daß zur Definition des Buried Chan¬ nels 4 und des Tunnelfensters zwei verschiedenen Masken ver¬ wendet, die Implantationsmaske für den Buried Channel also ein größere Öffnung aufweist als die Ätzmaske für das Tunnel¬ fenster.
Ein anderer Weg zur Vermeidung des Lawinendurchbruchs ist ein großes Dickenverhältnis von Gate- zu Tunneldielektrikum (> 4) . Soll diese Verhältnis verkleinert werden, stößt man an die lateralen Shrink-Grenzen des Bauelements.
Aufgabe der Erfindung ist daher die Schaffung eines EPROMs mit einem geringen Platzbedarf und einer hohen elektrischen Zuverlässigkeit. Diese Aufgabe wird durch ein Halbleiterbau¬ element mit den Merkmalen des Patentanspruchs 1 gelöst. Wei- terbildungen sind Gegenstand von Unteransprüchen.
Bei der Erfindung kann die den Lawinendurchbruch verhindernde Potentialbarriere Pb dadurch eingestellt werden, daß am Über¬ gang von Tunneldielektrikum zu Gatedielektrikum die Schicht- dicke des Gatedielektrikums lokal erhöht wird. Tunnelelek¬ trode und Kanalgateelektrode sind also mindestens an ihrer dem Tunneldielektrikum bzw. dem Gatedielektrikum zugewandten Oberfläche durch eine Isolationsstruktur, die auf dem Gate¬ dielektrikum angeordnet ist, getrennt. Die Dimensionen und die Lage dieser Isolationsstruktur bestimmen die Potential¬ barriere. Die Isolationsstruktur kann oberhalb eines Randbe- reichs des Buried Channel angeordnet sein, wobei er diesen vorzugsweise vollständig überdeckt und an den pn-Übergang heranreicht, er kann sich auch über einen Teil des Kanalge- bietes erstrecken, also den pn-Übergang überdecken. Tunnelelektrode und Kanalgateelektrode können außerhalb des Isolationsteges, bspw. an ihrer dem Tunneldielektrikum bzw. dem Gatedielektrikum abgewandten Oberfläche, miteinander ver¬ bunden sein. Diese Verbindung kann dieselbe Schichtdicke auf¬ weisen wie die Elektroden. Der Isolationssteg kann aber auch beide Elektroden vollständig voneinander trennen, vorzugs¬ weise ist dann eine externe Verbindung der beiden Gates vor¬ gesehen.
Da durch die Isolationsstruktur die Potentialbarriere erzielt wird, können die Schichtdicken von Gatedielektrikum und Tun¬ neldielektrikum frei gewählt werden und sind im Hinblick auf die Vermeidung eines Lawinendurchbruchs unkritisch. Beide Dielektrika können auch die gleiche Schichtdicke aufweisen, wodurch das Hergestellungsverfahren vereinfacht wird.
Tunnelgateelektrode und Kanalgateelektrode können aus dersel¬ ben leitenden Schicht hergestellt werden, wobei vorzugsweise vorher die Isolationsstruktur erzeugt wird. Alternativ können sie aus nacheinander aufgebrachten Schichten hergestellt wer¬ den, der Isolationsteg kann dann durch einen Spacer gebildet werden.
Die Erfindung wird im folgenden anhand von Ausführungsbei- spielen, die in den Zeichnungen dargestellt sind, näher er¬ läutert. Es zeigen
Fig 1: einen Querschnitt durch ein Halbleitersubstrat mit ei- ner bekannten EEPROM-Speicherzelle,
Fig 2 - 4: den Potentialverlauf im Halbleitersubstrat entlang vorgegebener Achsen, Fig 5: einen Querschnitt durch ein Halbleitersubstrat mit ei¬ ner Speicherzelle gemäß der Erfindung, Fig 6: eine weitere Ausführungsform der Erfindung, Fig 7: einen Querschnitt durch ein Halbleitersubstrat, an dem ein Herstellverfahren verdeutlicht wird.
Fig 5: In einem p-dotierten Silizium-Halbleitersubstrat 11 befinden sich ein erstes n-dotiertes Gebiet 14, das üblicher¬ weise als buried Channel bezeichnet wird, und ein zweites n- dotiertes Gebiet 12. Das Substratgebiet zwischen diesen do- tierten Gebieten wird als Kanalgebiet 15 bezeichnet. Ein Ga¬ teoxid 17 bedeckt die Oberfläche des Kanalgebietes 15, ein Tunneloxid 18 bedeckt teilweise die Oberfläche des Buried Channel 14; über diesen Dielektrika ist eine Gateelektrode als Floating Gate angeordnet. Insoweit entspricht die Spei- cherzelle derjenigen in Figur 1.
Gemäß der Erfindung ist eine Isolationsstruktur 22 am Über¬ gang vom Tunnel- zum Gatedielektrikum vorgesehen, die ober¬ halb des Randbereichs 14' des Buried Channel angeordnet ist und eine lokale Verdickung des Gatedielektrikums darstellt, so daß die notwendige Potentialbarriere erzielt wird. Er trennt die Gateelektrode in ein Tunnelgateelektrode 19 ober¬ halb des Tunneloxids 18 und in eine Kanalgateelektrode 20 oberhalb des Gateoxids. In diesem Beispiel werden Tunnel- und Gateelektrode nicht vollständig getrennt , sondern sind ober¬ halb des Isolationssteges miteinander verbunden. Die Schicht- dicken von Tunnel- und Gateoxid sind gleich groß und betragen etwa 8 mm.
Der übrige Aufbau entspricht dem einer bekannten EEPROM-
Zelle: oberhalb des Floating Gate 19, 20 ist isoliert dazu ein Control Gate (24) mit einem Anschluß 25 angeordnet, die Gates sind allseits mit einer Isolierschicht 23 bedeckt. Das Buried Channel-Gebiet 14 iεt direkt oder über ein n-dotiertes Gebiet (Drain) 13 anschließbar. Diese Anordnung könnte z.B. bei EEPROM's vom FLOTOX und Flashtyp eingesetzt werden. Beim Löschen einer Flash-Zelle <u Source=+8v und U CG = ~8V) tunneln Elektronen aus dem Floa- tinggate in das Sourcegebiet. Ohne die Isolationsstruktur gäbe es keine (oder bei verschiedenen Dicken von Tunneloxid und Gateoxid die Gefahr einer nicht ausreichenden) Potential¬ barriere. Bei jedem Löschvorgang werden eine Ladungsmultipli¬ kation in Gang gesetzt und heiße Ladungsträger erzeugt. Da- durch wird das dünne Tuneloxid (bzw. Gateoxid) gestreßt und die Anzahl der Schreib-Löschzyklen beträchtlich reduziert.
Bei FLOTOX-Zellen kann eine Isolierung anstelle des Übergangs vom Tunneldielektrikum zum Gatedielektrikum bei kurzgeschlos- senen Elektroden eingesetzt werden. Wie eingangs erläutert, kann die Ausdiffusion des ersten dotierten Gebietes (Buried Channel) dadurch stark reduziert werden, wodurch kleinere Zellen realisiert werden können.
Fig 6 zeigt als weitere Ausführungsform eine Speicherzelle, bei der die Isolationsstruktur 22 das Floating Gate vollstän¬ dig in Tunnelgate 19 und Kanalgate 20 aufteilt. Die beiden Gates können durch weitere Leitbahnen extern leitend mitein¬ ander verbunden werden. Das Tunneloxid 18 ist bspw. etwa halb so dick wie das Gateoxid 17. Die Bezugsziffern sind wie in Fig. 5 gewählt.
Fig 7 erläutert eine einfaches Verfahren zur Herstellung des in Fig 6 gezeigten Floating Gate einer Flash- oder einer FLO- TOX-Zelle.
Auf dem Siliziumsubstrat 11 wird das Gateoxid 17 mit bekann¬ ten Verfahren erzeugt, darauf wird eine erste leitende Schicht 30, bspw. eine Polysiliziumschicht, aufgebracht. Die Polysiliziumschicht wird entsprechend der Kanalgateelektrode 20 strukturiert, und mit gängigen Verfahren wird ein isolie¬ render Spacer hergestellt, der den Isolationssteg 22 dar¬ stellt. Nun wird mit Hilfe einer Fotomaske der Buried Channel 14 implantiert. Ggf. wird das Gateoxid abgelöst - dazu kann dieselbe Fotomaske wie für die Buried-Channel-Implantation eingesetzt werden - und ein Tunneloxid 18 aufgebracht, dann erfolgt die Abscheidung einer zweiten leitenden Schicht 31 (vorzugsweise Polysilizium) . Diese wird entsprechend des Floating Gate 19, 20 strukturiert. Die weiteren Verfahrens- schritte (Implantationen, Isolierung des Gate etc.) können in bekannter Weise erfolgen.
Das derart hergestellte Floating Gate besteht aus einer Tun¬ nelgateelektrode 19, die aus der zweiten leitenden Schicht 31 besteht, und einer Kanalgateelektrode 20, die sich aus beiden leitenden Schichten 30, 31 zusammensetzt. Beide Elektroden sind über die zweite leitende Schicht 31 miteinander verbun¬ den.
Analog kann mit einem derartigen Verfahren eine Anordnung hergestellt werden, bei der die Kanalgateelektrode 20 aus der zweiten leitenden Schicht 31 besteht und die Tunnelelektrode 19 sich aus beiden leitenden Schichten 30, 31 zusammensetzt.

Claims

Patentansprüche
1. Halbleiterbauelement mit - einem ersten (14, Buried Channel) und einem zweiten dotier¬ ten Gebiet (12) eines ersten Leitungstyps,, welche in einem Halbleitersubstrat (11) eines zweiten Leitungstyps angeord¬ net sind,
- einem Kanalgebiet (15) im Halbleitersubstrat zwischen den beiden dotierten Gebieten (12, 14),
- einem Tunneldielektrikum (18), welches eine Oberfläche des ersten dotierten Gebietes (14) teilweise bedeckt,
- einem Gatedielektrikum (17), welches eine Oberfläche des Kanalgebietes (15) sowie einen Randbereich (14') des ersten dotierten Gebietes (14) bedeckt,
- einer Tunnelgateelektrode (19) auf dem Tunneldielektrikum,
- einer Kanalgateelektrode (20) auf dem Gatedielektrikum, bei dem die Tunnelgateelektrode (19) und die Kanalgateelek¬ trode (20) mindestens an ihrer dem Tunneldielektrikum bzw. dem Gatedielektrikum zugewandten Oberfläche durch eine Isola¬ tionsstruktur (22) getrennt sind.
2. Halbleiterbauelement nach Anspruch 1, bei dem die Isolationsstruktur (22) die Tunnelgateelektrode (19) und die Kanalgateelektrode (20) vollständig voneinander trennt.
3. Halbleiterbauelement nach Anspruch 1, bei dem die Tunnelgateelektrode (19) und die Kanalgateelek- trode (20) an ihrer dem Tunneldielektikum bzw. dem Gatedi¬ elektrikum abgewandten Oberfläche leitend miteinander verbun¬ den sind.
4. Halbleiterbauelement nach einem der Ansprüche 1 - 3, bei dem das Tunneldielektrikum (18) und das Gatedielektrikum (17) dieselbe Schichtdicke aufweisen.
5. Halbleiterbauelement nach einem der Ansprüche 1 - 4, bei dem die Kanalgateelektrode (20) aus einer ersten (30) und einer zweiten leitenden Schicht (31), die Tunneigateelektrode (19) aus der zweiten leitenden Schicht (31) und die Isolati¬ onsstruktur (22) aus einem Spacer bestehen.
6. Halbleiterbauelement nach einem der Ansprüche 1 - 4, bei dem die Tunnelgateelektrode (19) aus einer ersten (30) und einer zweiten leitenden Schicht (31) , die Kanalgateelek¬ trode (20) aus der zweiten leitenden Schicht (31) und die Isolationsstruktur (22) aus einem Spacer bestehen.
7. Halbleiterbauelement nach einem der Ansprüche 1 - 6, bei dem die Isolationsstruktur den Randbereich (14') des er¬ sten dotierten Gebietes überdeckt.
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