DE2435892A1 - Verfahren zur herstellung von moshalbleiteranordnungen - Google Patents

Verfahren zur herstellung von moshalbleiteranordnungen

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Description

PATZNTANWÄLTE
DSPL.-SNG. LEO FLEUGHÄUS DR.-!NG. HANS LEYH
Dipl. -Ing. Ernst Rathmann
München 71. den 24. Juli 1974
Malehloretr. 42
.. _,. MO153P-1184
Unser Zeichen:
Motorola, Inc.
5725 East River Road
Chicago, Illinois S0631
USA
Verfahren zur Herstellung von MOS-Halbleiteranordnungen
Die Erfindung betrifft ein Verfahren zur Herstellung von MOS-HaIbleiteranordnungen auf einem isolierenden Substrat, wobei auf dem Substrat Siliciumbereiche in einem vorgegebenen Muster angebracht werden und insbesondere die Ausbildung von Feldern elektrischer Speichereinrichtungen, wobei vorzugsweise Metall-Nitrid-Oxyd-Siliciumtransistoren (MNOS) Verwendung finden.
Die Verwendung von MNOS-Transistoren als Speicherelemente, welche relativ beständig und elektrisch veränderbar sind, stößt bei der Herstellung zuverlässiger Elemente auf beträchtliche Schwierigkeiten. Derartige MNOS-Transistoren sind bekannt (Proceedings of the IEEE, Band 58, Nr. 8, August 1970, S. 1207). MNOS-Speichertransistoren, die einen bistabilen logischen Schaltzustand durch eine flache Bandverschiebung infolge
Fs/mü der
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der gespeicherten Ladung an der Siliciumdioxyd-Siliciumnitridjjrensschicht während des Binwirkens von Polarisationsimpulsen einnehmen^, umfassen zwei spaltenförmige Ansteuerleitungen für die Source= und Drain-Bereiche sowie eine reihenförmig verlaufende Adressenleitung für die Gate-Bereiche der Transistoren. Dabei findet für Speicherzellen eine metallische Ädressenleitung Verwendung, womit ohmischi Kontakte für diese Adressenleitung an den Gates der Transistoren vermieden werden können. Bei dieser Technologie ist jedoch eine Selbstausrichtung der metallischen Gate-Elektrode und der Source- und Drain-Bereiche nicht möglich. Die Gate-Source- und Gate-Drain-Überlappungstoler=nzen müssen bei der Herstellung der Elemente berücksichtigt werden. Dadurch müssen die Speicherelemente zwangsweise größer ausgeführt werden,, was zu einer Verschlechterung ihres charakteristischen Verhaltens durch'die Überlappungskapazitäten" führt. Durch Selbstausrichtung hergestellte Feldeffekttransistoren verwenden eine polykristalline Siliciumschicht als Gate-Elektrode, welche zur selben Zeit dotiert wird wie die Source- und Drain-Bereiche» Derartige selbstausrichtende Verfahren erfordern jedoch ohmische Kontakte zwischen der metallischen Ädressenleitung und den dotierten polykristallinen Gate-Elektroden aus (Silicium, wodurch eine weitere Vergrößerung des für ein Halbleiterelement benötigten Bereiches erforderlich wird.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem MOS-Halbleiteranordnungen und insbesondere MNOS-Halbleiteranordnungen aus spaltenartig verlaufenden Siliciummaterialstreifen,auf einem isolierenden Substrat hergestellt werden können, um Speicherelemente zu schaffen, für welche keine ohmischenKontakte benötigt werden. Diese Speicherelemente sollen in Form integrierter Schaltungen in einem matrizenartigen Feld angeordnet sein und mit· hoher Packungsdichte in einem selbst= ausrichtenden Verfahren hergestellt werden.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß auf den Silicium=
\ ~ 2™ ' bereichen
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bereichen isolierende Schichten ausgebildet werden, die als Masken zur Herstellung erster und zweiter Unterbereiche sowie von schmalen Zwischenbereichen auf dem Substrat dienen, wobei die isolierenden Schichten als Gate-Isolator jeweils die ersten und zweiten Unterbereiche teilweise und den Zwischenbereich überdecken sowie beiderseits jedes Zwischenbereiches auf dem Substrat aufliegen, daß die freiliegenden Teile der Unterbereiche unter Verwendung der isolierenden Schichten als Masken in einem Diffusionsschritt dotiert werden, und daß über die isolierenden Schichten verlaufend leitende Schichten als Gate-Elektrode angebracht werden.
Eine Weiterbildung der Erfindung besteht darin, daß auf dem. isolierenden Substrat eine erste Schicht eines leicht dotierten HalbleitermEiterials einer ersten Leitfähigkeit angebracht wird, daß Teile dieser Schiet.": zur Ausbildung einer Vielzahl langgestreckter Siliciumbereiche entfernt werden,
wobei diese langgestreckten Siliciumbereiche gegeneinander isoliert J
sind, daß in den langgestreckten Siliciumbereichen eine Vielzahl von in j einem Abstand nebeneinander angeordneten Öffnungen ausgebildet werden;
in denen das isolierende Substrat freiliegt, daß die isolierende Schicht |
auf den langgestreckten Siliciumbereichen ausgebildet wird und Teile dieser j
isolierenden Schicht-derart entfernt werden, daß nur die zwischen den Öffnungen liegenden Bereiche überdeckt sind, so daß die Gate-Isolatoren auf den langgestreckten Siliciumbereichen entstehen, daß die seitlich neben den isolierenden Schichten freiliegenden ersten und zweiten Unterbereiche :
der langgestreckten Siliciumbereiche stark dotiert werden, wobei die isolierte Schicht als Maske dient, daß die ersten und zweiten Unterbereiche mit einer isolierenden Schicht überzogen werden, daß über die gesamte Oberfläche der integrierten Schaltung eine leitende Schicht aufgebracht wird, und daß von dieser leitenden Schicht Teile derart entfernt werden, daß eine Vielzahl in einem Abstand voneinander verlaufender Leiter geschaffen werden, als Gate-Elektrode für die zugeordneten Halbleiteranordnungen wirksam
- 3 - sind.
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I IVlKJl. JcIJL -JLiUI
2.Λ.35892
Weitere Ausgestaltungen der Erfindung sind Gegenstand von weiteren Ansprüchen.
Die Merkmale und Vorteile der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung eines Ausführungsbeispieles in Verbindung mit den Ansprüchen und der Zeichnung. Es zeigen:
Fig. 1 einen Teil einer auf einem isolierenden Substrat angebrachten Halbleiterscheibe;
Fig. 2A eine Draufsicht auf den Halbleiteraufbau gemäß Fig. 1
nach einem ersten Verfahrensschritt;
Fig. 2B einen Schnitt längs der Linie 2B-2B der Fig. 2A
Fig. 3A eine Draufsicht auf den Halbleiteraufbau nach einem
weiteren Verfahrensschritt;
Fig. 3B einen Schnitt längs der Linie 3B-3B der Fig. 3A;
Fig. 4 einen Schnitt in der Ebene des Schnittes gemäß Fig. 2B
nach einem weiteren Verfahrensschritt;
Fig. 5A eine Draufsicht auf die Halbleiteranordnung nach der
Fertigstellung;
Fig. 5B einen Schnitt längs der Linie 5B-5B der Fig. 5A.
Die Erfindung wird anhand eines bevorzugten Ausführungsbeiapieles beschrieben, um ein dichtgepacktes Feld elektrisch veränderbarer Speicher-
- 4 - elemente
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elemente herzustellen, die aus Metall-Nitrid-Oxyd-Silicium-Transistoren (MNOS-Transistoren) bestehen. Diese Speicherelemente können in sogenannten nur auslesbaren Speichern (ROM-Speicher) oder in Speichern mit direktem Zugriff (RAM-Speicher) Verwendung finden. Für das Herstellungsverfahren wird von einem Grundelement gemäß Fig. I ausgegangen, das aus einer einkristallinen Siliciumschicht 12 auf e:.nem isolierenden Substrat 10 besteht, wobei die Siliciumschicht epitaxial aufgewachsen sein kann. Das isolierende Substrat 10 kann z.B. aus Spinell oder Saphir bestehen. Die Siliciumschicht 12 ist verhältnismäßig leicht dotiert und hat eine Störstellenkonzentration, die so eingestellt ist, daß sich die gewünschte Schwellspannung für die anschließend darauf hergestellten MNOS-Transistoren einstellt.
Gemäß Fig. 2A wird die Siliciumschicht 12 mit Hilfe eines herkömmlichen lithographischen Verfahrens unter Verwendung einer Ätzung mit einem Muster versehen, das vorzugsweise aus einer Vielzahl im wesentlichen parallel zueinander verlaufenden Siliciumbereichen 14 und 16 besteht, in denen Öffnungen 18, 20 und 22 sowie 24, 26 und 28 ausgebildet sind. Diese Öffnungen verlaufen durch die ganze Schicht und legen einen Teil der Oberfläche des Substrates 10, wie aus Fig. 2B hervorgeht, frei.
Im nächsten Verfahrensschritt wird gemäß den Fig. 3A und 3B eine Vielzahl von zusammengesetzten dielektrischen Bereichen 30, 32, 34 und 36 hergestellt, wobei sich der Bereich 30 über den stegförmigen Teil der Siliciumschicht zwischen den Öffnungen 18 und 20, der Bereich 32 über den stegförmigen Teil zwischen den Öffnungen 18 und 22, der Bereich 32 über den stegförmigen Teil der Siliciumschicht zwischen den öffnungen 24 und 26 und der Bereich 36 über den stegförmigen Teil der Siliciumschicht zwischen den Öffnungen 24 und 28 erstreckt. Diese zusammengesetzten dielektrischen Bereiche bzw. Schichten 'AQ, 32, 34 und 36 werden vorzugsweise dadurch hergestellt, daß thermisch eine dünne Siliciumdioxydschicht aufgewachsen wird. Die Dicke dieser dünnen Silicium-
- 5 - dioxyd-
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dioxydschicht kann in der Größenordnung von etwa 15 Abis etwa 200 A :
liegen, je nachdem, welches charakteristische Verhalten das spätere Speicherelement bezüglich der Schreibspannung, der Schreibimpulsbreite und der Beständigkeit aufweisen soll. Die Schreibspannurig ist die Spannung, welche benötigt wird, um den Zustand eines Speicherelementes zu ändern. Anschließend wird eine verhältnismäßig dicke, beispielsweise zwischen etwa 200 A und 1500 A liegende Siliciumnitrid- ',
schicht aufgebracht, wobei diese Schicht vorzugsweise auf der dünnen Siliciumdioxydschicht in herkömmlicher Weise niedergeschlagen wird. |
Mit Hilfe des bekannten lithographischen Maskier- und anschließenden ;
Ätzverfahrens werden die zusammengesetzten dielektrischen Bereiche i 30, 32, 34 und 36 hergestellt. Die verbleibenden zusammengesetzten
dielektrischen Bereiche bestehen somit aus einer Siliciumnitrid-Silicium- j
dioxydschicht, die sich bis auf die Oberfläche des Substrates 10 in den . Öffnungen erstreckt und die Wirkung eines Isolators hat. Die dünne Silicium- ι
dioxydschicht des Isolators ist mit den Bezugszeichen 30b und 34b gemäß ■
Fig. 3B und die Siliciumnitridschicht mit den Bezugszeichen 30a und 34a ;
gemäß Fig. 3B bezeichnet.
Mit dem nächsten Verfahrensschritt werden die freiliegenden Teile der j
Siliciumbereiche 14 und 16 dotiert, um eine Störstellenkonzentration in '
entgegengesetzter Leitfähigkeit zu der ursprünglichen leichten Dotierung j der Siliciumbereiche herzustellen. Dabei dienen die Isolatoren bzw. die
dielektrischen Bereiche 30, 32, 34 und 36 als Masken. Die freiliegenden j
Teile der Siliciumbereiche 14 und 16 werden somit in Längsrichtung mit * j
stark dotierten Bereichen versehen, die im wesentlichen vertikal und I
parallel zueinander verlaufen. Diese dotierten Bereiche sind später für die Source- und Drain-Bereiche der MNOS-Transistoren vorgesehen. Die dotierten Bereiche sind für den Siliciumbereich 14 in Fig. 3A mit den Bezugszeichen 52 und 54 versehen, wogegen die dotierten Bereiche für den Siliciumbereich 16 mit der, Bezugs zeichen 56 und 58 gekennzeichnet sind.
- 6 - Die
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Die Dotierung wird vorzugsweise in einem herkömmlichen Verfahren !
durchgeführt, wobei im ersten Vorfahrensschritt eine Aufdampiung :
und im zweiten Verfahrensschritt ein Eindiffundieren erfolgt. Es ist auch möglich, andere Verfahren anzuwenden, wie z.B. Ionenimplantation. Bei all diesen Verfahren wirken die isolierenden Schichten der dielektrischen
Bereiche als Masken. Der Kanalbereich der jeweiligen Transistoren verläuft in den leicht dotierten Bereichen der ursprünglichen Siliciumschicht. In Fig. 3B sind zwei solche Kanalbereiche mit den Bezugszeichen 35 und angedeutet. Entsprechendes gilt auch für die Bezugszeichen 60 und 64 gemäß Fig. 5A.
In Fig. 4 ist ein Schnitt im wesentlichen längs derselben Schnittebene wie in Fig. 2B dargestellt, der den Halbleiteraufbau nach dem nächsten Ver fahrensschritt zeigt, während welchem eine Oxydschicht 40 thermisch auf die freiliegenden Teile der Siliciumbereiche aufgebracht wird. Dabei wirken die Isolationsschichten der dielektrischen Bereiche wieder als Maske.
Die Darstellungen gemäß den Fig. 5A und 5B zeigen den Halbleiteraufbau nach dem abschließenden Verfahrensschritt, während welchem die leitenden Schichten 42 und 44 auf der Oberfläche der Halbleiteranordnung angebracht werden. Diese leitenden Schichten 42 und 44 verlaufen in einem Abstand nebeneinander im wesentlich horizontal über die Halbleiteranordnung, wobei jede einzelne Schicht als Gate-Elektrode für eine Reihe der MNOS-Transistoren dient. So dient die isolierende Schicht 42 als Gate-Elektrode für die MNOS-Transistoren 60 und 64, indem sie über die isolierenden Schichten 30 und 34 verläuft. Entsprechendes gilt für die leitence Schicht 44, die als Gate-Elektrode über den isolierenden Schichten 32 und 36 verläuft und damit die MNOS-Transistoren 62 und 64 bildet. Der Halbleiteraufbau kann entsprechend der vorstehenden Beschreibung ein Feld mit einer beliebigen Anzahl von Spalten und Reihen aus solchen MNOS-Speicherelementen umfassen.
- 7 - Die
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Die leitenden Schichten 42 und 44 können entweder aus einem Motall bestehen oder auch eine stark dotierte polykristalline Siliciumsehicht sein. Die Source- und Drain-Bereiche sind allen MNOS-Transistoren einer Spalte gemeinsam und werden durch die langgestreckten dotierten Bereiche 52 und 54 bzw. 56, 58 gebildet.
Aus der vorstehenden Beschreibung geht hervor, daß mit Hilfe der Maßnahmen der Erfindung eine matrixartige Anordnung eines Feldes von MNOS-Transistorspeicherelementen in vorteilhafter Weise geschaffen werden kann, wobei die Source- und Drain-Bereiche unter Verwendung der Gate-Isolationsbereiche als selbstausrichtende Maske beim Dotierungsprozeß in Form langgestreckter und vertikal verlaufender ' Streifen hergestellt werden können. Dadurch läßt sich die Komponentendichte innerhalb einer Schaltung wesentlich vergrößern und ferner das Verhalten der Schaltung verbessern aufgrund der verringerten, durch j
Überlappung entstehenden Streukapazitäten. Außerdem wird durch das Verfahren gemäß der Erfindung ein Halbleiteraufbau möglich, bei dem vorohmische Kontakte (preohmic contacts) an jedem einzelnen Transistor nicht mehr benötigt werden, was auch für Silicium-Gate-Halbleiteranordnungen gilt.
- 8 - Patentansprüche
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Claims (7)

  1. Patentansprüche
    l.J Verfahren zur Herstellung von MOS-Halbleiteranordnungen auf einem isolierenden Substrat, wobei auf dem Substrat Siliciumbereiche in einem vorgegebenen Muster angebracht werden, dadurch gekennzeichnet, daß auf den Siliciumbereichen (14; 16) isolierende Schichten (dielektrische Bereiche 30, 32; 34, 36) ausgebildet werden, die als Masken zur Herstellung erster und zweiter Unterbereiche (52, 54; 56, 58) sowie von schmalen Zwischenbereichen auf dem Substrat (10) dienen, wobei die isolierenden Schichten als Gate-Isolator jeweils die ersten und zweiten Unterbereiche teilweise und den Zwischenbereich überdecken sowie beiderseits jedes Zwischenbereiches auf dem Substrat (10) aufliegen, daß die freiliegenden Teile der Unterbereiche unter Verwendung derisolierenden Schichten als Masken in einem Diffusionsschritt dotiert werden, und daß über die isolierenden Schichten verlaufend leitende Schichten als Gate-Elektrode angebracht werden.
  2. 2. Verfahren nach Anspruch 1 zur Herstellung einer integrierten matrizenartig aufgebauten Schaltung, dadurch gekennzeichnet, daß auf dem isolierenden Substrat (10) eine erste Schicht (12) eines leicht dotierten Halbleiter mate rials einer ersten Leitfähigkeit angebracht wird, daß Teile dieser Schicht (12) zur Ausbildung einer Vielzahl langgestreckter Siliciumbereiche (14, 16) entfernt werden, wobei diese langgestreckten Siliciumbereiche gegeneinander isoliert sind, daß in den langgestreckten Siliciumbereichen eine Vielzahl von in einem Abstand nebeneinander angeordneten öffnungen (18, 20, 24, 28)
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    ausgebildet werden, in denen das isolierende Substrat (10) freiliegt, daß die isolierende Schicht auf den langgestreckten Siliciumbereichen ausgebildet wird und Teile dieser isolierenden Schicht derart entfernt werden, daß nur die zwischen den Öffnungen liegenden Bereiche überdeckt sind, so daß die Gate-Isolatoren (30, 32; 34, 36) auf den langgestreckten Siliciumbereichen entstehen, 'daß die seitlich neben .
    den isolierenden Schichten freiliegenden ersten und zweiten Unterbe- [
    reiche der langgestreckten Siliciumbereiche stark dotiert werden, wo- j
    bei die isolierte Schicht als Maske dient, daß die ersten und zweiten I
    Unterbereiche mit einer isolierenden Schicht (40) überzogen werden, f
    daß über die gesamte Oberfläche der integrierten Schaltung eine leiten- j
    de Schicht aufgebracht wird, und daß von dieser leitenden Schicht Teile ;
    derart entfernt werden, daß eine Vielzahl in einem Abstand von-einander j
    verlaufenderLeiter (42, 44) geschaffen werden, die als Gate-Elektrode j
    für die zugeordneten Halbleiteranordnungen wirksam sind. '
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die isolierenden Schichten (30, 32, 34, 36) aus zwei Schichten bestehen.
  4. 4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das isolierende Substrat aus Spinell oder Saphir ausgebildet ist.
  5. 5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste isolierende Schicht aus Siliciumdioxyd mit einer Dicke von etwa 15 Abis etwa 200 Aund die zweite isolierende Schicht aus Siliciumnitrid mit einer Dicke von etwa 200 A bis etwa 1 500 ä ausgebildet wird.
  6. 6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierung der ersten und zweiten Unterbereiche in einem Diffusionsverfahren erfolgt.
    50 9 808/07 71
  7. 7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierung der ersten und zweiten Unterbereiche durch eine Ionenimplantation erfolgt.
    9 * · ♦
    509808/0771
    Leerse ite
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