CN116230636A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供衬底，衬底包括基底、牺牲鳍部和若干器件鳍部，衬底包括隔离区和若干器件区，若干器件鳍部位于器件区，牺牲鳍部位于隔离区；在衬底上形成初始隔离层，初始隔离层覆盖器件鳍部、牺牲鳍部的侧壁；去除牺牲鳍部，在初始隔离层内形成隔离开口；在隔离开口内形成介电鳍部；形成栅极结构，栅极结构横跨位于器件区上的若干器件鳍部，栅极结构露出介电鳍部的顶部表面。通过去除牺牲鳍部形成隔离开口，使得位于介电鳍部两侧的栅极结构之间的间隔较小。当位于所述介电鳍部两侧的栅极结构之间的间隔较小时，对应的所述栅极结构的体积增大，进而使得后续在所述栅极结构上形成导电结构的设计窗口增大。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
在集成电路的制造过程中，需要采用栅极切断工艺对条状栅极进行切断，切断后栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断，能够高精度地缩小栅极切断后断开的栅极间的对接方向间距。
然而，现有技术采用栅极切断工艺所形成的半导体结构仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的相互分立的牺牲鳍部和若干器件鳍部，所述衬底包括隔离区以及若干器件区，所述隔离区位于相邻的所述器件区之间，若干所述器件鳍部分别位于所述器件区，所述牺牲鳍部位于所述隔离区；在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述器件鳍部和所述牺牲鳍部的侧壁；去除所述牺牲鳍部，在所述初始隔离层内形成隔离开口；在所述隔离开口内形成介电鳍部，所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面；在形成所述介电鳍部之后，回刻蚀所述初始隔离层，形成隔离层，所述隔离层的顶部表面低于所述器件鳍部的顶部表面；在所述隔离层上形成栅极结构，所述栅极结构横跨位于所述器件区上的若干器件鳍部，且所述栅极结构覆盖所述介电鳍部的侧壁，暴露出所述介电鳍部的顶部表面。
可选的，所述器件鳍部的宽度为2纳米～32纳米；所述牺牲鳍部的宽度为2纳米～32纳米。
可选的，所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面100埃～300埃。
可选的，所述器件鳍部上具有第一掩膜层；所述牺牲鳍部的顶部表面具有第二掩膜层，且所述第二掩膜层的材料与所述初始隔离层的材料不同。
可选的，去除所述牺牲鳍部，在所述初始隔离层内形成隔离开口的方法包括：在所述初始隔离层上形成图形化层，所述图形化层暴露出所述第二掩膜层的顶部表面；以所述图形化层为掩膜刻蚀所述第二掩膜层和所述牺牲鳍部，在所述初始隔离层内形成隔离开口。
可选的，在形成所述介电鳍部之后，且在回刻蚀所述初始隔离层之前，还包括：去除所述第一掩膜层。
可选的，所述第二掩膜层的材料包括：氮化硅。
可选的，所述第一掩膜层和所述第二掩膜层的高度为：100埃～300埃。
可选的，所述介电鳍部的材料与所述初始隔离层的材料不同。
可选的，所述介电鳍部的材料包括：碳、碳化硅、碳氧化硅、氮氧化硅；所述初始隔离层的材料包括：氧化硅、碳氧化硅或氮氧化硅。
可选的，所述栅极结构的形成方法包括：在所述衬底上形成介质层，所述介质层内具有栅极开口；在所述栅极开口内形成初始栅极结构，所述初始栅极结构横跨所述介电鳍部和若干所述器件鳍部；对所述初始栅极结构进行平坦化处理，直至暴露出所述介电鳍部的顶部表面为止，形成所述栅极结构。
可选的，在所述隔离开口内形成介电鳍部的方法包括：在所述隔离开口内以及所述初始隔离层的顶部表面形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述初始隔离层的顶部表面为止，形成所述介电鳍部。
相应的，在本发明的技术方案中还提供一种半导体结构，包括：衬底，所述衬底包括基底以及位于所述基底上的相互分立的介电鳍部和若干器件鳍部，所述衬底包括隔离区以及若干器件区，所述隔离区位于相邻的所述器件区之间，若干所述器件鳍部分别位于所述器件区，所述介电鳍部位于所述隔离区上，且所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面；位于所述衬底上的隔离层，所述隔离层覆盖所述器件鳍部和所述介电鳍部的部分侧壁，且所述隔离层的顶部表面分别低于所述器件鳍部和所述介电鳍部的顶部表面；位于所述隔离层上的栅极结构，所述栅极结构横跨位于所述器件区上的若干器件鳍部，且所述栅极结构覆盖所述介电鳍部的侧壁，暴露出所述介电鳍部的顶部表面；位于所述栅极结构两侧的侧墙结构；位于所述栅极结构两侧所述器件鳍部内的源漏掺杂层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案的形成方法中，由于所述牺牲鳍部和若干所述器件鳍部通过自对准多重图形化工艺形成的。因此，形成的所述牺牲鳍部的宽度尺寸较小。当通过去除所述牺牲鳍部形成所述隔离开口时，使得形成的隔离开口的宽度尺寸也较小，进而使得位于所述介电鳍部两侧的栅极结构之间的间隔较小。当位于所述介电鳍部两侧的栅极结构之间的间隔较小时，对应的所述栅极结构的体积增大，进而使得后续在所述栅极结构上形成导电结构的设计窗口增大。
进一步，所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面100埃～300埃。当所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面大于300埃时，会增大形成所述器件鳍部和所述牺牲鳍部的工艺难度，使得所述器件鳍部和所述牺牲鳍部的形貌难以控制；当所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面小于100埃时，会使得最终形成的栅极结构的高度过低，且在平坦化所述初始栅极结构以形成所述栅极结构的过程中，平坦化的工艺难度增大。
进一步，所述第二掩膜层的材料与所述初始隔离层的材料不同；去除所述第二掩膜层和所述牺牲鳍部，在所述初始隔离层内形成隔离开口的方法包括：在所述初始隔离层上形成图形化层，所述图形化层暴露出所述第二掩膜层的顶部表面；以所述图形化层为掩膜刻蚀所述第二掩膜层和所述牺牲鳍部，在所述初始隔离层内形成隔离开口。通过自对准刻蚀工艺去除所述第二掩膜层和所述牺牲鳍部，能够有效降低工艺难度。
进一步，所述介电鳍部的材料与所述初始隔离层的材料不同。能够在回刻蚀所述初始隔离层的过程中，减小对所述介电鳍部的刻蚀损伤，保证了所述介电鳍部对相邻所述栅极结构之间的隔离效果。
附图说明
图1至图4是一种半导体结构的结构示意图；
图5至图11是本发明半导体结构形成方法实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术采用栅极切断工艺所形成的半导体结构仍存在诸多问题。以下将结合附图进行具体说明。
图1至图4是一种半导体结构的结构示意图。
请参考图1和图2，图2是图1中沿A-A线截面示意图，提供衬底100，所述衬底100上具有若干相互分立的鳍部101；在所述衬底100上形成初始栅极结构102和介质层103，所述初始栅极结构102沿第一方向X横跨若干所述鳍部101，所述介质层103覆盖所述初始栅极结构102，且所述介质层103暴露出所述初始栅极结构102的顶部表面。
请参考图3，图3和图2的视图方向一致，沿第二方向Y去除部分所述初始栅极结构102，在所述介质层103内形成隔离开口104，所述第一方向X与所述第二方向Y垂直，所述隔离开口104沿所述第二方向Y贯穿所述初始栅极结构102，使得所述初始栅极结构102形成第一栅极结构106和所述第二栅极结构107。
请参考图4，在所述隔离开口104内形成介电鳍部105。
在本实施例中，所述隔离开口104是在形成所述初始栅极结构102之后采用光罩刻蚀形成。由于现有的EUV(极紫外光)工艺最大限度可以实现18纳米的切割。因此，最终形成的所述隔离开口108的宽度d1至少为18纳米。
然而，当所述隔离开口108的尺寸较大时，对应的所述第一栅极结构106和所述第二栅极结构107的体积会减小，进而使得后续在所述第一栅极结构106和所述第二栅极结构107上形成导电结构(未图示)的设计窗口减小。
在此基础上，本发明提供一种半导体结构及其形成方法，通过去除所述牺牲鳍部形成所述隔离开口，能够有效减小所述隔离开口的宽度，进而使得位于所述介电鳍部两侧的栅极结构之间的间隔较小。当位于所述介电鳍部两侧的栅极结构之间的间隔较小时，对应的所述栅极结构的体积增大，进而使得后续在所述栅极结构上形成导电结构的设计窗口增大。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图5至图11是本发明半导体结构形成方法实施例各步骤结构示意图。
请参考图5和图6，图5是半导体结构立体图，图6是图5中沿A-A线截面示意图，提供衬底，所述衬底包括基底200以及位于所述基底200上的相互分立的牺牲鳍部201和若干器件鳍部202，所述衬底包括隔离区I以及若干器件区II，所述隔离区I位于相邻的所述器件区II之间，若干所述器件鳍部202分别位于所述器件区II，所述牺牲鳍部201位于所述隔离区I。
在本实施例中，所述衬底的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成第一掩膜层203和第二掩膜层204；以所述第一掩膜层203和所述第二掩膜层204为掩膜刻蚀所述初始衬底，形成所述衬底。
在本实施例中，在所述初始衬底上形成所述第一掩膜层203和所述第二掩膜层204的方法包括：在所述初始衬底上形成掩膜结构(未图示)；在所述掩膜结构上形成第一牺牲膜(未图示)；在所述第一牺牲膜上形成若干相互分立的第二牺牲层(未图示)；在所述第二牺牲层侧壁形成第一侧墙(未图示)；去除所述第二牺牲层，以所述第一侧墙为掩膜刻蚀所述第一牺牲膜，形成若干相互分立的第一牺牲层；在所述第一牺牲层的侧壁形成第二侧墙；去除所述第一牺牲层，以所述第二侧墙为掩膜刻蚀所述掩膜结构，直至暴露出所述初始衬底的顶部表面为止，形成所述第一掩膜层和所述第二掩膜层。
在本实施例中，所述第一掩膜层203和所述第二掩膜层204通过自对准多重图形化工艺形成，能够使得形成的所述第一掩膜层203和所述第二掩膜层204的宽度较小，进而使得以所述第一掩膜层203和所述第二掩膜层204为掩膜所形成的器件鳍部202和所述牺牲鳍部201的宽度也较小，且形成所述器件鳍部202和所述牺牲鳍部201的宽度尺寸会小于EUV(极紫外光)刻蚀工艺的最大限度尺寸，所述宽度方向与所述器件鳍部202和所述牺牲鳍部201延伸的方向垂直，且平行于所述衬底的表面。当所述器件鳍部202和所述牺牲鳍部201的宽度尺寸减小时，能够有效提升最终形成的半导体结构的集成度。
在本实施例中，所述器件鳍部202的宽度为2纳米～32纳米；所述牺牲鳍部201的宽度为2纳米～32纳米。
在本实施例中，在形成所述衬底之后，所述第一掩膜层203保留在所述器件鳍部202上，所述第二掩膜层204保留在所述牺牲鳍部201上。
在本实施例中，所述第一掩膜层203和所述第二掩膜层204的高度为：100埃～300埃。
在本实施例中，所述第一掩膜层203和所述第二掩膜层204的材料均采用氮化硅。
在本实施例中，所述初始衬底的材料为硅；在其他实施例中，所述初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述器件鳍部202和所述牺牲鳍部201的材料为硅；在其他的实施例中，所述器件鳍部和所述牺牲鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
请参考图7，图7和图6的视图方向一致，在所述衬底上形成初始隔离层205，所述初始隔离层205覆盖所述器件鳍部202和所述牺牲鳍部201的侧壁。
在本实施例中，所述初始隔离层205还覆盖所述第一掩膜层203和所述第二掩膜层204的侧壁。
在本实施例中，所述初始隔离层205的形成工艺采用化学气相沉积工艺。
在本实施例中，所述第二掩膜层204的材料与所述初始隔离层205的材料不同，在后续去除所述第二掩膜层204和所述牺牲鳍部201的过程中，能够采用自对准刻蚀工艺去除所述第二掩膜层204和所述牺牲鳍部201，进而有效降低工艺难度。
在本实施例中，所述初始隔离层205的材料采用氧化硅；在其他实施例中，所述初始隔离层的材料还可以采用碳氧化硅或氮氧化硅。
请参考图8，在形成所述初始隔离层205之后，去除所述牺牲鳍部201，在所述初始隔离层205内形成隔离开口206。
在本实施例中，去除所述牺牲鳍部201，在所述初始隔离层205内形成隔离开口206的方法包括：在所述初始隔离层206上形成图形化层(未图示)，所述图形化层暴露出所述第二掩膜层204的顶部表面；以所述图形化层为掩膜刻蚀所述第二掩膜层204和所述牺牲鳍部201，在所述初始隔离层205内形成隔离开口206。通过自对准刻蚀工艺去除所述第二掩膜层204和所述牺牲鳍部201，能够有效降低工艺难度。
在本实施例中，去除所述第二掩膜层204和所述牺牲鳍部201的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述第二掩膜层和所述牺牲鳍部的工艺还可以采用干法刻蚀工艺。
在本实施例中，在形成所述隔离开口206之后，去除所述图形化层。
请参考图9，在所述隔离开口206内形成介电鳍部207，所述介电鳍部207的顶部表面高于所述器件鳍部202的顶部表面。
在本实施例中，在所述隔离开口206内形成介电鳍部207的方法包括：在所述隔离开口206内以及所述初始隔离层205的顶部表面形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述初始隔离层的顶部表面为止，形成所述介电鳍部207。
在本实施例中，所述介电鳍部207的顶部表面高于所述器件鳍部202的顶部表面100埃～300埃。当所述介电鳍部207的顶部表面高于所述器件鳍部202的顶部表面大于300埃时，会增大形成所述器件鳍部202和所述牺牲鳍部201的工艺难度，使得所述器件鳍部202和所述牺牲鳍部201的形貌难以控制；当所述介电鳍部207的顶部表面高于所述器件鳍部202的顶部表面小于100埃时，会使得后续形成的栅极结构的高度过低，且在平坦化初始栅极结构以形成栅极结构的过程中，平坦化的工艺难度增大。
在本实施例中，所述介电鳍部207的材料与所述初始隔离层205的材料不同。目的在于：在后续回刻蚀所述初始隔离层205的过程中，减小对所述介电鳍部207的刻蚀损伤，保证了所述介电鳍部207对后续形成的相邻栅极结构之间的隔离效果。
在本实施例中，所述介电鳍部207的材料采用碳化硅；在其他实施例中，所述介电鳍部的材料还可采用碳、碳氧化硅、氮氧化硅。
在本实施例中，请继续图9，在形成所述介电鳍部207之后，还包括：去除所述第一掩膜层203。
在本实施例中，去除所述第一掩膜层203的过程与去除所述第二掩膜层204的过程一致，在此将不再进行赘述。
请参考图10，在形成所述介电鳍部207之后，回刻蚀所述初始隔离层205，形成隔离层208，所述隔离层208的顶部表面低于所述器件鳍部202的顶部表面。
在本实施例中，回刻蚀所述初始隔离层205的工艺采用湿法刻蚀工艺；在其他实施例中，回刻蚀所述初始隔离层的工艺还可以采用干法刻蚀工艺。
请参考图11，在所述隔离层208上形成栅极结构209，所述栅极结构209横跨位于所述器件区II上的若干器件鳍部202，且所述栅极结构209覆盖所述介电鳍部207的侧壁，暴露出所述介电鳍部207的顶部表面。
在本实施例中，所述栅极结构209的形成方法包括：在所述衬底上形成介质层210，所述介质层210内具有栅极开口(未标示)；在所述栅极开口内形成初始栅极结构(未图示)，所述初始栅极结构横跨所述介电鳍部207和若干所述器件鳍部202；对所述初始栅极结构进行平坦化处理，直至暴露出所述介电鳍部207的顶部表面为止，形成所述栅极结构209。
在本实施例中，所述介质层210的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以采用低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介质材料(指相对介电常数低于2.5的介质材料)。
在本实施例中，在形成所述栅极结构209的过程中，还包括：在所述栅极结构209两侧的器件鳍部202内形成源漏掺杂层(未图示)。由所述器件鳍部202、源漏掺杂层和栅极结构209构成一个完整的晶体管结构。
在本实施例中，由于所述牺牲鳍部201和若干所述器件鳍部202通过自对准多重图形化工艺形成的。因此，形成的所述牺牲鳍部201的宽度尺寸小于EUV(极紫外光)刻蚀工艺的最大限度尺寸。当通过去除所述牺牲鳍部201形成所述隔离开口206时，使得形成的隔离开口206的宽度尺寸也较小，进而使得位于所述介电鳍部207两侧的栅极结构209之间的间隔较小。当位于所述介电鳍部207两侧的栅极结构209之间的间隔较小时，对应的所述栅极结构209的体积增大，进而使得后续在所述栅极结构209上形成导电结构(未图示)的设计窗口增大。
相应的，在本发明的实施例中还提供一种半导体结构，请继续参考图11包括：衬底，衬底，所述衬底包括基底200以及位于所述基底200上的相互分立的介电鳍部207和若干器件鳍部202，所述衬底包括隔离区I以及若干器件区II，所述隔离区I位于相邻的所述器件区II之间，若干所述器件鳍部202分别位于所述器件区II，所述介电鳍部207位于所述隔离区I上，且所述介电鳍部207的顶部表面高于所述器件鳍部202的顶部表面；位于所述衬底上的隔离层208，所述隔离层208覆盖所述器件鳍部202和所述介电鳍部207的部分侧壁，且所述隔离层208的顶部表面分别低于所述器件鳍部202和所述介电鳍部207的顶部表面；位于所述隔离层208上的栅极结构209，所述栅极结构209横跨位于所述器件区II上的若干器件鳍部202，且所述栅极结构209覆盖所述介电鳍部207的侧壁，暴露出所述介电鳍部207的顶部表面；位于所述栅极结构209两侧的侧墙结构(未图示)；位于所述栅极结构209两侧所述器件鳍部202内的源漏掺杂层(未图示)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底以及位于所述基底上的相互分立的牺牲鳍部和若干器件鳍部，所述衬底包括隔离区以及若干器件区，所述隔离区位于相邻的所述器件区之间，若干所述器件鳍部分别位于所述器件区，所述牺牲鳍部位于所述隔离区；
在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述器件鳍部和所述牺牲鳍部的侧壁；
去除所述牺牲鳍部，在所述初始隔离层内形成隔离开口；
在所述隔离开口内形成介电鳍部，所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面；
在形成所述介电鳍部之后，回刻蚀所述初始隔离层，形成隔离层，所述隔离层的顶部表面低于所述器件鳍部的顶部表面；
在所述隔离层上形成栅极结构，所述栅极结构横跨位于所述器件区上的若干器件鳍部，且所述栅极结构覆盖所述介电鳍部的侧壁，暴露出所述介电鳍部的顶部表面。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述器件鳍部的宽度为2纳米～32纳米；所述牺牲鳍部的宽度为2纳米～32纳米。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面100埃～300埃。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述器件鳍部上具有第一掩膜层；所述牺牲鳍部的顶部表面具有第二掩膜层，且所述第二掩膜层的材料与所述初始隔离层的材料不同。
5.如权利要求4所述半导体结构的形成方法，其特征在于，去除所述牺牲鳍部，在所述初始隔离层内形成隔离开口的方法包括：在所述初始隔离层上形成图形化层，所述图形化层暴露出所述第二掩膜层的顶部表面；以所述图形化层为掩膜刻蚀所述第二掩膜层和所述牺牲鳍部，在所述初始隔离层内形成隔离开口。
6.如权利要求4所述半导体结构的形成方法，其特征在于，在形成所述介电鳍部之后，且在回刻蚀所述初始隔离层之前，还包括：去除所述第一掩膜层。
7.如权利要求4所述半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括：氮化硅。
8.如权利要求4所述半导体结构的形成方法，其特征在于，所述第一掩膜层和所述第二掩膜层的高度为：100埃～300埃。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述介电鳍部的材料与所述初始隔离层的材料不同。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述介电鳍部的材料包括：碳、碳化硅、碳氧化硅、氮氧化硅；所述初始隔离层的材料包括：氧化硅、碳氧化硅或氮氧化硅。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅极结构的形成方法包括：在所述衬底上形成介质层，所述介质层内具有栅极开口；在所述栅极开口内形成初始栅极结构，所述初始栅极结构横跨所述介电鳍部和若干所述器件鳍部；对所述初始栅极结构进行平坦化处理，直至暴露出所述介电鳍部的顶部表面为止，形成所述栅极结构。
12.如权利要求1所述半导体结构的形成方法，其特征在于，在所述隔离开口内形成介电鳍部的方法包括：在所述隔离开口内以及所述初始隔离层的顶部表面形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述初始隔离层的顶部表面为止，形成所述介电鳍部。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底以及位于所述基底上的相互分立的介电鳍部和若干器件鳍部，所述衬底包括隔离区以及若干器件区，所述隔离区位于相邻的所述器件区之间，若干所述器件鳍部分别位于所述器件区，所述介电鳍部位于所述隔离区上，且所述介电鳍部的顶部表面高于所述器件鳍部的顶部表面；
位于所述衬底上的隔离层，所述隔离层覆盖所述器件鳍部和所述介电鳍部的部分侧壁，且所述隔离层的顶部表面分别低于所述器件鳍部和所述介电鳍部的顶部表面；
位于所述隔离层上的栅极结构，所述栅极结构横跨位于所述器件区上的若干器件鳍部，且所述栅极结构覆盖所述介电鳍部的侧壁，暴露出所述介电鳍部的顶部表面；
位于所述栅极结构两侧的侧墙结构；
位于所述栅极结构两侧所述器件鳍部内的源漏掺杂层。
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CN117677192A (zh) * 2024-01-31 2024-03-08 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件
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