KR20200026626A - 크로스바 메모리 구조를 이용한 뉴로모픽 소자 - Google Patents
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Abstract
본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자는 제 1 방향으로 서로 나란하게 연장 형성된 복수의 게이트 전극들, 제 1 방향으로 서로 나란하게 연장 형성된 복수의 드레인 전극들, 게이트 전극들과 드레인 전극들 사이에서 제 1 방향과 교차하도록 배치되며, 서로 나란하게 연장 형성된 복수의 소스 전극들, 게이트 전극들과 소스 전극들의 교차지점에, 소스 전극과 인접한 순서에 따라 순차적으로 적층된 터널링 절연막, 전하 저장층 및 게이트 절연막들, 드레인 전극들과 소스 전극들의 교차지점에서, 채널 층으로서 이종 접합된 n형 반도체층 및 P 형 반도체층들을 포함하되, 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극은 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
Description
본 발명은 크로스바 메모리 구조를 이용한 수직형 트랜지스터 기반 뉴로모픽 소자에 대한 것이다.
최근 들어 인공 신경망을 하드웨어적으로 구현한 뉴로모픽 소자에 대한 연구가 다양한 방향으로 진행되고 있다. 뉴로모픽 소자는 생체의 뇌신경계를 이루는 뉴런과 시냅스의 구조를 모방한 것으로, 대체로 시냅스 전에 위치한 시냅스 전 뉴런(Pre neuron), 시냅스, 시냅스 후에 위치한 시냅스 후 뉴런(Post neuron)의 구조를 갖는다. 시냅스는 뉴런과 뉴런 사이의 연결 지점으로써, 양쪽 뉴런에서 발생한 스파이크 (spike) 신호에 따라 시냅스무게 (synaptic weight)를 조절하며 (updating), 이를 저장하는 (memorizing) 기능을 가진다.
한편, 크로스바 메모리는 저항 메모리(resistive random access memory), 상변화 메모리 (phase-change random access memory), 전도성 브리징 메모리 (conductive bridging random access memory)와 같은 2 단자 (terminal) 메모리 소자를 기반으로 하는 시냅스 소자연구에서 가장 많이 사용되는 구조이다. 크로스바 메모리 구조는 단순한 구조와 더불어 높은 밀도의 소자 어레이 구현이 가능하다는 장점 덕분에 뉴로모픽 시냅스 소자로의 응용에 적합하다. 하지만, 크로스바 어레이를 갖는 2 단자 메모리 기반 시냅스 소자들은 하나의 단자는 접지로 사용하고, 나머지 하나의 단자에 전압 펄스를 인가하여 소자의 내부 저항 값을 바꿔줌으로써 시냅스를 학습시킨 후에 다시 전압을 인가하여 시냅스 소자의 저항 값을 읽어 소자를 검증한다. 따라서 학습된 시냅스의 저항을 검증할 때 인가된 전압에 의해 학습된 시냅스의 저항 값이 바뀌는 현상이 발생하는 치명적인 단점이 존재한다. 이는 시냅스 소자의 정밀한 저항 제어를 힘들게 하여 뉴로모픽 시스템의 학습률을 현저히 떨어뜨리게 된다. 최근 2 단자 메모리 기반 시냅스 소자의 약점을 보완하기 위하여 3 단자 트랜지스터 기반 시냅스 소자들이 보고되었으나, 수평 트랜지스터 특성상 2 단자 구조에 비해 소자가 차지하는 면적이 상당히 크기 때문에 매우 높은 밀도의 시냅스 소자 어레이로 구성되는 전체 뉴로모픽 시스템의 적용에 한계가 있었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 일부 실시 예는 2단자 소자 기반 시냅스 소자의 성능을 보완할 수 있는 3단자 기반 시냅스 소자를 제공하되, 크로스바 메모리 구조를 수직형 트랜지스터 형태로 제공하여 소자의 안정적인 성능을 확보함과 동시에 소자 밀도를 증가시킬 수 있는 뉴로모픽 소자 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자는 제 1 방향으로 서로 나란하게 연장 형성된 복수의 게이트 전극들, 제 1 방향으로 서로 나란하게 연장 형성된 복수의 드레인 전극들, 게이트 전극들과 드레인 전극들 사이에서 제 1 방향과 교차하도록 배치되며, 서로 나란하게 연장 형성된 복수의 소스 전극들, 게이트 전극들과 소스 전극들의 교차지점에, 소스 전극과 인접한 순서에 따라 순차적으로 적층된 터널링 절연막, 전하 저장층 및 게이트 절연막들, 드레인 전극들과 소스 전극들의 교차지점에서, 채널 층으로서 이종 접합된 n형 반도체층 및 P 형 반도체층들을 포함하되, 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극은 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
본 발명의 제 2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법은 기판상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 게이트 전극들을 형성하는 단계; 게이트 전극들의 상부에서 하기의 소스 전극들과 교차할 지점에 게이트 절연막을 형성하는 단계; 게이트 절연막의 상부에 전하 저장층을 형성하는 단계; 전하 저장층의 상부에 터널링 절연막을 형성하는 단계; 제 1 방향과 교차하도록 배치되며, 터널링 절연막의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들을 형성하는 단계; 소스 전극들의 상부에서 하기의 드레인 전극들과 교차할 지점에 n형 반도체층 및 P 형 반도체층들을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층을 형성하는 단계; 및 소스 전극들과 교차하도록 배치되며, 채널 층의 상부에 제 1 방향으로 서로 나란하게 연장 되도록 복수의 드레인 전극들을 형성하는 단계를 포함하되, 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극은 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
본 발명의 제 3 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법은 기판상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 드레인 전극들을 형성하는 단계; 드레인 전극들의 상부에서 하기의 소스 전극들과 교차할 지점에 n형 반도체층 및 P 형 반도체층들을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층을 형성하는 단계; 제 1 방향과 교차하도록 배치되며, 채널 층의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들을 형성하는 단계; 소스 전극들의 상부에 하기의 게이트 전극들과 교차할 지점에 터널링 절연막을 형성하는 단계; 터널링 절연막의 상부에 전하 저장층을 형성하는 단계; 전하 저장층의 상부에 게이트 절연막을 형성하는 단계; 소스 전극들과 교차하도록 배치되며, 게이트 절연막의 상부에 제 1 방향으로 서로 나란하게 연장 되도록 복수의 게이트 전극들을 형성하는 단계를 포함하되, 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극은 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
전술한 본 발명의 과제 해결 수단에 의하면, 본 발명은 크로스바 어레이 구조를 이용하여 새로운 형태의 수직형 트랜지스터 기반 시냅스 어레이를 구현함으로써 기존 2 단자 소자가 지니는 성능의 한계를 극복함과 동시에 높은 소자의 밀도를 확보하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 2차원 시냅스 소자 구조를 도시한 도면이다.
도 3은 기존의 수직형 트랜지스터 기본 동작 원리를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 뉴로모픽 소자에 의해 구현되는 시냅스 소자의 학습 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 7은 본 발명의 제2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 8은 도 7의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 채널 층의 에너지 밴드 다이어그램을 도시한 도면이다.
도 10은 본 발명의 일 실시예에 따른 뉴로모픽 소자의 크로스바 어레이에 발생하는 스니크 패스(sneak path)의 문제를 해결하는 원리를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 2차원 시냅스 소자 구조를 도시한 도면이다.
도 3은 기존의 수직형 트랜지스터 기본 동작 원리를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 뉴로모픽 소자에 의해 구현되는 시냅스 소자의 학습 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 7은 본 발명의 제2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 8은 도 7의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 채널 층의 에너지 밴드 다이어그램을 도시한 도면이다.
도 10은 본 발명의 일 실시예에 따른 뉴로모픽 소자의 크로스바 어레이에 발생하는 스니크 패스(sneak path)의 문제를 해결하는 원리를 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 사시도이다.
도1의 (a)는 뉴로모픽 소자의 크로스바 어레이 구조를 도시한 것이고, 도1의 (b)는 크로스바 에러이 구조에서 하나의 시냅스 소자 부분만을 도시한 도면이다.
도 1을 참조하면, 크로스바 메모리 구조를 이용한 뉴로모픽 소자는 제 1 방향으로 서로 나란하게 연장 형성된 복수의 게이트 전극들, 제 1 방향으로 서로 나란하게 연장 형성된 복수의 드레인 전극들(108), 게이트 전극들(101)과 드레인 전극들(108) 사이에서 제 1 방향과 교차하도록 배치되며, 서로 나란하게 연장 형성된 복수의 소스 전극들(105), 게이트 전극들(101)과 소스 전극들(105)의 교차지점에, 소스 전극(105)과 인접한 순서에 따라 순차적으로 적층된 터널링 절연막(104), 전하 저장층(103) 및 게이트 절연막들(102), 드레인 전극들(108)과 소스 전극들(105)의 교차지점에서, 채널 층으로서 이종 접합된 n형 반도체층(107) 및 P 형 반도체층(106)들을 포함하되, 소스 전극들(105)은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들(108)은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극(101)은 전하 저장층(103)에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
예시적으로, 터널링 절연막(104)은 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소(h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하되, 미리 설정된 터널링 가능 두께 이하로 그 두께가 제한될 수 있다.
일 예로, 전하 저장층(103)은 그래핀(graphene), 환원된 산화그래핀(rGO) 또는 금 나노입자(AuNPs)를 성장, 증착 또는 코팅하여 형성될 수 있다. 다른 예로, 전하 저장층(103)은 게이트 절연막(102)에 산소(O2) 또는 사플루오린화탄소(CF4) 기체를 이용한 플라즈마 처리를 통해 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 2차원 시냅스 소자 구조를 도시한 도면이다.
도 2를 참조하면 본 발명의 뉴로모픽 소자는 소스 전극들(105)에 인가되는 입력 전압(VS) 신호에 따라 드레인 전극들(108)에서 출력되는 출력 전류(ID)를 기초로 채널 전도도를 확인하고, 게이트 전극(101)에 인가될 전압(VG)을 조절하는 제어부(미도시)를 더 포함한다. 예시적으로, 소스 전극들(105)은 게이트 전압(VG)을 통해 일함수가 조절될 수 있는 그래핀 또는 환원된 산화그래핀으로 형성될 수 있다.
일 예로, 도2에 도시된 것처럼, 소스 전극(105)의 상부에 p형 반도체층(106)이 적층되고, p형 반도체층(106)의 상부에 n형 반도체층(107)이 순차적으로 적층될 경우, 여기서 제어부(미도시)는 하드웨어 기반 역전파 알고리즘에 따라 채널 전도도의 증감 여부를 결정하고, 채널 전도도의 증가가 필요한 경우 게이트 전극(101)에 양의 전압을 인가하고, 채널 전도도의 감소가 필요한 경우 게이트 전극(101)에 음의 전압을 인가할 수 있다.
다른 예로, 소스 전극(105)의 상부에 n형 반도체층(107)이 적층되고, n형 반도체층(107)의 상부에 p형 반도체층(106)이 순차적으로 적층될 경우, 여기서 제어부(미도시)는 하드웨어 기반 역전파 알고리즘에 따라 채널 전도도의 증감 여부를 결정하고, 채널 전도도의 증가가 필요한 경우 게이트 전극(101)에 음의 전압을 인가하고, 채널 전도도의 감소가 필요한 경우 게이트 전극(101)에 양의 전압을 인가할 수 있다.
이하에서는 도 3을 참조하여 수직형 3단자 트랜지스터의 기본 동작 원리에 대하여 설명하고자 한다.
도 3은 기존의 수직형 트랜지스터 기본 동작 원리를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 뉴로모픽 소자에 의해 구현되는 시냅스 소자의 학습 원리를 설명하기 위한 도면이다.
한편, 생물학적 시냅스의 구조와 기본 동작 원리를 살펴보면 시냅스는 뉴런과 뉴런 사이의 연결 지점으로써, 양쪽 뉴런에서 발생한 스파이크(spike) 신호에 따라 시냅스무게(synaptic weight)를 조절하며(updating), 이를 저장하는(memorizing) 기능을 가진다. 이와 같이 실제 생물학적인 시냅스 동작은 2단자(시냅스 전 뉴런과 시냅스 후 뉴런)의 상호작용에 의해서 이루어진다.
그러나, 도 2 및 도 3을 참조하면, 본 발명에서 제안된 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 기본 동작은 수직형 3단자 트랜지스터의 동작원리와 동일하다. 구체적으로, 수직형 트랜지스터는 그래핀과 같이 전기장에 의해 페르미 레벨이 조절될 수 있는 물질을 소스 전극(105)으로 사용하고, p형 및 n형 반도체층(채널 층, 106-107)을 소스 전극(105) 바로 위쪽에 배치함으로써 전류 흐름이 수직방향이 되게 된다. 이때, 전류제어는 게이트 전극(101)에 의해 이루어지는데, 게이트 전극(101)에 의해 형성된 전기장은 소스 전극(105)의 페르미 레벨을 변화시킨다. 이에 따라, 소스 전극(105)과 채널 층(106-107) 간 전위 장벽 높이가 변화하면서 결과적으로 소스 전극(105)으로부터 채널 층(106-107)으로 흐르는 전류가 제어된다.
이하에서는 도 4를 참조하여 수직형 트랜지스터의 기본 동작 원리에 추가적으로, 본 발명에서 제안된 전하 저장층(103)이 집적된 시냅스 소자의 학습 원리를 설명하고자 한다.
도 2 및 도 4를 참조하면 본 발명에서 제안된 뉴로모픽 시냅스 소자는 수직형 3단자 소자로서, 소스 전극(105), 드레인 전극(108) 및 게이트 전극(101)으로 구성되며, 3 단자의 상호작용에 의해 시냅스의 동작이 수행될 수 있다. 여기서, 소스 전극(105)은 시냅스 전 뉴런 연결 단자로서 기능하고, 드레인 전극(108)은 시냅스 후 뉴런 연결 단자로서 기능을 수행할 수 있다. 또한, p형 반도체(106) 및 n형 반도체(107)의 이종접합 구조는 시냅스 소자의 채널 층(106-107)으로 사용됨과 동시에 크로스바(crossbar) 어레이 구조의 스니크 패스(sneak path) 문제를 해결하기 위한 셀렉터(selector)로서 기능을 수행할 수 있다. 이와 같은 P형 반도체(106) 및 n형 반도체(107)의 이종접합 구조에 의한 스니크 패스 해결은 도 9 및 도 10을 참조하여 후술하도록 한다.
이어서 터널링 절연막(104)과 전하 저장층(103)은 소스 전극(105)과 게이트 전극(101) 사이에 삽입되어 전하를 저장하는 기능을 함으로써 본 발명의 시냅스 소자가 기억 기능을 가질 수 있게 한다. 마지막으로, 게이트 전극(101)은 전하 저장층(103)의 전하량을 조절함으로써 시냅스의 무게 조절 기능을 제어하는 단자로서 기능을 수행할 수 있다.
보다 상세하게는, 시냅스 소자의 학습은 두 단계에 의해 이루어진다. 첫 번째는 소자의 입력을 통해 채널의 전도도(시냅스 무게 또는 가중치)를 읽어 들이는 단계이며, 두 번째는 읽어낸 무게를 통해 무게를 다시 조절해주는 단계이다.
첫 번째 단계에서, 소스 전극(시냅스 전 뉴런)에 가해진 입력 전압(VS) 신호에 따라 드레인 전극(105, 시냅스 후 뉴런)을 통해 출력 전류가 흐른다. 이때 읽어 들인 채널의 전도도를 하드웨어 기반 역전파 알고리즘(HW-based BP algorithm)을 통해 계산하여 무게 조절의 크기와 방향이 결정된다.
예시적으로, 도 2에 도시된 것처럼, 소스 전극(105), p형 반도체(106), n형 반도체(107)가 순차적으로 적층된 구조인 경우, 제어부는 하드웨어 기반 역전파 알고리즘에 근거하여, 전도도가 증가되어야 하는 판단이 내려지면 양의 게이트 전압을 인가하고, 반대로 전도도가 감소되어야 하는 판단이 내려지면 음의 게이트 전압을 인가할 수 있다.
두 번째 단계에서, 결정된 무게 조절 값을 통해 계산된 전압(VG) 신호(무게 조절 신호)가 게이트 전극(101, 무게 조절 단자)에 인가된다. 이에 따라 소스 전극(105) 물질과 전하 저장층(103) 사이에서 전자 터널링 현상이 발생하고 결과적으로 전하 저장층(103)의 전하량이 변하게 되어 무게 조절 기능을 수행하고, 전하 저장층(103)에 저장된 전하량은 다음 무게 조절 신호가 인가되기 전까지 유지 되어, 기억 기능을 수행한다.
따라서, 본 발명은 크로스바 어레이 구조를 이용하여 새로운 형태의 수직형 트랜지스터 기반 시냅스 어레이를 구현함으로써 종래의 2 단자 소자가 지니는 성능의 한계를 극복함과 동시에 높은 소자의 밀도를 확보할 수 있다.
일 예로, 도 1에 도시된 바와 같이, 게이트 전극들(101)은 바닥면에 위치하고, 드레인 전극들(108)은 상부면에 위치하며, 게이트 전극들(101)의 상부면으로부터 순차적으로 게이트 절연막(102), 전하 저장층(103) 및 터널링 절연막(104)이 적층된 것일 수 있다. 이와 같은 바닥면에 게이트 전극(101)이 위치하고 상부면에 드레인 전극(108)이 위치하는 뉴로모픽 소자의 제조 방법은 도 5 및 도 6을 참조하여 후술하도록 한다.
다른 예로, 드레인 전극들(108)은 바닥면에 위치하고, 게이트 전극들(101)은 상부면에 위치하며, 드레인 전극들(108)의 상부면으로부터 순차적으로 터널링 절연막(104), 전하 저장층(103) 및 게이트 절연막(102)이 적층된 것일 수 있다. 이와 같은 바닥면에 드레인 전극(108)이 위치하고, 상부면에 게이트 전극(101)이 위치하는 뉴로 모픽 소자의 제조 방법은 도 7 및 도 8을 참조하여 후술하도록 한다.
이하에서는 도 5 및 도 6을 참조하여 본 발명의 제1측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하고자 한다.
도 5는 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 5를 참조하면, 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법은 기판(100)상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 게이트 전극들(101)을 형성하는 단계(S110), 게이트 전극들(101)의 상부에서 하기의 소스 전극들(105)과 교차할 지점에 게이트 절연막(102)을 형성하는 단계(S120), 게이트 절연막(102)의 상부에 전하 저장층(103)을 형성하는 단계(S130), 전하 저장층(103)의 상부에 터널링 절연막(104)을 형성하는 단계(S140), 제 1 방향과 교차하도록 배치되며, 터널링 절연막(104)의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들(105)을 형성하는 단계(S150), 소스 전극들(105)의 상부에서 하기의 드레인 전극들(108)과 교차할 지점에 n형 반도체층(107) 및 P 형 반도체층(106)들을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층(106-107)을 형성하는 단계(S160) 및 소스 전극들(105)과 교차하도록 배치되며, 채널 층(106-107)의 상부에 제 1 방향으로 서로 나란하게 연장 되도록 복수의 드레인 전극들(108)을 형성하는 단계(S170)를 포함한다.
여기서, 소스 전극들(105)은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들(108)은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극(101)은 전하 저장층(103)에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행할 수 있다. 바람직하게, 터널링 절연막(104)은 게이트 절연막(102)과 같은 물질로 이루어지며, 터널링이 가능할 정도의 두께(<5nm)로 형성될 수 있다.
채널 층(106-107)은 P 형 반도체층(106) 및 n형 반도체층(107)로 구성되며, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide), 흑린(phosphorene) 등 모든 반도체 물질로 형성될 수 있다.
도 6의 (a) 내지 도 6의 (h)는 도 1의 (b)에 도시된 F 부분의 단면을 상측에 도시하고, S 부분의 단면을 하측에 도시한 단면도이다.
도 6의 (a)를 참조하면, 먼저 게이트 전극들(101)을 형성하는 단계(S110)에서 기판(100) 상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 게이트 전극들(101)을 형성할 수 있다. 여기서, 기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)과 같은 게이트 절연막이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판 또는 유리(glass), PET 필름 등으로 형성될 수 있다. 이때 게이트 전극들(101)은 기판(100)과의 부착력이 큰 티타늄(Ti) 위에 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등 일반적으로 반도체 공정에서 전극으로 사용되는 금속을 함께 증착하여 형성될 수 있다.
이어서, 도 6의 (b)를 참조하면, 게이트 절연막(102)을 형성하는 단계(S120)에서 게이트 전극들(101) 상부에 도 4의 (e)에 도시된 소스 전극들(105)과 교차할 지점에 게이트 절연막(102)을 형성할 수 있다. 여기서, 게이트 절연막(102)은 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소(h-BN) 및 유기물 절연체 등을 성장, 증착 또는 직접 전사하여 형성될 수 있다. 예를 들어 두께는 수 nm에서 수백 um까지 다양한 두께로 형성될 수 있다.
이어서 도 6의 (c)를 참조하면, 전하 저장층(103)을 형성하는 단계(S130)에서, 게이트 절연막(102) 상부에 전하 저장층(103)을 형성할 수 있다. 일 예로, S130단계에서, 그래핀(graphene), 환원된 산화 그래핀(rGO), 금 나노입자(AuNPs)를 성장, 증착 또는 코팅하여 전하 저장층(103)을 형성할 수 있다. 예를 들어, 그래핀은 게이트 절연막(102) 위에 습식 전사를 통하여 형성될 수 있으며, 환원된 산화 그래핀은 게이트 절연막(102) 위에 코팅하여 형성될 수 있으며, 금 나노입자는 게이트 절연막(102) 위에 증착 또는 코팅 하여 사용할 수 있다. 다른 예로, S130단계에서, 게이트 절연막(102)에 산소(O2) 또는 사플루오린화탄소(CF4) 기체를 이용한 플라즈마 처리를 통해 전하 저장층(103)을 형성할 수 있다.
이어서 도 6의 (d)를 참조하면, 터널링 절연막(104)을 형성하는 단계(S140)에서, 전하 저장층(103) 상부에 터널링 절연막(104, tunneling dielectric)을 형성할 수 있다. 여기서, 터널링 절연막(104)은 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소(h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하되, 미리 설정된 터널링 가능 두께 이하로 그 두께가 제한될 수 있다. 바람직하게, 터널링 절연막(104)은 채널 층(106-107)에 존재하는 전하들이 게이트 절연막(102)을 통하여 전하 저장층(103)으로 터널링 할 수 있을 정도의 두께(<5nm)일 수 있다.
추가 실시예로, S130단계 이전에 S140단계를 수행할 수도 있다. 즉, 게이트 절연막(102) 상부에 터널링 절연막(104)을 형성하고, 터널링 절연막(104) 상부에 상술한 물리적 처리에 기반하여 전하 저장층(103)을 형성할 수 있다. 일 예로, 터널링 절연막(104)에 물리적 처리를 통하여 부분적인 전하 저장층(103)을 형성할 수 있으며, 바람직하게 20nm 두께의 절연막을 형성하고, 물리적 처리를 통해 15nm 두께의 전하 저장층(103)과 5nm 두께의 터널링 절연막(104)을 형성할 수 있다. 다른 예로, 터널링 절연막(104)을 형성하고, 터널링 절연막(104) 상부에 절연막을 형성하여 물리적 처리를 통하여 절연막을 전하 저장층(103)으로 형성할 수 있다.
이어서 도 6의 (e)를 참조하면, 소스 전극들(105)을 형성하는 단계(S150)에서, 제1 방향의 게이트 전극들(101)과 교차하도록 배치되며 터널링 절연막(104) 상부에 서로 나란하게 연장되도록 복수의 소스 전극들(105)을 형성할 수 있다. 여기서, 소스 전극들(105)은 게이트 전압(VG)을 통해 일함수가 조절될 수 있는 그래핀 또는 환원된 산화그래핀으로 형성될 수 있다. 예를 들어, 그래핀과 환원된 산화 그래핀은 전술한 전사 및 코팅 공정을 통하여 형성될 수 있다.
이어서 도 6의 (f) 및 도 6의 (g)를 참조하면, 채널 층(106-107)을 형성하는 단계(S160)에서, 소스 전극들(105)의 상부에서 도 6의 (h)에 도시된 드레인 전극들(108)과 교차할 지점에 p형 반도체층(106) 및 n 형 반도체층(107)을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층(106-107)을 형성할 수 있다. 즉, S160단계에서, p형 반도체층(106)과 n형 반도체층(107)의 공정 순서는 뒤바뀌어도 관계없다. 여기서, p형 반도체층(106) 및 n형 반도체층(107)은 수십 nm부터 수백 um까지 다양한 두께로 형성될 수 있으며, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide), 흑린(phosphorene) 등 p형 및 n형으로 동작하는 모든 반도체 물질로 형성될 수 있다. 예를 들어, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체 등은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering) 등을 사용하여 형성할 수 있다. 또한 전이금속칼코겐 화합물, 흑린 등과 같은 2차원 반도체 물질은 테이프를 이용한 박리법과 CVD와 같은 화학적 진공 증착법을 사용하여 성장시킨 후 습식 혹은 건식 전사하는 방법으로 형성될 수 있다.
이어서 도 6의 (h)를 참조하면, 드레인 전극들(108)을 형성하는 단계(S170)에서, 채널 층(106-107) 위에 소스 전극들(105)과 수직 방향이며 게이트 전극들(101)과 일치하는 방향으로 드레인 전극들(108)을 형성할 수 있다. 여기서, 드레인 전극들(108)은 p형 반도체층(106)에 높은 일함수 에너지를 갖는 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등 일반적으로 반도체 공정에서 p형 반도체층(106)에 옴(Ohmic) 정션(junction)을 형성시킬 때 사용되는 금속으로 형성될 수 있다. 축퇴된 n형 반도체층(107)은 낮은 일함수 에너지를 갖는 티타늄(Ti), 알루미늄(Al), 에르븀(Er) 등 일반적으로 반도체 공정에서 n형 반도체층(107)에 Ohmic 정션을 형성시킬 때 사용되는 금속으로 형성될 수 있다. 또한 드레인 전극들(108)은 그래핀 또는 인듐 주석 산화물 (ITO)과 같은 투명 전극으로 형성될 수 있다.
이하에서는 도 7 및 도 8을 참조하여 본 발명의 제2측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하고자 한다. 상술한 도 5 및 도 6에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도 7은 본 발명의 제2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 설명하기 위한 순서도이다.
도 8은 도 7의 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 7 및 도 8을 참조하면 본 발명의 제2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법은 기판(300)상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 드레인 전극들(301)을 형성하는 단계(S310), 드레인 전극들(301)의 상부에서 하기의 소스 전극들(304)과 교차할 지점에 n형 반도체층(302) 및 P 형 반도체층들(303)을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층(302-303)을 형성하는 단계(S320), 제 1 방향과 교차하도록 배치되며, 채널 층(302-303)의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들(304)을 형성하는 단계(S330), 소스 전극들(304)의 상부에 하기의 게이트 전극들(308)과 교차할 지점에 터널링 절연막(305)을 형성하는 단계(S340), 터널링 절연막(305)의 상부에 전하 저장층(306)을 형성하는 단계(S350), 전하 저장층(306)의 상부에 게이트 절연막(307)을 형성하는 단계(S360), 소스 전극들(304)과 교차하도록 배치되며, 게이트 절연막(307)의 상부에 제 1 방향으로 서로 나란하게 연장 되도록 복수의 게이트 전극들(308)을 형성하는 단계(S370)를 포함한다. 여기서, 소스 전극들(304)은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들(301)은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극(308)은 전하 저장층(306)에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행할 수 있다.
상술한 바와 같이, 본 발명의 제2 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법은 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 공정을 역순으로 수행한 것일 수 있다.
도 8의 (a) 내지 도 8의 (h)는 도 1의 (b)에 도시된 F 부분의 단면을 상측에 도시하고, S 부분의 단면을 하측에 도시한 단면도이다.
도 8의 (a)를 참조하면, S310단계에서 기판(300) 상에 제1 방향으로 서로 나란하게 연장되도록 복수의 드레인 전극들(301)을 형성할 수 있다.
도 8의 (b) 및 도 8의 (c)를 참조하면, S320단계에서 드레인 전극들(301)의 상부에서 도 8의 (d)를 참조하여 후술하는 소스 전극들(304)과 교차할 지점에 n형 반도체층(302) 및 P 형 반도체층들(303)을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층(302-303)을 형성할 수 있다. 즉, S320단계에서, n형 반도체층(302) 및 P 형 반도체층(303)의 공정 순서는 뒤바뀌어도 관계없다.
도 8의 (d)를 참조하면 S330단계에서 n형 반도체층(302) 및 p형 반도체층(303)으로 구성된 채널 층(302-303) 상부에 제1 방향의 드레인 전극들(301)과 교차하도록 배치되며 서로 나란하게 연장되도록 소스 전극들(304)을 형성할 수 있다.
도 8의 (e)를 참조하면 S340단계에서 소스 전극들(304) 상부에 도 6의 (h)에 도시된 게이트 전극들(308)과 교차할 지점에 터널링 절연막(305)을 형성할 수 있다.
도 8의 (f)를 참조하면 S350단계에서 터널링 절연막(305) 위로 전하 저장층(306)을 형성할 수 있다.
도 8의 (g)를 참조하면 S360단계에서 전하 저장층(306) 위에 게이트 절연막(307)을 형성할 수 있다.
도 8의 (h)를 참조하면 S370단계에서 게이트 절연막(307) 상부에서 소스 전극들(304)과 교차하도록 배치되며 제1 방향의 드레인 전극들(301)과 일치하는 방향으로 서로 나란하게 연장된 복수의 게이트 전극들(308)을 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 뉴로모픽 소자의 채널 층의 에너지 밴드 다이어그램을 도시한 도면이다.
도 10은 본 발명의 일 실시예에 따른 뉴로모픽 소자의 크로스바 어레이에 발생하는 스니크 패스(sneak path)의 문제를 해결하는 원리를 설명하기 위한 도면이다. 여기서, 스니크 패스는 크로스바 어레이 구조에서 의도하지 않은 경로로 전류 흐름이 발생하는 것을 의미한다.
도 9를 참조하면 본 발명의 뉴로모픽 소자의 채널 층을 p형 반도체(106) 및 n형 반도체(107)의 이종접합 구조(pn 접합 다이오드 구조)로 구성함으로써 셀렉터를 시냅스 소자에 집적하여 크로스바 어레이의 스니크 패스 문제를 해결할 수 있다. 셀렉터의 동작 원리를 설명하면 우선 본 발명의 뉴로모픽 소자의 셀렉터는 p형 반도체(106) 및 n형 반도체(107)의 이종접합 구조로 구성된 채널 층(106-107)에 해당된다.
보다 상세하게는, 도 9의 (a)에 도시된 것처럼, 드레인 전극(108)에 역방향 전압(Vd>0)을 인가해주면 p형 반도체(106)와 n형 반도체(107)의 사이의 전위 장벽이 높게 형성되어 전하 흐름이 방해를 받게 되고, 전류 흐름이 제한된다(높은 저항도). 반면, 도 9의 (b)에 도시된 것처럼, 드레인 전극(108)에 순방향 전압(Vd<0)을 인가해주면 p형 반도체(106)와 n형 반도체(107)의 전위 장벽이 낮게 형성되어 수월하게 전하가 흐르게 되고, 전류 흐름이 전압 증가에 따라 증가하게 된다 (낮은 저항도).
도 10을 참조하면, 본 발명은 셀렉터가 집적된 크로스바 시냅스 어레이에 전압을 인가하면, 스니크 패스(sneak path)에 존재하는 3개의 채널 층(3개의 셀렉터)에 순서대로 순방향-역방향-순방향의 전압이 걸리게 된다. 이때, 역방향 전압(화살표 표시)에 의해 소자는 매우 높은 저항을 갖게 되고 전류 흐름을 막아줌으로써, 스니크 패스로의 전류는 차단된다. 결과적으로, 전류는 의도한 전류 경로로만 흐를 수 있게 되고, 스니크 패스는 사라지게 된다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 300: 기판
101, 308: 게이트 전극
102, 307: 게이트 절연막
103, 306: 전하 저장층
104, 305: 터널링 절연막
105, 304: 소스 전극
106, 303: p형 반도체층
107, 302: n형 반도체층
108, 301: 드레인 전극
101, 308: 게이트 전극
102, 307: 게이트 절연막
103, 306: 전하 저장층
104, 305: 터널링 절연막
105, 304: 소스 전극
106, 303: p형 반도체층
107, 302: n형 반도체층
108, 301: 드레인 전극
Claims (21)
- 크로스바 메모리 구조를 이용한 뉴로모픽 소자에 있어서,
제 1 방향으로 서로 나란하게 연장 형성된 복수의 게이트 전극들,
상기 제 1 방향으로 서로 나란하게 연장 형성된 복수의 드레인 전극들,
상기 게이트 전극들과 드레인 전극들 사이에서 상기 제 1 방향과 교차하도록 배치되며, 서로 나란하게 연장 형성된 복수의 소스 전극들,
상기 게이트 전극들과 상기 소스 전극들의 교차지점에, 상기 소스 전극과 인접한 순서에 따라 순차적으로 적층된 터널링 절연막, 전하 저장층 및 게이트 절연막들,
상기 드레인 전극들과 상기 소스 전극들의 교차지점에서, 채널 층으로서 이종 접합된 n형 반도체층 및 P 형 반도체층들을 포함하되,
상기 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 상기 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 상기 게이트 전극은 상기 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행하는 뉴로모픽 소자. - 제 1 항에 있어서,
상기 게이트 전극들은 바닥면에 위치하고, 상기 드레인 전극들은 상부면에 위치하며,
상기 게이트 전극들의 상부면으로부터 순차적으로 상기 게이트 절연막, 전하 저장층 및 터널링 절연막이 적층된 것인 뉴로모픽 소자. - 제 1 항에 있어서,
상기 드레인 전극들은 바닥면에 위치하고, 상기 게이트 전극들은 상부면에 위치하며,
상기 드레인 전극들의 상부면으로부터 순차적으로 상기 터널링 절연막, 전하 저장층 및 게이트 절연막이 적층된 것인 뉴로모픽 소자. - 제 1 항에 있어서,
상기 소스 전극들에 인가되는 입력 전압 신호에 따라 상기 드레인 전극들에서 출력되는 출력 전류를 기초로 채널 전도도를 확인하고, 상기 게이트 전극에 인가될 전압을 조절하는 제어부를 더 포함하되,
상기 제어부는
하드웨어 기반 역전파 알고리즘에 따라 상기 채널 전도도의 증감 여부를 결정하고,
상기 채널 전도도의 증가가 필요한 경우 상기 게이트 전극에 양의 전압을 인가하고, 상기 채널 전도도의 감소가 필요한 경우 상기 게이트 전극에 음의 전압을 인가하는 것인 뉴로모픽 소자. - 제 1 항에 있어서,
상기 전하 저장층은 그래핀 (graphene), 환원된 산화그래핀 (rGO) 또는 금 나노입자 (AuNPs)를 성장, 증착 또는 코팅하여 형성된 것인 뉴로모픽 소자. - 제 1 항에 있어서,
상기 전하 저장층은 상기 게이트 절연막에 산소 (O2) 또는 사플루오린화탄소 (CF4) 기체를 이용한 플라즈마 처리를 통해 형성된 것인 뉴로모픽 소자. - 제 1 항에 있어서,
상기 소스 전극들은 게이트 전압을 통해 일함수가 조절될 수 있는 그래핀 또는 환원된 산화그래핀으로 형성된 것인 뉴로모픽 소자. - 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법에 있어서,
기판상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 게이트 전극들을 형성하는 단계;
상기 게이트 전극들의 상부에서 하기의 소스 전극들과 교차할 지점에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막의 상부에 전하 저장층을 형성하는 단계;
상기 전하 저장층의 상부에 터널링 절연막을 형성하는 단계;
상기 제 1 방향과 교차하도록 배치되며, 상기 터널링 절연막의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들을 형성하는 단계;
상기 소스 전극들의 상부에서 하기의 드레인 전극들과 교차할 지점에 n형 반도체층 및 P 형 반도체층들을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층을 형성하는 단계; 및
상기 소스 전극들과 교차하도록 배치되며, 상기 채널 층의 상부에 상기 제 1 방향으로 서로 나란하게 연장 되도록 복수의 드레인 전극들을 형성하는 단계를 포함하되,
상기 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 상기 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 상기 게이트 전극은 상기 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행하는 뉴로모픽 소자의 제조 방법. - 제 8 항에 있어서,
상기 기판은 이산화규소 (SiO2), 산화알루미늄 (Al2O3) 또는 산화하프늄 (HfO2) 게이트 절연막이 성장 또는 증착된 실리콘 (Si) 또는 저마늄 (Ge) 기판이거나, 유리 (glass) 또는 PET 필름인 것인 뉴로모픽 소자의 제조 방법. - 제 8항에 있어서,
상기 게이트 절연막을 형성하는 단계는 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소 (h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 8 항에 있어서,
상기 전하 저장층을 형성하는 단계는 그래핀(graphene), 환원된 산화그래핀(rGO) 또는 금 나노입자(AuNPs)를 성장, 증착 또는 코팅하여 전하 저장층을 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 8 항에 있어서,
상기 전하 저장층을 형성하는 단계는 상기 게이트 절연막에 산소(O2) 또는 사플루오린화탄소(CF4) 기체를 이용한 플라즈마 처리를 통해 전하 저장층을 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 8 항에 있어서,
상기 터널링 절연막을 형성하는 단계는 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소(h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하되, 미리 설정된 터널링 가능 두께 이하로 그 두께가 제한되는 것인 뉴로모픽 소자의 제조 방법. - 제 8 항에 있어서,
상기 소스 전극들을 형성하는 단계는 게이트 전압을 통해 일함수가 조절될 수 있는 그래핀 또는 환원된 산화그래핀으로 소스 전극을 형성하는 것인 뉴로모픽 소자의 제조 방법. - 크로스바 메모리 구조를 이용한 뉴로모픽 소자의 제조 방법에 있어서,
기판상에 제 1 방향으로 서로 나란하게 연장되도록 복수의 드레인 전극들을 형성하는 단계;
상기 드레인 전극들의 상부에서 하기의 소스 전극들과 교차할 지점에 n형 반도체층 및 P 형 반도체층들을 언급한 순서에 따라 또는 언급한 순서의 역순에 따라 순차적으로 적층하여 채널 층을 형성하는 단계;
상기 제 1 방향과 교차하도록 배치되며, 상기 채널 층의 상부에 서로 나란하게 연장되도록 복수의 소스 전극들을 형성하는 단계;
상기 소스 전극들의 상부에 하기의 게이트 전극들과 교차할 지점에 터널링 절연막을 형성하는 단계;
상기 터널링 절연막의 상부에 전하 저장층을 형성하는 단계;
상기 전하 저장층의 상부에 게이트 절연막을 형성하는 단계;
상기 소스 전극들과 교차하도록 배치되며, 상기 게이트 절연막의 상부에 상기 제 1 방향으로 서로 나란하게 연장 되도록 복수의 게이트 전극들을 형성하는 단계를 포함하되,
상기 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 상기 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 상기 게이트 전극은 상기 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행하는 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 기판은 이산화규소 (SiO2), 산화알루미늄 (Al2O3) 또는 산화하프늄 (HfO2) 게이트 절연막이 성장 또는 증착된 실리콘 (Si) 또는 저마늄 (Ge) 기판이거나, 유리 (glass) 또는 PET 필름인 것인 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 게이트 절연막을 형성하는 단계는 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소 (h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 전하 저장층을 형성하는 단계는 그래핀 (graphene), 환원된 산화그래핀 (rGO) 또는 금 나노입자 (AuNPs)를 성장, 증착 또는 코팅하여 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 전하 저장층을 형성하는 단계는 상기 터널링 절연막에 산소 (O2) 또는사플루오린화탄소 (CF4) 기체를 이용한 플라즈마 처리를 통해 전하 저장층을 형성하는 것인 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 터널링 절연막을 형성하는 단계는 이산화규소, 산화알루미늄, 산화하프늄, 육방정계질화붕소 (h-BN) 또는 유기물 절연체 등을 성장, 증착, 또는 직접 전사하여 형성하되, 미리 설정된 터널링 가능 두께 이하로 그 두께가 제한되는 것인 뉴로모픽 소자의 제조 방법. - 제 15 항에 있어서,
상기 소스 전극들을 형성하는 단계는 게이트 전압을 통해 일함수가 조절될 수 있는 그래핀 또는 환원된 산화그래핀으로 소스 전극을 형성하는 것인 뉴로모픽 소자의 제조 방법.
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