KR20130085820A - 3차원 저항 변화 메모리 및 그 구동방법 - Google Patents

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Abstract

본 발명은 3차원 저항 변화 메모리 및 그 구동방법에 관한 것이다. 본 발명에 따른 3차원 저항 변화 메모리는, 평행하는 방향으로 이격되어 있는 복수의 비트라인, 상기 비트라인에 분기되어 있으며, 직렬형태의 복수의 메모리 셀을 포함하는 복수의 수직 메모리 스트링, 상기 수직 메모리 스트링의 측단에 부착되어 있는 저항 메모리 물질, 상기 복수의 메모리 셀에 각각 대응하며, 상기 저항 메모리 물질에 수직 방향으로 결합되는 복수의 워드라인, 상기 수직 메모리 스트링의 상단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 상단 게이트, 그리고 상기 수직 메모리 스트링의 하단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 하단 게이트를 포함한다.

Description

3차원 저항 변화 메모리 및 그 구동방법{3 dimensional resistive random access memory and operating method thereof}
본 발명은 3차원 저항 변화 메모리 및 그 구동방법에 관한 것으로, 보다 상세하게는 대용량의 바이폴라 저항 메모리에 적합한 3차원 구조를 가지는 비휘발성 가변 저항 메모리에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM(Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
특히, 전력화, 고속화, 대용량화가 가속되고 있는 가운데 향후 5년 내에 현재의 NAND flash 메모리는 10nm에서 물리적 한계에 의해 소자 개발이 불가능하게 되어 현재 사용되고 있는 patterning 기술의 물리적인 한계 (scaling limit)를 극복할 수 있는 3차원 구조 비휘발성 메모리가 필요로 하고 있다.
본 발명의 배경이 되는 기술은 대한민국 등록특허 제735533호(2007. 06. 28)에 기재되어 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 대용량의 바이폴라 저항 메모리에 적합한 3차원 구조를 가지는 저항 변화 메모리 및 그 구동방법을 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 3차원 가변 저항 메모리는, 평행하는 방향으로 이격되어 있는 복수의 비트라인, 상기 비트라인에 분기되어 있으며, 직렬형태의 복수의 메모리 셀을 포함하는 복수의 수직 메모리 스트링, 상기 수직 메모리 스트링의 측단에 부착되어 있는 저항 메모리 물질, 상기 복수의 메모리 셀에 각각 대응하며, 상기 저항 메모리 물질에 수직 방향으로 결합되는 복수의 워드라인, 상기 수직 메모리 스트링의 상단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 상단 게이트, 그리고 상기 수직 메모리 스트링의 하단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 하단 게이트를 포함한다.
상기 수직 메모리 스트링은, 제1극성을 가지는 제1 스트링, 그리고 상기 제1 스트링의 양측단에 결합되며 제2 극성을 가지는 제2 스트링 및 제3 스트링을 포함할 수 있다.
상기 워드라인은 상기 제1 극성을 가지며, 상기 제2 스트링 및 상기 워드라인은 상기 저항 메모리 물질을 통하여 연결되어 있으며, PN 접합 다이오드를 형성할 수 있다.
상기 제1 스트링, 상기 제2 스트링 및 상기 워드라인은 PNP 바이폴라 트랜지스터 또는 NPN 바이폴라 트랜지스터를 형성할 수 있다.
이와 같이 본 발명에 의하면, 동작 전류, repeatability 등 동작 안정성 등에서 우위를 보이는 bipolar 저항 메모리에 대한 3차원 architecture 구조로 3차원 메모리 구성을 형성함으로써, 향후 한계에 다다를 것으로 예상되는 NAND flash 메모리를 저항 메모리로 대체 하는 것이 가능하다.
도 1a는 본 발명의 실시예에 따른 3차원 가변 저항 메모리를 나타내는 블록도이다.
도 1b는 도 1a에 나타낸 3차원 가변 저항 메모리의 일부를 나타낸 블록도이다.
도 1c는 도 1a 및 도 1b에 나타낸 3차원 가변 저항 메모리에 대한 등가 회로를 나타낸 것이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 3차원 가변 저항 메모리에 기록하는 단계의 전처리 과정을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 3차원 가변 저항 메모리에 데이터를 기록하는 단계를 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 3차원 가변 저항 메모리에 저장된 데이터를 지우는 과정을 설명하기 위한 3차원 가변 저항 메모리의 일부 블록도이다.
도 5는 본 발명의 제3 실시예에 따른 3차원 가변 저항 메모리에 저장된 데이터를 읽는 과정을 설명하기 위한 3차원 가변 저항 메모리의 등가 회로도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
또한, 명세서 전체에서 설명한 스위치는 전기 회로의 개폐나 접속 상태를 변경하기 위하여 사용하는 모든 소자를 포함하며, SCR, GTO 사이리스터, 바이폴라 트랜지스터, MOSFET, IGBT 등과 같은 전력 제어용 반도체 소자를 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른 3차원 가변 저항 메모리를 나타내는 블록도이고 도 1b는 도 1a에 나타낸 3차원 가변 저항 메모리의 일부를 나타낸 블록도이다. 또한 도 1c는 도 1a 및 도 1b에 나타낸 3차원 가변 저항 메모리에 대한 등가 회로를 나타낸 것이다.
도 1a 및 도 1b에 나타낸 것과 같이, 본 발명의 실시예에 따른 3차원 가변 저항 메모리는 bipolar 저항 메모리에 적합한 대용량 data storage, 4F2 이하의 cross-point 구조를 가지는 것으로, 본 발명에 따르면3차원 가변 저항 메모리의 구조 및 write, erase, read 시 동작 방식에 관하여 설명하도록 한다.
도 1a와 같이 본 발명의 실시예에 따른 3차원 가변 저항 메모리는 복수의 수직 바이폴라 트랜지스터(vertical bipolar transistor)가 입체적으로 연결되어 있으며, 상측단에는 복수의 비트라인(BL)이 형성되고, 상단과 하단에 각각 상단 게이트(USG, upper select gate)와 하단 게이트(LSG, lower select gate)이 결합된 형태를 가진다.
도 1b는 단일의 수직 바이폴라 트랜지스터를 나타낸 것으로, 수직 바이폴라 트랜지스터는 수직 메모리 스트링, 상단 게이트(USG, upper select gate), 하단 게이트(LSG, lower select gate), RRAM 저항 물질, 워드라인(WL, Word Line) 및 비트라인(BL, Bit Line)을 포함한다.
여기서, 수직 메모리 스트링은 P형 불순물이 도핑된 실리콘(Si)층을 포함하는 수직 P형 스트링(vertical p-type string)(101)과 N형 불순물이 도핑된 실리콘(Si)층을 포함하는 2개의 수직 N형 스트링(vertical n-type string)(102, 103)로 구성된다. 여기서, 2개의 수직 N형 스트링(102, 103)의 사이에는 수직 P형 스트링(101)이 삽입되어 있다.
그리고, 수직 메모리 스트링의 상단에는 수직 방향으로 상단 게이트(USG, upper select gate)가 형성되고, 하단에는 수직 방향으로 하단 게이트(LSG, lower select gate)가 형성된다. 즉, 상단 게이트(USG)와 하단 게이트(LSG)는 수직 메모리 스트링과 교차하는 방향으로 수직 메모리 스트링의 상단과 하단에 형성된다. 또한 도 1a 및 도 1c에 나타낸 것처럼, 수직 N형 스트링(102, 103)의 상단끼리는 비트라인(BL)이 연결되어, 수직 N형 스트링(102, 103)으로 Vcc 전압을 인가시키도록 한다.
그리고, 수직 N형 스트링(103)의 일측에는 저항 메모리 물질인 RRAM 물질이 부착되어 있고, RRAM 물질에는 P형 불순물이 도핑된 복수의 워드라인(word line, WL)이 수직 방향으로 부착되어 있다.
여기서, 수직 P형 스트링(101), 수직 N형 스트링(103) 및 워드라인(WL)은 PNP가 접합된 수직 바이폴라 트랜지스터(vertical bipolar transistor)를 형성하며, 본 발명의 실시예에 따른 PNP 접합 수직 바이폴라 트랜지스터를 형성하는 수직 P형 스트링(101), 수직 N형 스트링(103) 및 워드라인(WL)에는 양방향으로 전류가 흐를 수 있다. 즉, 본 발명의 실시예에 따르면 저항 메모리 물질인 RRAM 물질을 통과하여 PNP 접합 트랜지스터 양 방향으로 전류가 흐를 수 있으므로, 바이폴라(Bipolar) 저항 메모리로서 동작을 수행할 수 있다. 설명의 편의상 RRAM 물질의 상태가 고저항 상태인 경우에는 데이터 비트를 "1"로, 저저항 상태인 경우에는 데이터 비트를 "0"으로 설정한다.
도 1c는 비트라인(BL)에 연결되어 있는 복수의 스트링, 상단 게이트(USG)와 하단 게이트(LSG), 워드라인(WL)에 대하여 등가적으로 표시한 회로이다. 도 1c에 나타낸 스트링은 PNP 접합 수직 바이폴라 트랜지스터 중에서 수직 N형 스트링(103)을 회로적으로 나타낸 것이며, 서로 다른 비트라인(BL)에 연결되어 있는 스트링 중에서 배열 순서가 같은 스트링은 상단 게이트(USG)와 하단 게이트(LSG)를 공유한다. 또한 수직 N형 스트링(103) 및 워드라인(WL)은 PN 접합 다이오드를 형성하며, 도 1c에 PN 접합 다이오드를 개념적으로 도시하였다.
그리고, RRAM 물질을 기준으로 인접해 있는 수직 P형 스트링(101)과 워드라인(WL)이 결합되어 있는 부분을 이하에서는 "셀"로 명명한다.
이하에서는 도 2a 내지 도 3d를 통하여 3차원 가변 저항 메모리에 데이터를 기록(write)하는 과정에 대하여 설명한다. 도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 3차원 가변 저항 메모리에 기록하는 단계의 전처리 과정을 설명하기 위한 도면으로서, 도 2a는 본 발명의 제1 실시예에 따른 3차원 가변 저항 메모리를 정면도에서 관측한 등가회로도이고, 도 2b는 도 2a에 나타낸 비트라인 중에서 비트라인 1(BL1)에 연결된 스트링들을 측면에서 관측한 등가회로도이다.
도 2a에 나타낸 것처럼, 복수의 비트라인(BL1, BL2, BL3)에는 각각 복수의 스트링이 연결되어 있다. 비트라인 1(BL1)에는 스트링 S1, S2, S3이 연결되고, 비트라인 2(BL2)에는 스트링 S4, S5, S6이 연결되며, 비트라인 3(BL3)에는 스트링 S7, S8, S9가 연결된다. 스트링 구조는 스트링 S3, S6, S9의 구조와 동일하므로 나머지 스트링의 구조에 대해서는 생략 표시하였다.
그리고, 스트링 S1, S4, S7는 동일한 상단 게이트(USG1)와 하단 게이트(LSG1)를 가지며, 스트링 S2, S5, S8 역시 동일한 상단 게이트(USG2)와 하단 게이트(LSG2)를 가진다. 마찬가지로 스트링 S3, S6, S9역시 동일한 상단 게이트(USG3)와 하단 게이트(LSG3)를 가진다.
또한 도 2b와 같이 비트라인 1(BL1)에 연결된 스트링 S1, S2, S3을 상세히 살펴보면, 스트링 S1은 셀 10, 셀 11, 셀 12를 포함하며, 스트링 S2은 셀 7, 셀 8, 셀 9를 포함하며, 스트링 S3은 셀 4, 셀 5, 셀 6을 포함한다. 여기서 셀 4, 셀 7, 셀 10은 동일한 워드라인(WL1)가 연결되고, 셀 5, 셀 8, 셀 11도 동일한 워드라인(WL2)가 연결되며, 셀 6, 셀 9, 셀 12 역시 동일한 워드라인(WL3)가 연결된다.
다시 도 2a를 살펴보면, 스트링 S6은 셀1, 셀2, 셀3을 포함하며, 셀 1, 셀 2, 셀 3은 선택되지 않도록 프로그램된 비선택셀로 가정한다. 그리고, 스트링 S3에 포함된 셀 4, 셀 5, 셀 6은 선택되도록 프로그램된 선택셀로 가정한다.
여기서, 선택셀을 하나라도 포함하고 있는 스트링은 선택 스트링으로, 도 2a 및 도 2b에서는 스트링 S3, S9가 선택 스트링에 해당한다고 가정한다. 반면, 선택셀을 하나도 포함하지 않는 스트링은 비선택 스트링으로서, 도 2a 및 도 2b에서는 스트링 S1, S2, S4, S5, S6, S7, S8이 비선택 스트링에 해당한다고 가정한다.
도 2a와 같은 전처리 과정에서, 본 발명의 실시예에 따르면 비선택 스트링(S4, S5, S6)만이 연결된 비트라인 2(BL2)의 경우에는 Vcc 전압을 인가하여 프리차지(precharge)시킨다. 즉, 비트라인 2(BL2)는 셀을 선택하지 않도록 프로그램된 비선택 스트링들만 연결되어 있으므로, 고 전압에 해당하는 Vcc 전압이 비트라인 2(BL2)를 통하여 인가되며, 이에 따라 비트라인 2(BL2)에 연결된 모든 비선택 스트링(S4, S5, S6)은 프리차지 상태가 된다.
따라서, 비선택셀(셀 1, 셀 2, 셀 3)을 포함하는 비선택 스트링(S6)의 경우, 비트라인 2(BL2)를 통해 Vcc 전압이 인가되면 스트링 S6의 상단에서 하단 방향으로 전류(i)가 흐르게 되므로, 셀 1, 셀 2, 셀 3 순서로 전류가 통과하게 된다.
반면 선택 스트링이 하나라도 연결되어 있는 비트라인(BL)에는 0V 전압으로 프리차지 시킨다. 따라서, 도 2a에 따르면, 선택 스트링(S3, S9)이 연결되어 있는 비트라인(BL1, BL3)에는 0V 전압으로 프리차지 된다. 특히, 스트링 S1의 경우 선택셀(셀 4, 셀 5, 셀 6)을 포함하는 선택(selected) 스트링이므로, 비트라인 3(BL3)은 0V 전압으로 프리차지 된다.
그리고, 도 2a 및 도 2b와 같이 선택 스트링을 하나라도 포함하는 상단 게이트(USG3)에는 Vcc 전압이 인가되고, 하단 게이트(LSG3)에는 0V 전압을 인가한다. 또한 비선택 스트링만을 포함하는 상단 게이트(USG1, USG2)에는 0V 전압이 인가되고, 하단 게이트(LSG3)에는 Vcc 전압이 인가된다. 그리고 선택셀과 비선택셀에 연결된 모든 워드라인(WL)에는 0V 전압이 인가된다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 3차원 가변 저항 메모리에 데이터를 기록하는 단계를 설명하기 위한 도면으로, 도 3a는 3차원 가변 저항 메모리를 정면도에서 관측한 등가회로도이고, 도 3b는 도 3a에 나타낸 비트라인 중에서 비트라인 1(BL1)에 연결된 스트링들을 측면에서 관측한 등가회로도이다.
즉, 도 3a 및 도 3b는 3차원 가변 저항 메모리의 데이터 비트값을 1에서 0으로 변환시켜 기록하는 과정을 나타낸 것이다.
도 3a 및 도 3b와 같이 선택셀을 포함하는 워드라인(WL)에 프로그램된 전압인 Vpgm을 인가한다. 즉, 선택셀(셀 4, 셀9)을 한 개라도 포함하고 있는 워드라인 1(WL1)에 프로그램된 전압 Vpgm을 인가하고, 선택셀을 하나도 포함하고 있지 않은 워드라인 2(WL2) 및 워드라인 3(WL3)에는 0V 전압을 인가한다.
도 2a 및 도 2b와 같은 전처리 과정에서 선택 스트링의 전압은 0V로 설정되어 있는 상태이므로, 선택셀(셀 4, 셀9)의 경우 워드라인 1(WL1)에서 스트링 쪽으로 순방향 전류가 흐르게 된다. 즉, 워드라인 1(WL1)은 P형을 가지며, 스트링은 수직 N형 스트링(103)에 대응하므로 N형을 가질뿐만 아니라, 워드라인 1(WL1)에 인가되는 전압(Vpgm)와 스트링에 인가된 전압(0V)의 크기 차이가 스위칭 전압(Vth)보다 크기 때문에 도 2b에서 선택 셀(셀 4)에 대응하는 PN 접합 다이오드에는 순방향으로 전류가 흐르게 된다. 그리고, 선택 셀(셀 4)에 대응하는 저항 메모리 물질인 RRAM 물질은 고저항 상태에서 저저항 상태로 변하게 된다.
반면 비선택셀(셀 5, 셀 6, 셀10, 셀 11)에는 전처리 과정에서 0V 전압이 인가된 상태이므로, 워드라인 2(WL2) 및 워드라인 3(WL3)에 0V 전압이 인가된 상태에서는 전류가 흐르지 않게 된다.
특히, 워드라인 1(WL1)을 통해 Vpgm 전압이 인가된 비선택셀(셀1)의 경우, 이전 전처리 과정에서 스트링이 Vcc 전압으로 프리차지 되어있으므로, Vpgm 전압이 워드라인 1(WL1)에 인가되더라도 Vpgm 전압에서 Vcc 전압을 뺀 값이 스위칭 전압(Vth)보다 작으므로, 역방향 전류가 흐르지 않게 된다.
이하에서는 도 4를 통하여 3차원 가변 저항 메모리에 저장된 데이터를 지우는(erase)하는 과정에 대하여 설명한다.
도 4는 본 발명의 제2 실시예에 따른 3차원 가변 저항 메모리에 저장된 데이터를 지우는 과정을 설명하기 위한 3차원 가변 저항 메모리의 일부 블록도이다.
설명의 편의상 도 4에서 두번째 셀인 셀 11만 선택셀이고, 나머지 셀 10과 셀 12는 비선택셀인 것으로 가정한다.
본 발명의 실시예에 따르면 Page erase 동작 시에, 선택셀(셀 11)이 포함된 수직 P형 스트링(101)에 Vp 전압을 인가하고, 선택셀(셀 11)에 대응하는 워드라인(WL)에 -Vers 전압을 인가한다.
그리고, 상단 게이트(USG)에는 Vcc 전압을 인가하고, 비트라인(BL)에는 0V를 인가하여 PNP 접합 수직 바이폴라 트랜지스터를 턴온 상태로 변환시킨다. 그러면 수직 N형 스트링(103)의 하단에서 상단으로 base 전류인 ibase 전류가 흐르게 되어, Emitter에 대응하는 수직 P형 스트링(101)에서 collector에 대응하는 워드라인(WL)로 emitter 전류인 iemitter 전류가 흐르게 된다. 여기서, ibase 전류의 크기 및 방향을 조절하여 iemitter 전류의 크기 및 방향을 조절할 수 있다.
예를 들면, 하단에서 상단 방향으로 흐르는 ibase 전류의 크기가 10-5A인 경우, PNP 접합 수직 바이폴라 트랜지스터의 iemitter 전류의 크기는 약 10-3A 정도가 된다.
따라서, 본 발명의 실시에에 따르면 PNP 접합 수직 바이폴라 트랜지스터의 P형과 N형 사이에 존재하는 저저항 상태의 저항변화박막에 전류를 흐르게 하여, 선택셀에 저장되어 있는 데이터를 erase 한다. 즉, 선택셀에 대응하는 RRAM 물질을 저저항 상태에서 고저항 상태로 변화시켜, 데이터 비트 '0'을 데이터 비트 '1'로 리셋 시킨다.
이와 같이 종래에는 PN 접합 다이오드에 의하여 워드라인(WL)에서 수직 P형 스트링(101) 방향으로만 전류가 흐르게 하였으나, 본 발명과 같은 PNP 접합 수직 바이폴라 트랜지스터의 경우에는 양방향으로 전류가 흐를 수 있도록 조절이 가능하게 된다.
이하에서는 도 5를 통하여 3차원 가변 저항 메모리에 저장된 데이터를 읽는(read) 과정에 대하여 설명한다.
도 5는 본 발명의 제3 실시예에 따른 3차원 가변 저항 메모리에 저장된 데이터를 읽는 과정을 설명하기 위한 3차원 가변 저항 메모리의 등가 회로도이다.
도 5에서 보는 바와 같이, 선택셀에 대응하는 워드라인(WL)에는 순방향 전압 Vread 전압을 인가하고, 각각의 비트라인(BL)은 0V로 방전(discharge) 상태를 만든다. 그리고 비선택셀을 포함하는 스트링의 상단 게이트(USG)에는 Vcc 전압을 인가하여 열어주며, 하단 게이트(LSG)에는 0V 상태를 유지하여 닫아준다.
먼저, 도 5의 cell A과 같이 저저항 상태로 프로그램 된 셀인 경우, 저저항 상태의 저항변화물질을 통해 PN 접합 다이오드의 순방향 전압(Vread)에 의해 인가되는 전류 i가 흐르게 되어 cell A가 속한 비트라인(BL)에 Vcc 전압으로 차지(charge) 된다.
반면, 도 5의 cell B와 같이 고저항 상태로 프로그램 된 메모리 cell인 경우, 선택된 워드라인(WL)에 의해 cell B가 속한 비트라인(BL)에 흘러 들어오는 전류는 미약하므로, 상기 해당 비트라인(BL)은 0V 상태가 유지된다.
따라서, 비트라인(BL)에 차지(charge)된 전압이 Vcc인 경우에는 저저항 상태를 나타내는 데이터 "0"으로 읽어들이고, 비트라인(BL)에 차지(charge)된 전압이 0V인 경우에는 고저항 상태를 나타내는 데이터 "1"로 읽어들인다.
이와 같이 본 발명의 실시예에 따르면 선택셀에 대응하는 워드라인(WL)에는 순방향 전압 Vread 전압을 인가하고 각각의 비트라인(BL)은 방전시킨 뒤, 일정 시간이 지난 후에 비트라인(BL)의 전압으로부터 선택셀에 대응하는 저항 상태를 판독할 수 있다.
이와 같이 본 발명의 실시예에 의하면, 동작 전류, repeatability 등 동작 안정성 등에서 우위를 보이는 bipolar 저항 메모리에 대한 3차원 architecture 구조로 3차원 메모리 구성을 형성함으로써, 향후 한계에 다다를 것으로 예상되는 NAND flash 메모리를 저항 메모리로 대체 하는 것이 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 수직 P형 스트링
102, 103: 수직 N형 스트링

Claims (15)

  1. 평행하는 방향으로 이격되어 있는 복수의 비트라인,
    상기 비트라인에 분기되어 있으며, 직렬형태의 복수의 메모리 셀을 포함하는 복수의 수직 메모리 스트링,
    상기 수직 메모리 스트링의 측단에 부착되어 있는 저항 메모리 물질,
    상기 복수의 메모리 셀에 각각 대응하며, 상기 저항 메모리 물질에 수직 방향으로 결합되는 복수의 워드라인,
    상기 수직 메모리 스트링의 상단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 상단 게이트, 그리고
    상기 수직 메모리 스트링의 하단에 형성되며, 서로 다른 비트라인에 연결되는 수직 메모리 스트링과 교차하는 방향으로 연장되어 결합되는 하단 게이트를 포함하는 3차원 가변 저항 메모리.
  2. 제1항에 있어서,
    상기 수직 메모리 스트링은,
    제1극성을 가지는 제1 스트링, 그리고
    상기 제1 스트링의 양측단에 결합되며 제2 극성을 가지는 제2 스트링 및 제3 스트링을 포함하는 3차원 가변 저항 메모리.
  3. 제2항에 있어서,
    상기 워드라인은 상기 제1 극성을 가지며,
    상기 제2 스트링 및 상기 워드라인은 상기 저항 메모리 물질을 통하여 연결되어 있으며, PN 접합 다이오드를 형성하는 3차원 가변 저항 메모리.
  4. 제3항에 있어서,
    상기 제1 스트링, 상기 제2 스트링 및 상기 워드라인은 PNP 바이폴라 트랜지스터 또는 NPN 바이폴라 트랜지스터를 형성하는 3차원 가변 저항 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 3차원 가변 저항 메모리의 구동 방법에 있어서,
    상기 복수의 메모리 셀 중에서 비선택셀만을 포함하는 비선택 수직 메모리 스트링만 연결되어 있는 비트라인에는 제1 전압을 인가시키고, 상기 선택셀을 한 개 이상 포함하고 있는 선택 메모리 스트링을 포함하고 있는 비트라인에는 상기 제1 전압보다 낮은 제2 전압이 인가시키는 제1 단계,
    상기 선택 메모리 스트링이 한 개 이상 연결되어 있는 상단 게이트에는 상기 제1 전압을 인가하고, 하단 게이트에는 상기 제2 전압을 인가시키며, 상기 비선택 메모리 스트링만 연결되어 있는 상기 하단 게이트에는 상기 제2 전압을 인가하고 상기 제1 전압을 인가시키는 제2 단계를 포함하는 3차원 가변 저항 메모리의 구동 방법.
  6. 제5항에 있어서,
    상기 제1 단계 및 제2 단계는 동시에 진행되며, 상기 제1 및 제2 단계를 수행하는 과정에서 상기 복수의 워드라인에는 상기 제2 전압을 인가하는 3차원 가변 저항 메모리의 구동 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 단계를 종료한 후에,
    상기 선택셀을 한 개 이상 포함하고 있는 워드라인에는 프로그램된 제3 전압을 인가시키고, 상기 선택셀을 포함하고 있지 않은 워드라인에는 상기 제2 전압을 인가하는 단계를 포함하는 3차원 가변 저항 메모리의 구동 방법.
  8. 제7항에 있어서,
    상기 선택셀에 대응하는 저항 메모리 물질은 고저항 상태에서 저저항 상태로 변화되는 3차원 가변 저항 메모리의 구동 방법.
  9. 제8항에 있어서,
    상기 제2 전압은 접지 전압인 3차원 가변 저항 메모리의 구동 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 기재된 3차원 가변 저항 메모리의 구동 방법에 있어서,
    선택셀을 한 개 이상 포함하고 있는 상기 수직 메모리 스트링에 포함된 상기 제1 스트링에 제1 전압을 인가하는 단계,
    상기 선택셀을 한 개 이상 포함하고 있는 워드라인에는 제2 전압을 인가시키는 단계,
    상기 선택 메모리 스트링이 한 개 이상 연결되어 있는 상기 상단 게이트에는 제3 전압을 인가하고, 상기 하단 게이트에는 상기 제3 전압보다 낮은 제4 전압을 인가시키는 단계를 포함되는 3차원 가변 저항 메모리의 구동 방법.
  11. 제10항에 있어서,
    상기 선택셀에 대응하는 저항 메모리 물질은 저저항 상태에서 고저항 상태로 변화되는 3차원 가변 저항 메모리의 구동 방법.
  12. 제11항에 있어서,
    상기 제4 전압은 접지 전압인 3차원 가변 저항 메모리의 구동 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 기재된 3차원 가변 저항 메모리의 구동 방법에 있어서,
    선택셀을 한 개 이상 포함하고 있는 워드라인에 제1 전압을 인가하고, 비선택셀만을 포함하는 워드라인에 제1 전압보다 낮은 제2 전압을 인가하는 단계,
    상기 비트라인에는 상기 제2 전압을 인가하는 단계,
    상기 선택셀을 한 개 이상 포함하고 있는 선택 메모리 스트링이 한 개 이상 연결되어 있는 상단 게이트에는 상기 제2 전압보다 높은 제3 전압을 인가하고, 하단 게이트에는 상기 제2 전압을 인가시키는 단계,
    상기 선택셀을 포함하고 있지 않은 비선택 메모리 스트링만 연결되어 있는 상단 게이트 및 하단 게이트에는 상기 제2 전압을 인가시키는 단계를 포함하는 3차원 가변 저항 메모리의 구동 방법.
  14. 제13항에 있어서,
    상기 비트라인의 전압 변화에 따라서 상기 선택셀의 저항상태를 판독하는 단계를 포함하는 3차원 가변 저항 메모리의 구동 방법.
  15. 제14항에 있어서,
    상기 제2 전압은 접지 전압인 3차원 가변 저항 메모리의 구동 방법.


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