TWI758686B - 記憶裝置 - Google Patents

記憶裝置 Download PDF

Info

Publication number
TWI758686B
TWI758686B TW109105850A TW109105850A TWI758686B TW I758686 B TWI758686 B TW I758686B TW 109105850 A TW109105850 A TW 109105850A TW 109105850 A TW109105850 A TW 109105850A TW I758686 B TWI758686 B TW I758686B
Authority
TW
Taiwan
Prior art keywords
transistor
writing period
memory element
current
variable resistance
Prior art date
Application number
TW109105850A
Other languages
English (en)
Other versions
TW202113833A (zh
Inventor
藤野頼信
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202113833A publication Critical patent/TW202113833A/zh
Application granted granted Critical
Publication of TWI758686B publication Critical patent/TWI758686B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1677—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明之實施形態提供一種能夠適當地進行資訊之寫入之記憶裝置。  實施形態之記憶裝置具備：第1電阻變化記憶元件，其可根據寫入電流設定第1低電阻狀態或第1高電阻狀態；第1電晶體，其具有第1閘極、第1源極及第1汲極，於第1寫入期間，流動與流動至上述第1電阻變化記憶元件之電流共通之電流；電壓保持部，其於上述第1寫入期間之後保持施加於上述第1閘極之第1電壓；及第2電晶體，其具有第2閘極、第2源極及第2汲極，於上述第1寫入期間之後之第2寫入期間，將由上述電壓保持部保持之上述第1電壓施加於上述第2閘極，而使電流流動至上述第1電阻變化記憶元件。

Description

記憶裝置
本發明之實施形態係關於一種記憶裝置。
提出有一種於半導體基板上積體化有磁阻效應元件等電阻變化記憶元件之記憶裝置。
本發明之實施形態提供一種能夠適當地進行資訊之寫入之記憶裝置。
實施形態之記憶裝置具備：第1電阻變化記憶元件，其可根據寫入電流設定第1低電阻狀態或第1高電阻狀態；第1電晶體，其具有第1閘極、第1源極及第1汲極，於第1寫入期間，流動與流動至上述第1電阻變化記憶元件之電流共通之電流；電壓保持部，其於上述第1寫入期間之後保持施加於上述第1閘極之第1電壓；及第2電晶體，其具有第2閘極、第2源極及第2汲極，於上述第1寫入期間之後之第2寫入期間，將由上述電壓保持部保持之上述第1電壓施加於上述第2閘極，而使電流流動至上述第1電阻變化記憶元件。
以下，參照圖式對實施形態進行說明。
(實施形態1)  圖1係模式性地表示第1實施形態之記憶裝置，即半導體積體電路裝置之構成之圖。
圖1所示之記憶裝置包含：記憶胞陣列區域10、局部字元線(LWL)選擇電路20、位元線(BL)選擇電路30、全域字元線(GWL)選擇電路40、第1電晶體51、第2電晶體52、及電壓保持部53。
圖2係模式性地表示上述記憶胞陣列區域10之基本構成之鳥瞰圖。
如圖2所示，於記憶胞陣列區域10設置有複數個記憶胞MC、複數條字元線WL、及複數條位元線BL。各記憶胞MC連接於所對應之字元線WL與所對應之位元線BL之間。向連接於目標記憶胞MC之字元線WL與連接於目標記憶胞MC之位元線BL之間施加特定之電壓而使特定之電流流過，藉此能夠針對目標記憶胞MC進行寫入或讀出。於各記憶胞MC中包含磁阻效應元件(電阻變化記憶元件)101、及串聯連接於磁阻效應元件(電阻變化記憶元件)101之選擇器(開關元件)102。
再者，於圖2所示之例中，位元線BL設置於字元線WL之上層側，但位元線BL亦可設置於字元線WL之下層側。又，於圖2所示之例中，選擇器102設置於磁阻效應元件101之上層側，但選擇器102亦可設置於磁阻效應元件101之下層側。
回到圖1之說明，局部字元線選擇電路20對連接於目標記憶胞MC之字元線WL進行選擇，位元線選擇電路30對連接於目標記憶胞MC之位元線BL進行選擇。向所選擇之字元線WL與所選擇之位元線BL之間施加電壓而使特定之電流流過，藉此如上所述，針對目標記憶胞MC進行寫入或讀出。
全域字元線選擇電路40自複數條局部字元線選擇電路20之中選擇出目標局部字元線選擇電路20。
圖3係模式性地表示記憶胞MC所含之磁阻效應元件(電阻變化記憶元件)101之構成例之剖視圖。再者，磁阻效應元件亦稱作MTJ(magnetic tunnel junction，磁穿隧接面)元件。
如圖3所示，磁阻效應元件101包含記憶層(第1磁性層)101a、參考層(第2磁性層)101b、及設置於記憶層101a與參考層101b之間之隧道勢壘層(非磁性層)101c。
記憶層101a藉由具有可變之磁化方向之強磁性層形成。參考層101b藉由具有固定之磁化方向之強磁性層形成。隧道勢壘層101c係藉由絕緣材料形成之非磁性層。再者，所謂可變之磁化方向，意指磁化方向針對特定之寫入電流發生變化，所謂固定之磁化方向，意指磁化方向不會針對特定之寫入電流發生變化。
於記憶層101a之磁化方向平行於參考層101b之磁化方向之情形時磁阻效應元件101成為低電阻狀態，於記憶層101a之磁化方向反平行於參考層101b之磁化方向之情形時磁阻效應元件101成為高電阻狀態。因此，磁阻效應元件101能夠根據電阻狀態(低電阻狀態、高電阻狀態)記憶二值資料。又，磁阻效應元件101之電阻狀態(低電阻狀態、高電阻狀態)能夠根據於磁阻效應元件101中流動之寫入電流之方向進行設定。即，於電流自記憶層101a流向參考層101b之情形與電流自參考層101b流向記憶層101a之情形時，設定不同之電阻狀態。
再者，圖3所示之例為記憶層101a位於較參考層101b更靠下層側之底部自由型磁阻效應元件，但亦可使用記憶層101a位於較參考層101b更靠上層側之頂部自由型磁阻效應元件。又，於磁阻效應元件中亦可進而設置消除自參考層101b向記憶層101a施加之磁場之移位消除層。
圖4係模式性地表示記憶胞MC所含之選擇器(開關元件)102之電流-電壓特性之圖。例如可將含有硫屬元素並具有切換功能之2端子型開關元件用於選擇器102。
如圖4所示，選擇器102具有於兩個方向(正方向及負方向)上相互對稱之電流-電壓特性。例如，於正方向之電流-電壓特性中，當選擇器102之2端子元件間之電壓增加並達到特定之電壓V1時，選擇器102成為接通狀態，2端子間之電壓轉變為V2，電流急劇增加。負方向之電流-電壓特性亦相同。再者，選擇器102亦可不具有對稱之電流-電壓特性。
向字元線WL與位元線BL之間施加電壓而使選擇器102成為接通狀態，藉此能夠針對磁阻效應元件(電阻變化記憶元件)101進行寫入或讀出。
回到圖1之說明，第1電晶體51為NMOS(N-channel metal oxide semiconductor，N溝道金氧半導體)電晶體，對閘極與汲極進行二極體連接，作為電流-電壓轉換電晶體(I-V轉換電晶體)發揮機能。於第1電晶體51連接有定電流源61，定電流流動至第1電晶體51。更具體而言，於第1寫入期間中，自定電流源61供給至第1電晶體51之電流經由全域字元線選擇電路40、全域字元線GWL、局部字元線選擇電路20及字元線WL供給至所選擇之記憶胞MC。因此，於第1寫入期間中，共通之電流流動至第1電晶體51及所選擇之記憶胞MC內之磁阻效應元件101及選擇器102。
電壓保持部53係保持於第1寫入期間施加於第1電晶體51之閘極之第1電壓。如上所述，於第1寫入期間中，定電流流動至第1電晶體51之汲極及源極間。此時，開關62閉合，施加於第1電晶體51之閘極之第1電壓由電壓保持部53保持。
電壓保持部53藉由設置於第1電晶體51之閘極與第2電晶體52之閘極之間之配線(閘極間配線)之電容器構成。即，對於電壓保持部53之電容器，可使用設置於閘極間配線與地面之間之電容器元件，亦可使用閘極間配線之寄生電容。又，亦可併用電晶體之閘極電容。
第2電晶體52為NMOS電晶體，其作為於第1寫入期間之後之第2寫入期間中，將由電壓保持部53保持之第1電壓施加於閘極，並基於施加於閘極之電壓對源極之電壓進行箝制之箝位電晶體發揮機能。具體而言，於第2寫入期間中，被供給至第2電晶體52之電流經由電晶體63、全域位元線GBL、位元線選擇電路30及位元線BL供給至所選擇之記憶胞MC。即，於第2寫入期間中，共通之電流流動至第2電晶體52及所選擇之記憶胞MC內之磁阻效應元件101及選擇器102。
圖5係表示第1寫入期間中之寫入動作之詳情之圖。
於第1寫入期間中，開關62為接通狀態，電晶體63為開路狀態，電晶體64為接通狀態，電晶體65為開路狀態，電晶體66為接通狀態。結果為自定電流源61將電流I1經由第1電晶體51、電晶體66及字元線WL供給至所選擇之記憶胞MC內之磁阻效應元件，被供給至磁阻效應元件之電流I1經由位元線BL及電晶體64流出至地面。又，施加於第1電晶體51之閘極之電壓由電壓保持部53保持。
於第1寫入期間中，記憶胞MC內之磁阻效應元件維持於低電阻狀態。具體而言，於第1寫入期間之前，以磁阻效應元件成為低電阻狀態之方式預先進行寫入。又，於第1寫入期間中，流動至第1電晶體51及磁阻效應元件之電流I1之方向與將磁阻效應元件設定成低電阻狀態時流動至磁阻效應元件之電流之方向一致。又，於第1寫入期間中，流動至第1電晶體51及磁阻效應元件之電流I1之大小對應於將磁阻效應元件設定成高電阻狀態時應流動至磁阻效應元件之電流之大小。如此，流動至磁阻效應元件之電流I1之大小與將磁阻效應元件設定成高電阻狀態時應流動至磁阻效應元件之電流之大小相等，電流I1之流動方向與將磁阻效應元件設定成低電阻狀態時流動至磁阻效應元件之電流之方向一致。因此，於第1寫入期間中，磁阻效應元件維持於低電阻狀態。
圖6係表示第2寫入期間中之寫入動作之詳情之圖。
於第2寫入期間中，開關62為開路狀態，電晶體63為接通狀態，電晶體64為開路狀態，電晶體65為接通狀態，電晶體66為開路狀態。又，於第2電晶體52之閘極經施加由電壓保持部53保持之電壓。結果為自特定之電源將電流I2經由第2電晶體52、電晶體63及位元線BL供給至所選擇之記憶胞MC內之磁阻效應元件，被供給至磁阻效應元件之電流I2經由字元線WL及電晶體65流出至地面。
如上所述，於第2寫入期間中，向第2電晶體52之閘極施加由電壓保持部53保持之電壓。由電壓保持部53保持之電壓之大小與於第1寫入期間施加於第1電晶體51之閘極之電壓之大小相同。又，第1電晶體51與第2電晶體52具有相同之電流-電壓特性，串聯連接於磁阻效應元件之選擇器具有於兩個方向上對稱之電流-電壓特性。並且，於第2寫入期間之初期階段，與第1寫入期間相同，記憶胞MC內之磁阻效應元件維持於低電阻狀態。因此，於第2寫入期間之初期階段，流動至第2電晶體52及磁阻效應元件之電流I2之大小與於第1寫入期間流動至第1電晶體51及磁阻效應元件之電流I1之大小相等。但是，於第1寫入期間流動至第1電晶體51及磁阻效應元件之電流I1之方向與於第2寫入期間流動至第2電晶體52及磁阻效應元件之電流I2之方向互相相反。已如上所述，於第1寫入期間流動至磁阻效應元件之電流I1之大小與將磁阻效應元件設定成高電阻狀態時應流動至磁阻效應元件之電流之大小相等。又，於第2寫入期間流動至磁阻效應元件之電流I2之方向與將磁阻效應元件設定成高電阻狀態時流動至磁阻效應元件之電流之方向一致。因此，於第2寫入期間中，磁阻效應元件自低電阻狀態轉變為高電阻狀態。
根據上述說明可知，於第2寫入期間中，將由第2電晶體52箝制之第2電晶體52之源極電壓施加於記憶胞MC，從而將磁阻效應元件設定成高電阻狀態。於第2寫入期間將磁阻效應元件設定成高電阻狀態後，流動至第2電晶體52及磁阻效應元件之電流減少，從而維持由第2電晶體52箝制之源極電壓。又，串聯連接於磁阻效應元件之選擇器為接通狀態，因此於選擇器施加有大致一定之電壓。因此，於磁阻效應元件自低電阻狀態轉變為高電阻狀態後，施加於磁阻效應元件之電壓亦不會增加，而是維持於一定值。
如上，於本實施形態中，預先藉由電壓保持部53保持於第1寫入期間施加於第1電晶體51之閘極之電壓，於第2寫入期間中，將由電壓保持部53保持之電壓施加於第2電晶體52之閘極。藉由如此進行如上述之寫入動作，能夠於第2寫入期間中針對磁阻效應元件(電阻變化記憶元件)進行定電壓寫入。於使用定電流寫入而並非使用此種定電壓寫入之情形時，當磁阻效應元件自低電阻狀態轉變為高電阻狀態時會向磁阻效應元件施加高電壓，從而有對磁阻效應元件之可靠性等產生不良影響之虞。於本實施形態中，藉由使用如上述之定電壓寫入，能夠於進行用以將磁阻效應元件設定成高電阻狀態之寫入時，降低對於磁阻效應元件之不良影響，從而能夠針對磁阻效應元件(電阻變化記憶元件)進行適當之寫入。
又，於本實施形態中，能夠使用第1電晶體51及第2電晶體52進行如上述之定電壓寫入，因此無需使用例如運算放大器等大規模之電路。因此，能夠藉由較小之電路規模進行定電壓寫入。又，因能夠藉由此種較小之電路規模進行定電壓寫入，故例如能夠對應於記憶胞陣列區域10配置寫入電路。例如，如圖1所示，能夠對應於記憶胞陣列區域10配置第2電晶體52等。因此，能夠抑制寫入路徑中之IR壓降或RC延遲等，從而能夠快速地進行確實之寫入動作。
(實施形態2)  其次，對第2實施形態進行說明。再者，因基本事項與上述第1實施形態相同，故省略於第1實施形態中已說明之事項之說明。
圖7係模式性地表示第2實施形態之記憶裝置(半導體積體電路裝置)之構成之圖。再者，對於圖1所示之構成要素所對應之構成要素中標註有相同之參照編號及參照符號。
於上述第1實施形態中，第1電晶體51及第2電晶體52均使用NMOS電晶體，但於本實施形態中，第1電晶體51及第2電晶體52均使用PMOS(P-channel metal oxide semiconductor，P溝道金氧半導體)電晶體。因此，本實施形態之寫入方向於第1寫入期間及第2寫入期間之任一者內均與第1實施形態中之寫入方向相反。
具體而言，於本實施形態中，於第1寫入期間中，被供給至磁阻效應元件(電阻變化記憶元件)之電流流動至第1電晶體51，於第2寫入期間中，被供給至磁阻效應元件(電阻變化記憶元件)之電流流動至第2電晶體52。其他基本動作與上述實施形態相同，因此省略說明。
如上，本實施形態之基本構成及基本動作與第1實施形態相同，於本實施形態中亦能夠獲得與第1實施形態相同之效果。
(實施形態3)  其次，對第3實施形態進行說明。再者，因基本事項與上述第1實施形態相同，故省略於第1實施形態中已說明之事項之說明。
圖8係模式性地表示第3實施形態之記憶裝置(半導體積體電路裝置)之構成之圖。再者，於圖1所示之構成要素所對應之構成要素中標註有相同之參照編號及參照符號。
於本實施形態中，於第1電晶體51之閘極(第1閘極)與汲極(第1汲極)之間設置有第1開關71，於第2電晶體52之閘極(第2閘極)與汲極(第2汲極)之間設置有第2開關72。藉由此種構成，第1電晶體51及第2電晶體52均可具有不同之功能。
圖9係模式性地表示本實施形態之記憶胞陣列區域10之基本構成之鳥瞰圖。
如圖9所示，於本實施形態中，於記憶胞陣列區域10內所對應之位置設置有2個記憶胞MC1及MC2。具體而言，於字元線WL與第1位元線BL1之間設置有第1記憶胞MC1，於字元線WL與第2位元線BL2之間設置有第2記憶胞MC2。各記憶胞MC1及MC2之基本構成與第1實施形態所示之記憶胞MC相同，於第1記憶胞MC1中包含第1磁阻效應元件(第1電阻變化記憶元件)111及第1選擇器(第1開關元件)112，於第2記憶胞MC2中包含第2磁阻效應元件(第2電阻變化記憶元件)121及第2選擇器(第2開關元件)122。各磁阻效應元件(電阻變化記憶元件)111及121之基本構成亦與第1實施形態所示之磁阻效應元件(電阻變化記憶元件)101相同，各選擇器(開關元件)112及122之基本構成亦與第1實施形態所示之選擇器(開關元件)102相同。
如圖9所示，於本實施形態中，於字元線WL之上層側設置有第1位元線BL1，於字元線WL之下層側設置有第2位元線BL2。另一方面，第1磁阻效應元件111中之記憶層、隧道勢壘層及參考層之積層順序與第2磁阻效應元件121中之記憶層、隧道勢壘層及參考層之積層順序相同。因此，需要於針對第1磁阻效應元件111之寫入與針對第2磁阻效應元件121之寫入中，使寫入電路之電流方向相反。因此，於本實施形態中，設置第1開關71及第2開關72，進行如下動作。
於本實施形態中，於第1及第2寫入期間中，開關71為閉路狀態，開關72為開路狀態。即，第1電晶體(NMOS電晶體)51作為具有二極體連接之電流-電壓轉換電晶體(I-V轉換電晶體)發揮機能，第2電晶體52(NMOS電晶體)作為箝位電晶體發揮機能。因此，於第1及第2寫入期間中，進行與上述第1實施形態相同之動作。結果為針對所選擇之記憶胞MC內之磁阻效應元件進行寫入。具體而言，針對第1記憶胞MC1內之第1磁阻效應元件111進行寫入。
又，於本實施形態中，於第3寫入期間及第3寫入期間之後之第4寫入期間中，開關71為開路狀態，開關72為閉路狀態。因此，與第1及第2寫入期間不同，第2電晶體52作為具有二極體連接之電流-電壓轉換電晶體發揮機能，第1電晶體51作為箝位電晶體發揮機能。
以下，具體地對第3及第4寫入期間中所進行之動作進行說明。
於第3寫入期間中，與自定電流源61供給至第2電晶體52之電流共通之電流流動至所選擇之記憶胞MC2內之第2磁阻效應元件121及第2選擇器122。更具體而言，自定電流源61供給至第2電晶體52之電流經由電晶體63、全域位元線GBL、位元線選擇電路30及位元線BL，供給至所選擇之第2記憶胞MC2內之第2磁阻效應元件121。被供給至第2磁阻效應元件121之電流經由字元線WL、局部字元線選擇電路20、全域字元線GWL、全域字元線選擇電路40及電晶體65流出至地面。結果為針對第2記憶胞MC2內之第2磁阻效應元件121進行寫入。又，施加於第2電晶體52之閘極之電壓由電壓保持部53保持。
第3寫入期間中之基本寫入原理與第1實施形態中已說明之第1寫入期間之原理相同。即，於第3寫入期間之前，以第2磁阻效應元件121成為低電阻狀態之方式預先進行寫入。又，於第3寫入期間中，流動至第2電晶體52及第2磁阻效應元件121之電流之方向與將第2磁阻效應元件121設定成低電阻狀態時流動至第2磁阻效應元件121之電流之方向一致。又，於第3寫入期間中，流動至第2電晶體52及第2磁阻效應元件121之電流之大小對應於將第2磁阻效應元件121設定成高電阻狀態時應流動至第2磁阻效應元件121之電流之大小。因此，於第3寫入期間中，第2磁阻效應元件121維持於低電阻狀態。
於第4寫入期間中，將由電壓保持部53保持之電壓施加於第1電晶體51之閘極。結果為與自定電流源61供給至第1電晶體51之電流共通之電流流動至所選擇之第2記憶胞MC2內之第2磁阻效應元件121及第2選擇器122。更具體而言，自定電流源61供給至第1電晶體51之電流經由全域字元線選擇電路40、全域字元線GWL、字元線選擇電路20及字元線WL供給至所選擇之第2記憶胞MC2內之第2磁阻效應元件121。被供給至第2磁阻效應元件121之電流經由位元線BL、位元線選擇電路30、全域位元線GBL及電晶體64流出至地面。結果為針對所選擇之第2記憶胞MC2內之第2磁阻效應元件121進行寫入。
第4寫入期間中之基本寫入原理與第1實施形態中已說明之第2寫入期間之寫入原理相同。即，於第4寫入期間之初期階段，第2磁阻效應元件121維持於低電阻狀態，流動至第1電晶體51及第2磁阻效應元件121之電流之大小與於第3寫入期間流動至第2電晶體52及第2磁阻效應元件121之電流之大小相等。但是，於第3寫入期間流動至第2電晶體52及第2磁阻效應元件121之電流之方向與於第4寫入期間流動至第1電晶體51及第2磁阻效應元件121之電流之方向互相相反。因此，於第4寫入期間中，第2磁阻效應元件121自低電阻狀態轉變為高電阻狀態。
如此，於第4寫入期間中，與第1實施形態中所述之動作相同，向第2記憶胞MC2施加由第1電晶體51箝制之源極電壓，使其自低電阻狀態轉變為高電阻狀態後，施加於第2磁阻效應元件121之電壓亦不會增加，而是維持於一定值。
如上，本實施形態之基本構成及基本動作與第1實施形態相同，於本實施形態中亦能夠獲得與第1實施形態相同之效果。
又，於本實施形態中，藉由設置第1開關71及第2開關72，能夠使第1電晶體51及第2電晶體52之任一者具備不同之功能。因此，於如在共通之字元線WL上連接有2個記憶胞MC，即在共通之字元線WL上連接有2個磁阻效應元件(電阻變化記憶元件)111及121之情形時，亦能夠進行適當之寫入。
再者，於以上之第1、第2及第3實施形態中，將根據寫入電流之流動方向設定不同之電阻狀態(低電阻狀態、高電阻狀態)之磁阻效應元件用作電阻變化記憶元件，但亦可使用在相同之寫入方向設定不同之電阻狀態(低電阻狀態、高電阻狀態)之電阻變化記憶元件。例如，亦可將PCM(phase change memory，相變化記憶體)元件等用作電阻變化記憶元件。
雖然對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，且可在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含在發明之範圍及主旨中，並且包含在申請專利範圍中記載之發明及其等價之範圍內。  [相關申請案]
本申請案享有將日本專利申請案2019-168649號(申請日期：2019年9月17日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶胞陣列區域 20:局部字元線選擇電路 30:位元線選擇電路 40:全域字元線選擇電路 51:第1電晶體 52:第2電晶體 53:電壓保持部 61:定電流源 62:開關 63、64、65、66:電晶體 71:第1開關 72:第2開關 101:磁阻效應元件(電阻變化記憶元件) 101a:記憶層(第1磁性層) 101b:參考層 101c:隧道勢壘層(非磁性層) 102:選擇器(開關元件) 111:第1磁阻效應元件(第1電阻變化記憶元件) 112:第1選擇器(第1開關元件) 121:第2磁阻效應元件(第2電阻變化記憶元件) 122:第2選擇器(第2開關元件) BL:位元線 BL1:第1位元線 BL2:第2位元線 GBL:全域位元線 GWL:全域字元線 I1:電流 I2:電流 MC:記憶胞 MC1:第1記憶胞 MC2:第2記憶胞 WL:字元線
圖1係模式性地表示第1實施形態之記憶裝置之構成之圖。  圖2係模式性地表示第1實施形態之記憶裝置中之記憶胞陣列區域之基本構成之鳥瞰圖。  圖3係模式性地表示第1實施形態之記憶裝置中之記憶胞所含之磁阻效應元件(電阻變化記憶元件)之構成例之剖視圖。  圖4係模式性地表示第1實施形態之記憶裝置中之記憶胞所含之選擇器(開關元件)之電流-電壓特性之圖。  圖5係表示第1實施形態之記憶裝置之第1寫入期間中之寫入動作之圖。  圖6係表示第1實施形態之記憶裝置之第2寫入期間中之寫入動作之圖。  圖7係模式性地表示第2實施形態之記憶裝置之構成之圖。  圖8係模式性地表示第3實施形態之記憶裝置之構成之圖。  圖9係模式性地表示第3實施形態之記憶裝置中之記憶胞陣列區域之基本構成之鳥瞰圖。
10:記憶胞陣列區域
20:局部字元線選擇電路
30:位元線選擇電路
40:全域字元線選擇電路
51:第1電晶體
52:第2電晶體
53:電壓保持部
61:定電流源
62:開關
63、64、65:電晶體
BL:位元線
GBL:全域位元線
GWL:全域字元線
MC:記憶胞
WL:字元線

Claims (17)

  1. 一種記憶裝置，其具備：  第1電阻變化記憶元件，其可根據寫入電流設定第1低電阻狀態或第1高電阻狀態；  第1電晶體，其具有第1閘極、第1源極及第1汲極，於第1寫入期間，流動與流動至上述第1電阻變化記憶元件之電流共通之電流；  電壓保持部，其於上述第1寫入期間之後保持施加於上述第1閘極之第1電壓；及  第2電晶體，其具有第2閘極、第2源極及第2汲極，於上述第1寫入期間之後之第2寫入期間，將由上述電壓保持部保持之上述第1電壓施加於上述第2閘極，而使電流流動至上述第1電阻變化記憶元件。
  2. 如請求項1之記憶裝置，其中於上述第1寫入期間，上述第1電阻變化記憶元件維持於上述第1低電阻狀態，  於上述第1寫入期間流動至上述第1電晶體及上述第1電阻變化記憶元件之電流之大小係對應於可將上述第1電阻變化記憶元件設定成上述第1高電阻狀態之電流之大小。
  3. 如請求項1之記憶裝置，其中上述第1電晶體係：上述第1閘極與上述第1汲極連接，  於上述第2寫入期間，上述第2電晶體係基於施加於上述第2閘極之電壓對上述第2源極之電壓進行箝制。
  4. 如請求項3之記憶裝置，其中於上述第2寫入期間，於上述第1電阻變化記憶元件施加基於由上述第2電晶體箝制之上述第2源極之電壓的電壓，而將上述第1電阻變化記憶元件設定成上述第1高電阻狀態。
  5. 如請求項1之記憶裝置，其中於上述第1寫入期間流動至上述第1電晶體及上述第1電阻變化記憶元件之電流之方向與於上述第2寫入期間流動至上述第2電晶體及上述第1電阻變化記憶元件之電流之方向相反。
  6. 如請求項1之記憶裝置，其中上述第1電晶體及上述第2電晶體為NMOS電晶體，  於上述第1寫入期間，流動至上述第1電晶體之電流流動至上述第1電阻變化記憶元件，  於上述第2寫入期間，流動至上述第2電晶體之電流流動至上述第1電阻變化記憶元件。
  7. 如請求項1之記憶裝置，其中上述第1電晶體及上述第2電晶體為PMOS電晶體，  於上述第1寫入期間，流動至上述第1電阻變化記憶元件之電流流動至上述第1電晶體，  於上述第2寫入期間，流動至上述第1電阻變化記憶元件之電流流動至上述第2電晶體。
  8. 如請求項1之記憶裝置，其中上述電壓保持部包含：電容器，其設置於上述第1閘極與上述第2閘極之間之配線。
  9. 如請求項1之記憶裝置，其中上述第1電阻變化記憶元件為磁阻效應元件。
  10. 如請求項1之記憶裝置，其進而具備第1開關元件，該第1開關元件對上述第1電阻變化記憶元件串聯連接，流動與流動至上述第1電阻變化記憶元件之電流共通之電流。
  11. 如請求項1之記憶裝置，其進而具備：  第2電阻變化記憶元件，其根據寫入電流設定第2低電阻狀態或第2高電阻狀態；  第1開關，其設置於上述第1閘極與上述第1汲極之間；及  第2開關，其設置於上述第2閘極與上述第2汲極之間；  於上述第1及第2寫入期間，上述第1開關為閉路狀態，上述第2開關為開路狀態，  於第3寫入期間，上述第1開關為開路狀態，上述第2開關為閉路狀態，共通之電流流動至上述第2電晶體及上述第2電阻變化記憶元件；  上述電壓保持部保持於上述第3寫入期間施加於上述第2閘極之第2電壓，  於上述第3寫入期間之後之第4寫入期間，上述第1開關為開路狀態，上述第2開關為閉路狀態，由上述電壓保持部保持之上述第2電壓被施加於上述第1閘極，共通之電流流動至上述第1電晶體及上述第2電阻變化記憶元件。
  12. 如請求項11之記憶裝置，其中於上述第3寫入期間，上述第2電阻變化記憶元件維持於上述第2低電阻狀態，  於上述第3寫入期間流動至上述第2電晶體及上述第2電阻變化記憶元件之電流之大小對應於可將上述第2電阻變化記憶元件設定成上述第2高電阻狀態之電流之大小。
  13. 如請求項11之記憶裝置，其中於上述第3寫入期間，上述第2電晶體係：上述第2閘極與上述第2汲極連接，  於上述第4寫入期間，上述第1電晶體係基於施加於上述第1閘極之電壓對上述第1源極之電壓進行箝制。
  14. 如請求項13之記憶裝置，其中於上述第4寫入期間，於上述第2電阻變化記憶元件施加基於由上述第1電晶體箝制之上述第1源極之電壓的電壓，而將上述第2電阻變化記憶元件設定成上述第2高電阻狀態。
  15. 如請求項11之記憶裝置，其中於上述第3寫入期間流動至上述第2電晶體及上述第2電阻變化記憶元件之電流之方向與於上述第4寫入期間流動至上述第1電晶體及上述第2電阻變化記憶元件之電流之方向相反。
  16. 如請求項11之記憶裝置，其中上述第2電阻變化記憶元件為磁阻效應元件。
  17. 如請求項11之記憶裝置，其進而具備第2開關元件，該第2開關元件對上述第2電阻變化記憶元件串聯連接，流動與流動至上述第2電阻變化記憶元件之電流共通之電流。
TW109105850A 2019-09-17 2020-02-24 記憶裝置 TWI758686B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019168649A JP2021048184A (ja) 2019-09-17 2019-09-17 記憶装置
JP2019-168649 2019-09-17

Publications (2)

Publication Number Publication Date
TW202113833A TW202113833A (zh) 2021-04-01
TWI758686B true TWI758686B (zh) 2022-03-21

Family

ID=74869771

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109105850A TWI758686B (zh) 2019-09-17 2020-02-24 記憶裝置

Country Status (4)

Country Link
US (1) US11127448B2 (zh)
JP (1) JP2021048184A (zh)
CN (1) CN112530487B (zh)
TW (1) TWI758686B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023043732A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 磁気記憶装置
JP2023044267A (ja) 2021-09-17 2023-03-30 キオクシア株式会社 メモリシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200735097A (en) * 2005-12-07 2007-09-16 Freescale Semiconductor Inc MRAM with a write driver and method therefor
TW200939221A (en) * 2007-11-21 2009-09-16 Toshiba Kk Semiconductor memory device
WO2018167962A1 (en) * 2017-03-17 2018-09-20 Nec Corporation Reconfigurable circuit using nonvolatile resistive switches
TW201835913A (zh) * 2017-03-24 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959417B2 (ja) 2004-10-29 2007-08-15 株式会社東芝 半導体メモリの読み出し回路
JP4894859B2 (ja) * 2006-11-30 2012-03-14 富士通株式会社 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
US8305795B2 (en) * 2009-04-27 2012-11-06 Panasonic Corporation Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
JP2011023046A (ja) * 2009-07-13 2011-02-03 Sony Corp 抵抗変化型メモリデバイス
JP4838399B2 (ja) 2010-03-30 2011-12-14 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
US9378814B2 (en) * 2013-05-21 2016-06-28 Sandisk Technologies Inc. Sense amplifier local feedback to control bit line voltage
JP2015049918A (ja) 2013-09-03 2015-03-16 マイクロン テクノロジー， インク． 書き込みパルス幅設定方法、データ書き込み方法及び半導体装置
JP2018156697A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP2018163713A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリデバイス及びその制御方法
CN108630266B (zh) 2017-03-24 2022-10-11 铠侠股份有限公司 存储设备及其控制方法
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
JP2019057348A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 メモリデバイス
KR102546531B1 (ko) * 2019-04-02 2023-06-21 삼성전자주식회사 자기 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200735097A (en) * 2005-12-07 2007-09-16 Freescale Semiconductor Inc MRAM with a write driver and method therefor
TW200939221A (en) * 2007-11-21 2009-09-16 Toshiba Kk Semiconductor memory device
WO2018167962A1 (en) * 2017-03-17 2018-09-20 Nec Corporation Reconfigurable circuit using nonvolatile resistive switches
TW201835913A (zh) * 2017-03-24 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
TW202113833A (zh) 2021-04-01
CN112530487A (zh) 2021-03-19
US20210082486A1 (en) 2021-03-18
US11127448B2 (en) 2021-09-21
CN112530487B (zh) 2024-01-16
JP2021048184A (ja) 2021-03-25

Similar Documents

Publication Publication Date Title
US10460783B2 (en) Magnetic storage device
US8477525B2 (en) Nonvolatile semiconductor memory and manufacturing method of nonvolatile semiconductor memory
US11004490B2 (en) Spin orbit torque magnetoresistive random access memory device
JP4634153B2 (ja) 磁気ランダムアクセスメモリおよびそのデータ読み出し方法
JP2019160368A (ja) 半導体記憶装置
US8385114B2 (en) Nonvolatile memory circuit using spin MOS transistors
TWI758686B (zh) 記憶裝置
US20160064059A1 (en) Semiconductor memory device
US9437270B2 (en) Nonvolatile memory apparatus for controlling a voltage level of enabling a local switch
JP2020047317A (ja) 不揮発性記憶装置
JP2012190515A (ja) 半導体記憶装置
US9443585B2 (en) Resistance change memory
KR101057724B1 (ko) 반도체 메모리 장치와 그의 구동 방법
US20210090629A1 (en) Memory device
US20210295888A1 (en) Memory device
US20170309321A1 (en) Peak Current Bypass Protection Control Device Applicable in MRAM
CN112927737B (zh) 使用磁性隧道结的非易失寄存器
JP2004103202A (ja) 薄膜磁性体記憶装置
US20230410868A1 (en) Magnetic memory device
US11727975B2 (en) Nonvolatile memory device
US20230410853A1 (en) Memory system