WO2023090611A1 - 오버패스형 채널을 포함하는 반도체 소자 - Google Patents

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WO2023090611A1
WO2023090611A1 PCT/KR2022/013956 KR2022013956W WO2023090611A1 WO 2023090611 A1 WO2023090611 A1 WO 2023090611A1 KR 2022013956 W KR2022013956 W KR 2022013956W WO 2023090611 A1 WO2023090611 A1 WO 2023090611A1
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gate
line
semiconductor device
semiconductor element
voltage
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PCT/KR2022/013956
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박병국
장태진
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서울대학교산학협력단
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    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device including an overpass type channel, and more particularly, to a semiconductor device used in a hardware-based neural network.
  • Spiking Neural Network originated from the imitation of the actual biological nervous system (the concept of memory, learning, and reasoning), it adopts a similar network structure and differs from the actual biological nervous system in various aspects such as signal transmission, information expression method, and learning method. There is a difference.
  • a large number of synapses are disposed between neurons, and the roles of these synapses are to store weights and transmit signals between neurons.
  • a semiconductor device including an overpass type channel according to an embodiment of the present disclosure is intended to increase the length of an effective channel.
  • a semiconductor device including an overpass channel is for stably implementing weights of synaptic devices.
  • an overpass-type semiconductor device includes a first gate having a fin having a predetermined height, and charges formed on the first gate and the fin.
  • the channel is formed in a shape that overpasses the pin.
  • the overpass type semiconductor device includes a source and a drain formed in the channel spaced apart from each other by a predetermined distance from both sides of the pin, wherein the drain comprises the second It shares the same voltage line as the gate.
  • the second gate includes end portions extending to both sides with respect to the fin.
  • a semiconductor device including an overpass type channel according to an embodiment of the present disclosure may increase the length of an effective channel.
  • a semiconductor device including an overpass channel may stably implement weights of synaptic devices.
  • FIG. 1 is a conceptual perspective view of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a conceptual cross-sectional view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 3 is a conceptual perspective view of a 4-terminal structure according to an embodiment of the present disclosure.
  • FIG. 4 is a conceptual plan view of a 4-terminal structure according to an embodiment of the present disclosure.
  • FIG. 5 is a threshold voltage shift characteristic graph of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 6 is a graph of current according to gate voltage of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 7 is a channel density graph of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIGS. 1 and 2 a structure of a semiconductor device 1 according to an exemplary embodiment of the present disclosure will be described with reference to FIGS. 1 and 2 .
  • FIG. 1 is a conceptual perspective view of a semiconductor device 1 according to an embodiment of the present disclosure
  • FIG. 2 is a conceptual cross-sectional view of the semiconductor device 1 according to an embodiment of the present disclosure.
  • a semiconductor device 1 includes a first gate 100, a charge storage layer 210, a channel layer 300, an insulating layer 400, and a first gate 100. It includes 2 gates (500).
  • the first gate 100 may include a fin 110 having a predetermined height and a predetermined upper area.
  • the fin 110 may be formed in a shape protruding in a height direction from the center of the first gate 100 .
  • the charge storage layer 210 any hole or material layer capable of storing holes may be used.
  • the charge storage layer 210 may be formed of nitride.
  • the charge storage layer 210 may include a tunneling insulating layer 230 formed between the charge storage layer 210 and the channel layer 300 .
  • the charge storage layer 210 , the blocking insulating layer 220 , and the tunneling insulating layer 230 may form gate insulating layer stacks 210 , 220 , and 230 .
  • the tunneling insulating layer 230 and the blocking insulating layer 220 may each be formed of an oxide layer.
  • the tunneling insulating layer 230, the charge storage layer 210, and the blocking insulating layer 220 may be made of a material having an Oxide-Nitride-Oxide (ONO) structure.
  • the channel layer 300 is formed to overpass the fin 110 as the fin 110 protrudes in the height direction from the center of the first gate 100 . Accordingly, the length of the effective channel may be extended by twice the height of the pin 110 .
  • the channel layer 300 includes a source 320 and a drain 330 formed on both sides of the pin 110 by a predetermined distance apart from each other.
  • a floating body 310 is formed between the source 320 and the drain 330 .
  • the second gate 500 is formed on the channel layer 300 .
  • a gate insulating layer 400 may be formed between the second gate 500 and the channel layer 300 or the floating body 310 .
  • the second gate 500 and the gate insulating layer 400 also have an overpass shape.
  • the second gate 500 includes end portions 510 extending horizontally on both sides of the fin 110 .
  • the magnitude of the threshold voltage shift may be changed by the length of the distal end 510 in the semiconductor device 1 according to the exemplary embodiment of the present disclosure.
  • the shift of the threshold voltage according to the length of the end portion 510 will be described in detail with reference to FIG. 5 to be described later.
  • the floating body 310 may be electrically isolated from surroundings using a first conductivity type (eg, p-type) semiconductor material.
  • the source 320 and the drain 330 are formed of a semiconductor material of a second conductivity type (eg, n-type) opposite to the first conductivity type.
  • the source 320 and the drain 330 may be formed to contact both sides of the floating body 310 and be spaced apart from each other with the floating body 310 interposed therebetween.
  • the floating body 310 may have one or more grain boundaries between the source 320 and the drain 330 and use the grain boundary as a charge storage.
  • the floating body 310 is electrically isolated from surroundings including the source 320/drain 330, and may store carriers (excess holes or electrons) generated by impact ionization in itself.
  • carriers excess holes or electrons
  • a specific structure for electrically isolating the floating body 310 from the surroundings may be formed in various ways.
  • the semiconductor conductivity type is different from the source 320 and the drain 330 contacting both sides, so that they are isolated by a depletion layer (depletion region) by a pn junction, and an insulating layer or an air layer is interposed or non-contact with other surroundings. can be isolated in some way.
  • the source 320 and the drain 330 can also be isolated from other surroundings by the depletion region by the pn junction.
  • the grain boundary may be formed only in a channel region (not shown) in which a channel is formed during operation between the source 320 and the drain 330, or may be formed only under the channel region, or may be formed in the entire floating body 310 region including the channel region. may be formed. In this case, the grain boundary may be formed only under the channel region of the floating body 310 . However, considering the process aspect, it is easy to form the entire area of the floating body 310 .
  • the grain boundary is formed in the channel region, some of the carriers (carriers for driving) injected from the source 320 are stored, which affects the channel conductivity during subsequent driving. It has the advantage that it can be used in short-term storage devices by inducing excess holes by impact ionization in the depletion region.
  • the charge storage layer 210 is formed on the first gate 100.
  • a gate insulating layer stack included it can be implemented as a synaptic mimic device capable of simultaneously implementing a non-volatile memory device or long-term memory conversion.
  • Gate insulating layer stacks 210 , 220 , and 230 including the charge storage layer 210 may be formed between the floating body 310 and the first gate 100 .
  • the charge storage layer 210 can be any hole or a material layer capable of storing holes, and can be formed of, for example, a nitride film.
  • the other gate insulating layer stacks 210 , 220 , and 230 include the tunneling insulating layer 230 and the blocking insulating layer 220 , and each may be formed of an oxide layer.
  • the floating body 310 may be formed of a polycrystalline semiconductor material having clear grain boundaries, such as polysilicon or polygermanium. Also, the floating body 310 may be formed of an amorphous semiconductor material.
  • the floating body 310 is formed of a polycrystalline or amorphous semiconductor material instead of a single crystal semiconductor substrate, three-dimensional stacking is possible.
  • the length of the effective channel can be extended by twice the height of the pin 110. Accordingly, the length of the effective channel increases, and the weight of the semiconductor device can be precisely adjusted with low power.
  • the drain 330 may share the same voltage line as the second gate 500 .
  • the size of the semiconductor device 1 can be reduced by half. In addition, it is possible to overcome the limitation of miniaturization of the 4-terminal structure.
  • the semiconductor device 1 when the semiconductor device 1 performs an inference operation, the same voltage is applied to the second gate 500 and the drain 330 . Accordingly, an event-driven operation of outputting an output signal from the source line is possible.
  • the semiconductor device 1 can precisely control weights of individual semiconductor devices with low power through FN tunneling (Fowler-Nordheim tunneling).
  • FIGS. 3 and 4 show an example of a structure of a 4-terminal structure (synapse array) including four semiconductor elements. Using the synapse array shown in FIGS. 3 and 4 , a neural network including the synapse array as a cell may be constructed.
  • the second gate 500 when an input voltage is not applied to the second gate 500 as the second gate 500 line and the drain 330 line are integrated, the second gate 500 ) and the voltage difference between the drain 330 is maintained at 0V. Therefore, leakage current can be minimized.
  • the first element S1 and the second element S2 share the second gate and drain line 501, and the third element S3 and the fourth element S4 ) shares the second gate, drain line 502.
  • An input signal may be simultaneously input to the second gate line and the drain line.
  • the first element S1 and the third element S3 share the first gate line 101 and the source line 321 . Also, the second element S2 and the fourth element S4 share the first gate line 102 and the source line 322 . An output signal can be output from the source line. Thus, an event-based operation is possible.
  • any one of the first to fourth devices S1 to S4, to which the synaptic weight is to be set is set as a target semiconductor device.
  • a weight of the target semiconductor device may be set by applying a first voltage to a first gate of the target semiconductor device and applying a second voltage to a second gate and drain of the target semiconductor device.
  • the second voltage is applied to the first gates of the semiconductor devices other than the target semiconductor device.
  • the synapse array may be controlled by applying a second or third voltage to second gates and drains of semiconductor devices other than the target semiconductor device.
  • the third voltage may be set to have a value of 33 to 66% of a potential difference between the first voltage and the second voltage applied to the target semiconductor device.
  • the above four elements constitute a synapse array.
  • a program voltage V PGM is applied to the first gate line 101 of the first element S1 and the third element S3, A half value (V PGM /2) of the program voltage (V PGM ) is applied to the second gates of the third element S3 and the fourth element S4.
  • V PGM program voltage
  • the first gate line 102 of the second element S2 and the fourth element S4 is grounded.
  • V PGM program voltage
  • V PGM /2 half value of the program voltage (V PGM ) is applied to the second gate and drain lines 502 of the third and fourth elements S3 and S4.
  • the voltage (V PGM /2) of the source 320 does not affect the channel side due to the overlap of the second gate 500 . Accordingly, when the length of the end portion 510 is increased, the program efficiency is increased. When the length of the distal end 510 is shortened, the voltage (V PGM /2) of the source 320 can come over to the channel. Accordingly, when the length of the end portion 510 is shortened, program efficiency is reduced, but a highly integrated array can be made.
  • threshold voltage shift characteristics of the semiconductor device 1 vary greatly when the length of the end portion 510 is 50 nm to 60 nm. If it is desired to increase the programming efficiency by extending the length of the distal end 510, the distal end 510 may be set to have a value of 60 nm or more. In addition, when a highly direct array is to be generated by reducing the length of the distal end 510, the distal end 510 may be set to have a value of 40 nm or less.
  • the semiconductor device ( 1) can precisely adjust the weight with low power.
  • FIG. 6 shows a drain current value according to a gate voltage of the semiconductor device 1 according to an exemplary embodiment of the present disclosure.
  • V PGM program voltage
  • the weight of the semiconductor device 1 may be adjusted by injecting electrons or holes through FN tunneling.
  • the weight is stored for a long time by the injected charges, and the product of the stored weight and the voltage is expressed as a current. Therefore, in order to allow the current flowing in a large number of synapses to flow from the neuron stage for the vector multiplication operation, low-power operation must be possible, and this can be solved by increasing the length of the effective channel.
  • weights can be stably expressed by increasing the length of the effective channel.
  • a short channel effect may be reduced and non-homogeneity between the semiconductor devices 1 may be resolved.
  • the effective volume of the long-term memory increases, it is possible to stably implement the weights that synaptic devices can represent.
  • FIG. 7 shows the electron density when the end portion 510 is formed to be 75 nm
  • (b) of FIG. 5 shows the electron density when the end portion 510 is formed to be 25 nm.
  • the channel is blocked when the fin 110 moves away from the first gate 100 by a predetermined distance or more.
  • the operation method of the device according to the above-described embodiment may be in accordance with the conventional operation method, and in particular, Korean Patent Registration No. 10-1425857 of the present applicant may be referred to for the operation method of the synaptic mimic device.
  • the mode for carrying out the invention is the same as the best mode for carrying out the invention described above.

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Abstract

본 발명은 오버패스형 반도체 소자에 관한 것으로서, 상기 오버패스형 반도체 소자는 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된다.

Description

오버패스형 채널을 포함하는 반도체 소자
본 개시는 오버패스형 채널을 포함하는 반도체 소자에 관한 것으로서, 보다 상세하게는 하드웨어 기반 뉴럴 네트워크에 사용되는 반도체 소자에 관한 것이다.
최근 인공신경망에 기반한 컴퓨팅 기술이 발전함과 더불어, 스파이킹 뉴럴 네트워크(Spiking Neural Network, SNN)에 대한 연구 개발도 활발하게 이루어지고 있다. 스파이킹 뉴럴 네트워크는 실제 생물학적 신경계의 모방(기억, 학습, 추론에 대한 개념)으로부터 시작되었으나, 유사한 네트워크 구조를 채택할 뿐, 신호 전달 및 정보 표현 방법, 학습 방법 등 다양한 측면에서 실제 생물학적 신경계와는 차이점이 있다.
한편, 실제 신경계와 거의 동일하게 동작하는 하드웨어 기반 SNN은 아직 기존의 뉴럴 네트워크를 뛰어넘는 성능을 보이는 학습 방법이 개발되지 않아, 실제 산업에서 사용되고 있는 사례는 드물다. 하지만 기존 뉴럴 네트워크를 사용하여 시냅스 가중치를 도출하고 이를 활용해 SNN 방식으로 추론한다면, 높은 정확도와 동시에 초저전력 컴퓨팅 시스템을 구현할 수 있어, 이에 대한 연구가 활발히 진행되고 있다.
이러한 뉴럴 네트워크는 뉴런과 뉴런 사이에 많은 수의 시냅스들이 배치되어 있으며, 이러한 시냅스들의 역할은 가중치를 저장하고, 뉴런과 뉴런 사이에 신호를 전달하는 역할을 수행한다.
복잡한 네트워크의 경우 많은 수의 시냅스와 뉴런들이 필요하기 때문에 고집적화에 대한 연구가 활발히 진행되고 있다. 마찬가지로, 많은 수의 시냅스에서 흐르는 전류로 인한 전력소비가 크기 때문에 전류의 크기를 줄이는 것이 중요하다. 하지만, 고집적화에 따라 short channel effect, 가중치의 multi-level 수 감소 등 문제가 발생하게 되었다.
본 개시의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 유효 채널의 길이를 증가시키기 위한 것이다.
또한, 본 개시의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 시냅스 소자의 가중치를 안정적으로 구현하기 위한 것이다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 개시의 일 실시예에 따른 오버패스형 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된다.
또한, 본 개시의 다른 실시예에 따른 오버패스형 반도체 소자는, 상기 핀을 기준으로, 양측으로 각각 소정의 거리가 이격되어 상기 채널에 형성된 소스와 드레인을 포함하며, 상기 드레인은, 상기 제2 게이트와 동일한 전압 라인을 공유한다. 제2 게이트는, 상기 핀을 기준으로, 양측으로 연장되는 말단부를 포함한다.
본 개시의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 유효 채널의 길이를 증가시킬 수 있다.
또한, 본 개시의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 시냅스 소자의 가중치를 안정적으로 구현할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 개념적 사시도이다.
도 2는 본 개시의 실시예에 따른 반도체 소자의 개념적 단면도이다.
도 3은 본 개시의 실시예에 따른 4-터미널 구조의 개념적 사시도이다.
도 4는 본 개시의 실시예에 따른 4-터미널 구조의 개념적 평면도이다.
도 5는 본 개시의 실시예에 따른 반도체 소자의 문턱전압이동 특성 그래프이다.
도 6은 본 개시의 실시예에 따른 반도체 소자의 게이트 전압에 따른 전류 그래프이다.
도 7은 본 개시의 실시예에 따른 반도체 소자의 채널 밀도 그래프이다.
아래에서는 첨부한 도면을 참조하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 개시의 실시예를 상세히 설명한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도 1 및 도 2를 참조하여 본 개시의 실시예에 따른 반도체 소자(1)의 구조를 설명한다.
도 1은, 본 개시의 실시예에 따른 반도체 소자(1)의 개념적 사시도이고, 도 2는 본 개시의 실시예에 따른 반도체 소자(1)의 개념적 단면도이다.
도 1 및 도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자(1)는, 제1 게이트(100), 전하 저장층(210), 채널층(300), 절연층(400) 및 제2 게이트(500)를 포함한다.
제1 게이트(100)는, 기설정된 높이와 기설정된 상부 면적을 갖는 핀(110)이 형성될 수 있다. 핀(110)은 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성될 수 있다.
전하 저장층(210)은, 홀이나 정공을 저장할 수 있는 물질층은 모두 이용될 수 있다. 일 예로 전하 저장층(210)은 질화막(nitride)으로 형성할 수 있다. 또한, 전하 저장층(210)은, 전하 저장층(210)과 채널층(300) 사이에 형성된 터널링 절연막(230)을 포함할 수 있다.
전하 저장층(210)과 블로킹 절연막(220) 및 터널링 절연막(230)은 게이트 절연층 스택(210, 220, 230)을 형성할 수 있다. 또한, 터널링 절연막(230)과 블로킹 절연막(220)은, 각각 산화막으로 형성될 수 있다. 이와 같이, 터널링 절연막(230), 전하 저장층(210) 및 블로킹 절연막(220)은 ONO(Oxide-Nitride-Oxide)구조의 물질로 이루어질 수 있다.
채널층(300)은 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 채널층(300)이 핀(110)을 오버패스하는 형태로 형성된다. 이에 따라, 유효 채널의 길이가 핀(110)의 높이의 2배만큼 연장될 수 있다.
채널층(300)은 핀(110)을 기준으로, 양측으로 각각 소정의 거리가 이격되어 형성된 소스(320)와 드레인(330)을 포함한다. 소스(320)와 드레인(330) 사이에는 플로팅 바디(310)가 형성된다.
제2 게이트(500)는 채널층(300) 상에 형성된다. 제2 게이트(500)와 채널층(300) 또는 플로팅 바디(310) 사이에는 게이트 절연층(400)이 형성될 수 있다. 제2 게이트(500)와 게이트 절연층(400) 역시 오버패스 형상을 갖는다.
또한, 제2 게이트(500)는, 핀(110)을 기준으로, 양측 수평방향으로 연장되는 말단부(510)를 포함한다. 이 때, 본 개시의 실시예에 따른 반도체 소자(1)에서 말단부(510)의 길이에 의해 문턱전압이동(Threshold voltage shift)의 크기가 변경될 수 있다. 말단부(510)의 길이에 따른 문턱전압이동은 후술하는 도 5를 참조하여 상세히 설명한다.
플로팅 바디(310)는 제 1 도전형(예를들어, p형) 반도체 물질로 주변과 전기적으로 고립될 수 있다. 소스(320)와 드레인(330)은 제 1 도전형과 반대 타입의 제 2 도전형(예를들어, n형) 반도체 물질로 형성된다. 또한, 소스(320)와 드레인(330)은 플로팅 바디(310)를 사이에 두고 플로팅 바디(310)의 양측과 접하며 서로 이격되어 형성될 수 있다.
플로팅 바디(310)는 소스(320)와 드레인(330) 사이에 하나 이상의 입계(grain boundary)를 가지고, 입계를 전하저장소로 이용할 수 있다.
플로팅 바디(310)는 소스(320)/드레인(330)을 포함한 주변과 전기적으로 고립된 것으로, 자체에 충격이온화로 발생된 반송자(carrier, 과잉 홀이나 전자)를 저장할 수 있다. 플로팅 바디(310)를 이루는 반도체 물질의 입계에 저장되도록 함으로써, 소자의 바디 두께가 소스(320)/드레인(330)과의 경계에서 생기는 공핍층(미도시)의 최대 두께보다 작아도 채널 전도도에 영향을 줄 수 있다.
플로팅 바디(310)가 주변과 전기적으로 고립되기 위한 구체적인 구조는 다양하게 형성될 수 있다. 우선 양측으로 접하는 소스(320) 및 드레인(330)과는 반도체 도전형을 달리하여, pn 접합에 의한 공핍층(공핍 영역)으로 격리되도록 하고, 다른 주변과는 절연층이나 공기층을 사이에 두거나 비접촉 방식으로 격리하게 할 수 있다. 소스(320) 및 드레인(330) 이외의 다른 주변과도 pn 접합에 의한 공핍 영역으로 격리시킬 수 있다.
입계는 소스(320)와 드레인(330) 사이로 동작시 채널이 형성된 채널 영역(미도시)에만 형성될 수도 있고, 채널 영역 밑에만 형성될 수도 있으며, 채널 영역을 포함한 플로팅 바디(310) 전 영역에 형성될 수도 있다. 이때, 입계가 플로팅 바디(310) 중 채널 영역 밑에만 형성될 수 있다. 하지만, 공정 측면을 고려하면 플로팅 바디(310) 전 영역에 형성함이 용이하다.
입계가 채널 영역에 형성될 경우에는 소스(320)에서 주입된 반송자(구동용 반송자)의 일부가 저장하게 되어, 이로써, 차후 구동시 채널 전도도에 영향을 주게 되므로, 드레인(330) 쪽의 공핍 영역에서 충격이온화(impact ionization)로 과잉 홀(excess hole)을 유도하여 단기 기억 장치에 사용할 수 있다는 장점이 있다.
또한, 플로팅 바디(310)를 사이에 두고 상기 제 2 게이트(500)와 마주보는 위치에 제 1 게이트(100)가 더 형성된 구조에서, 상기 제 1 게이트(100)에 전하 저장층(210)이 포함된 게이트 절연층 스택을 구비하여 비휘발성 메모리 소자를 동시 구현하거나 장기기억 전환이 가능한 시냅스 모방 소자로 구현할 수 있다.
플로팅 바디(310)와 제 1 게이트(100) 사이에는, 전하 저장층(210)이 포함된 게이트 절연층 스택(210, 220, 230)이 형성될 수 있다. 여기서, 전하 저장층(210)은 홀이나 정공을 저장할 수 있는 물질층이면 어느 것도 가능하고, 일 예로 질화막(nitride)으로 형성할 수 있다. 기타 게이트 절연층 스택(210, 220, 230)은 터널링 절연막(230)과 블로킹 절연막(220)으로, 각각 산화막으로 형성할 수 있다.
플로팅 바디(310)는 폴리 실리콘이나 폴리 게르마늄 등 입계가 명확한 다결정 반도체 물질로 형성될 수 있다. 또한, 플로팅 바디(310)를 비정질 반도체 물질로 형성하는 것도 가능하다.
이와 같이, 플로팅 바디(310)를 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능하게 된다.
채널층(300)이 핀(110)을 오버패스 하는 형태로 구성됨에 따라, 유효 채널의 길이는 핀(110)의 높이의 2배의 길이만큼 연장될 수 있다. 따라서, 유효 채널의 길이가 증가하며, 반도체 소자의 가중치를 저전력으로 정밀하게 조절할 수 있다.
드레인(330)은 제2 게이트(500)와 동일한 전압 라인을 공유할 수 있다. 드레인(330)과 제2 게이트(500)가 동일한 전압 라인을 공유함에 따라, 반도체 소자(1)의 크기를 절반으로 감소시킬 수 있다. 더불어, 4-터미널(terminal) 구조가 가지는 미시화에 대한 한계를 극복할 수 있다.
또한, 반도체 소자(1)가 추론 동작을 수행하는 경우, 제2 게이트(500)와 드레인(330)에 동일한 전압이 인가된다. 따라서, 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능하다. 더불어, 반도체 소자(1)가 FN 터널링(Fowler-Nordheim tunneling)을 통해 개별 반도체 소자들의 가중치를 저전력으로 정밀하게 조절할 수 있다.
도 3 및 도 4는 4개의 반도체 소자를 포함하는 4-터미널 구조(시냅스 어레이)의 구조의 일 예를 나타낸다. 도3 및 도 4에 도시된 시냅스 어레이를 이용하여, 시냅스 어레이를 셀로 포함하는 뉴럴 네트워크워크를 구성할 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 개시의 실시예에 따른 반도체 소자를 이용하여 시냅스 어레이를 구성하는 경우, 시냅시 어레이의 동작 제어 방법을 설명한다.
먼저, 본 개시의 실시예에 따른 시냅스 어레이는 제2 게이트(500) 라인과 드레인(330) 라인이 통합됨에 따라, 제2 게이트(500)에 입력 전압이 인가되지 않는 경우, 제2 게이트(500)와 드레인(330)의 전압 차이가 0V로 유지된다. 따라서, 누설전류를 최소화할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 소자(S1)와 제2 소자(S2)는 제2 게이트, 드레인 라인(501)을 공유하고, 제3 소자(S3)와 제4 소자(S4)는 제2 게이트, 드레인 라인(502)을 공유한다. 제2 게이트 라인 및 드레인 라인으로는 입력 신호가 동시에 입력될 수 있다.
제1 소자(S1)와 제3 소자(S3)는 제1 게이트 라인(101) 및 소스 라인(321)을 공유한다. 그리고, 제2 소자(S2)와 제4 소자(S4)는 제1 게이트 라인(102)및 소스 라인(322)을 공유한다. 소스 라인에서는 출력 신호를 출력할 수 있다. 따라서, 이벤트 기반 동작이 가능하다.
소자의 시냅스 가중치를 설정하기 위해서는, 먼저 제1 소자(S1) 내지 제4 소자(S4) 중 시냅스 가중치를 설정하고자 하는 어느 하나의 반도체 소자를 타겟 반도체 소자로 설정한다. 그리고, 타겟 반도체 소자의 제1 게이트에 제 1 전압을 인가하고, 타겟 반도체 소자의 제2 게이트 및 드레인에 제2 전압을 인가하여 상기 타겟 반도체 소자의 가중치를 설정할 수 있다.
또한, 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제1 게이트에 제2 전압을 인가한다. 그리고, 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제2 게이트 및 드레인에 제2 또는 제3 전압을 인가하여 시냅스 어레이를 제어할 수 있다. 이 때, 타겟 반도체 소자에 인가하는 상기 제1 전압 및 상기 제2 전압간 전위차의 33~66%의 값을 가지도록 제3 전압을 설정할 수 있다.
예를 들어, 상술한 4 개의 소자(S1, S2, S3, S4)는 시냅스 어레이를 구성한다. 제1 소자(S1)를 가중치 조절을 위한 타켓 소자로 설정하는 경우, 제1 소자(S1)와 제3 소자(S3)의 제1 게이트 라인(101)에는 프로그램 전압(VPGM)을 인가하고, 제3 소자(S3)와 제4 소자(S4)의 제 2게이트에는 프로그램 전압(VPGM)의 절반 값(VPGM /2)을 인가한다. 그리고, 제2 소자(S2)와 제4 소자(S4)의 제1 게이트 라인(102)은 접지한다.
제1 소자(S1)와 제3 소자(S3)의 제1 게이트 라인(101)에는 프로그램 전압(VPGM)을 인가하고, 제2 게이트, 드레인 라인(501)은 접지하여 FN 터널링 조건을 형성할 수 있다. 그리고, 제3 소자(S3) 및 제4 소자(S4)의 제2 게이트, 드레인 라인(502)에는 프로그램 전압(VPGM)의 절반 값(VPGM /2)을 인가한다.
이 경우, 말단부(510)의 길이가 길어지게 되면, 제2 게이트(500)가 주는 overlap에 의해 소스(320)의 전압(VPGM /2)이 채널쪽에 영향을 미치지 않게 된다. 따라서, 말단부(510)의 길이가 길어지면, 프로그램 효율이 높아지게 된다. 말단부(510)의 길이가 짧아지는 경우, 소스(320)의 전압(VPGM /2)이 채널로 넘어올 수 있게 된다. 따라서, 말단부(510)의 길이가 짧아지는 경우, 프로그램의 효율은 감소하지만, 고집적 어레이를 만들 수 있다.
구체적으로, 도 5에 도시된 바와 같이, 말단부(510)의 길이가 50nm 내지 60nm인 경우를 경계로, 반도체 소자(1)의 문턱전압이동 특성이 크게 달라지게 된다. 말단부(510)의 길이를 연장하여 프로그램 효율을 높이고 싶은 경우, 말단부(510)가 60nm이상의 값을 가지도록 설정할 수 있다. 또한, 말단부(510)의 길이를 감소시켜 고직접 어레이를 생성하고 싶은 경우, 말단부(510)가 40nm 이하의 값을 가지도록 설정할 수 있다.
또한, 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 채널(300)의 길이가 핀(110)의 높이의 2배만큼 연장 됨으로서, 반도체 소자(1)는 저전력으로 가중치를 정밀하게 조절할 수 있다.
도 6은 본 개시의 실시예에 따른 반도체 소자(1)의 게이트 전압에 따른 드레인 전류값을 나타낸다.
도 6에 도시된 바와 같이, 초기 상태(Initial state)인 경우, 프로그램 전압(VPGM)이 13V, 14V, 15V인 경우, 게이트 전압(Gate voltage)에 따른 드레인 전류값을 나타낸다. 도 4에 도시된 바와 같이 프로그램 전압이 증가할수록, 초기 상태(Initial state) 그래프가 우측으로 이동하는 형태를 가지며, 저전력으로도 드레인 전류의 양을 제어할 수 있다.
구체적으로, FN 터널링을 통해 전자나 정공을 주입함으로서, 반도체 소자(1)의 가중치를 조절할 수 있다. 주입된 전하들에 의해 장기적으로 가중치가 저장되며, 저장된 가중치와 전압의 곱이 전류로 나타나게 된다. 따라서, 벡터곱 연산을 위해 많은 수의 시냅스에서 흐르는 전류를 뉴런단에서 흘려주기 위해서는 반드시 저전력 동작이 가능해야 하며 이를 유효 채널의 길이를 증가시킴으로써 해결할 수 있다.
더불어, 유효 채널의 길이를 증가시킴으로써 안정적으로 여러 개의 가중치를 나타낼 수 있다. 또한, 유효 채널의 길이를 증가시킴에 따라, 쇼트 채널 효과(short channel effect)를 감소시킬 수 있으며, 반도체 소자(1)간 비균질성을 해소할 수 있다. 또한, 장기기억장치의 유효 부피가 증가함에 따라 시냅스 소자가 나타낼 수 있는 가중치를 안정적으로 구현할 수 있다.
이하, 도 7을 참조하여, 반도체 소자(1)의 채널 전자 밀도를 설명한다.
도 7의 (a)는 말단부(510)가 75nm로 형성된 경우의 전자 밀도를 도시하며, 도 5의 (b)는 말단부(510)가 25nm로 형성된 경우의 전자 밀도를 도시한다.
도 5에 도시된 바와 같이, 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 제1 게이트(100)에서 일정 거리 이상으로 멀어지면 채널이 차단된다.
기타, 상술한 실시 예에 의한 소자의 동작방법은 종래 동작방법에 따르면 되고, 특히 시냅스 모방 소자로의 동작방법에 대해서는 본 출원인의 한국 등록특허 제10-1425857호를 참조할 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
발명의 실시를 위한 형태는 상술한 발명의 실시를 위한 최선의 형태와 같다.
본 개시는 반도체 소자 기술로서 반도체 산업에 이용 가능하므로, 산업상 이용가능성을 갖는다.
[부호의 설명]
1: 반도체 소자
100: 제1 게이트
300: 채널층
400: 게이트 절연층
500: 제2 게이트
210: 전하 저장층
220: 블로킹 절연막
230: 터널링 절연막
310: 플로팅 바디
320: 소스
330: 드레인

Claims (10)

  1. 기설정된 높이를 갖는 핀이 형성된 제1 게이트;
    상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층;
    상기 전하 저장층 상의 일부분에 형성된 채널층;
    상기 채널층 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고,
    상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된 것인, 오버패스형 반도체 소자.
  2. 제1항에 있어서,
    상기 핀을 기준으로, 양측으로 각각 소정의 거리가 이격되어 상기 채널에 형성된 소스와 드레인을 더포함하며,
    상기 드레인은, 상기 제2 게이트와 동일한 전압 라인을 공유하는, 오버패스형 반도체 소자.
  3. 제1항에 있어서,
    상기 채널층과 상기 전하 저장층 사이에 형성된 터널링 절연막; 및
    상기 전하 저장층과 상기 제1 게이트 사이에 형성된 블로킹 절연막을 더 포함하는, 오버패스형 반도체 소자.
  4. 제2항에 있어서,
    상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고 있는 오버패스형 반도체 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 게이트는,
    상기 핀을 기준으로, 양측으로 연장되는 말단부를 포함하는, 오버패스형 반도체 소자.
  6. 제2항에 있어서,
    상기 소스 및 상기 드레인은 pn접합으로 접하고, 상기 제1 게이트와 제 2게이트의 전압에 의해 FN(Fowler-Nordheim) 터널링으로 생성된 전하(charge)가 상기 전하 저장층에 저장되는, 오버패스형 반도체 소자.
  7. 하나 이상의 반도체 소자로 구성된 시냅스 어레이에 있어서,
    상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며,
    상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며,
    상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능한, 시냅스 어레이.
  8. 하나 이상의 반도체 소자로 구성된 시냅스 어레이의 제어 방법에 있어서,
    상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며, 상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며, 상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능하고, 상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 시냅스 가중치를 설정하고자 하는 어느 하나의 반도체 소자를 타겟 반도체 소자로 설정하는 단계;
    상기 타겟 반도체 소자의 제1 게이트에 제 1 전압을 인가하는 단계; 및
    상기 타겟 반도체 소자의 제2 게이트 및 드레인에 제2 전압을 인가하여 상기 타겟 반도체 소자의 가중치를 설정하는 단계를 포함하는, 시냅스 어레이 제어 방법.
  9. 제8항에 있어서,
    상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 상기 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제1 게이트에 상기 제2 전압 또는 제3 전압을 인가하는 단계; 및
    상기 나머지 반도체 소자의 제2 게이트 및 드레인에 상기 제2 전압 또는 제3 전압을 인가하는 단계를 더 포함하는, 시냅스 어레이 제어 방법.
  10. 제9항에 있어서,
    상기 제3 전압을 인가하는 단계는,
    상기 타겟 반도체 소자에 인가하는 상기 제1 전압 및 상기 제2 전압간 전위차의 40~60%의 값을 가지도록 상기 제3 전압을 설정하는 단계를 포함하는, 시냅스 어레이 제어 방법.
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