KR20040105059A - 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 - Google Patents

스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 Download PDF

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스태틱 메모리셀의 풀다운 회로에서의 소프트 결함을 검출하는 수단을 구비하는 반도체 집적회로 및 소프트 결함 검출방법이 개시된다. 상기 반도체 집적회로는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하고 특히 테스트 모드시 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인에 DC 전류를 공급하기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 전류공급 수단을 더 구비하는 것을 특징으로 한다. 따라서 테스트 모드의 독출동작시 상기 비트라인과 상기 상보 비트라인 간의 전압차가 정상 모드의 독출동작에 비해 더 감소되며 이러한 더 나빠진 조건(worse condition)에서 독출동작을 수행하여 불량(fail)이 발생하면 불량이 발생된 반도체 집적회로들은 소프트 결함에 취약한 것들로 간주된다.

Description

스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체 집적회로 및 이의 소프트 결함 검출방법{Semiconductor integrated circuit including static memory cell soft defect detection means and soft defect detection method thereof}
본 발명은 반도체 집적회로에 관한 것으로, 특히 스태틱 메모리셀의 소프트 결함을 검출하는 수단을 구비하는 반도체 집적회로 및 이의 스태틱 메모리셀 소프트 결함 검출방법에 관한 것이다.
많은 CMOS SRAM(Static Random Access Memory)들은 메모리셀당 4개 트랜지스터들을 사용한다. 그러나 여러 가지 이점들 때문에 6개 트랜지스터 메모리셀이 대중화되고 있다. 이들 이점들은 더 높은 동작 안정성(Higher operational stability), 더 높은 알파 입자 면역성(High alpha-particle immunity), 및 단순한 공정(Simpler process) 등이다.
반면에 6개 트랜지스터 메모리셀의 단점은 셀의 풀업 회로에서 오픈 회로 불량(Open circuit failures)이 소프트 결함(Soft defect)으로서 나타날 수 있다는 점이다. 이러한 풀업 회로에서의 소프트 결함은 하드 불량(Hard failure)을 유발하지 않기 때문에 소프트 결함을 찾기 위한 테스팅 및 불량분석(Failure analysis)이 실제로 쉽지 않다. 이러한 풀업 회로에서의 소프트 결함에 대한 테스팅 기술의 하나가 미국 특허 No. 5,361,232에 개시되어 있다.
한편 셀의 풀다운 회로에서도 소프트 결함이 발생될 수 있으며 풀다운 회로에서의 소프트 결함은 풀업 회로에서의 소프트 결함과 마찬가지로 하드 불량(Hard failure)을 유발하지 않는다. 이로 인하여 종래의 테스팅 기술들은 풀다운 회로에서의 소프트 결함을 정확히 검출하지 못한다.
도 1은 일반적인(Typical) 6개 트랜지스터 스태틱 메모리셀에 대한모델링(Modeling) 회로를 나타내는 도면이고 도 2는 도 1에 도시된 스태틱 메모리셀들을 포함하는 반도체 집적회로를 나타내는 도면이다.
도 1에 도시된 바와 같이 6개 트랜지스터 스태틱 메모리셀에서는, 전원전압(VDD)과 풀업 트랜지스터들(MP1,MP2) 사이에 저항들(R1,R2,R3)이 존재하고 풀업 트랜지스터들(MP1,MP2)과 내부 노드들(D,DB) 사이에는 저항들(R4,R5)가 존재한다. 또한 접지전압(VSS)과 풀다운 트랜지스터들(MN3,MN4) 사이에는 저항들(R8,R9,R10)이 존재하고 풀다운 트랜지스터들(MN3,MN4)과 내부 노드들(D,DB) 사이에는 저항들(R6,R7)이 존재한다. 일반적으로 풀업 트랜지스터들(MP1,MP2)은 부하(Load) 트랜지스터로 불리고 풀다운 트랜지스터들(MN3,MN4)은 드라이브(Drive) 트랜지스터로 불린다.
도 2의 회로에서 독출동작시 초기에 프리차지 신호(PCH)가 논리"로우"가 되면 프리차지 회로(21) 내의 피모스 트랜지스터들(211,213,215)이 턴온되어 비트라인 쌍(BIT,BITB)이 전원전압(VDD) 레벨로 프리차지된다.
다음에 프리차지 신호(PCH)가 논리"하이"로 되어 프리차지 회로(21) 내의 피모스 트랜지스터들(211,213,215)이 턴오프되고 워드라인들(WL1-WLn)중 하나가 논리"하이"로 활성화되면, 메모리셀들(M1-Mn)중 하나가 선택되고 선택된 메모리셀에 저장된 데이터(D) 및 상보 데이터(DB)가 비트라인(BIT) 및 상보 비트라인(BITB)으로 디벨럽(Develop)된다.
다음에 적당한 지연시간 후 감지 인에이블 신호(SAEN)가 논리"하이"로 활성화되면, 감지증폭기(23)에 의해 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭되고 그 결과가 출력 데이터(DO)로서 출력된다.
그런데 만일 테스트시에는 선택된 메모리셀에 결함이 없었다 할지라도 실장상태, 즉 반도체 집적회로가 시스템에 채용된 상태에서 메모리셀의 풀다운 회로에 소프트 결함이 발생될 경우에는 다시말해 어떤 영향에 의해 메모리셀의 풀다운 회로내의 저항들(R6-R10)의 값이 커질 경우에는 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭기(23)의 오프셋 전압보다 작아질 수 있다. 이러한 경우에는 감지증폭기(23)의 오동작이 유발되고 기능불량(function fail)이 발생된다.
그런데 상술한 바와 같이 메모리셀의 풀다운 회로에서의 소프트 결함은 하드 불량(Hard failure)을 유발하지 않음으로 인하여 종래의 테스팅 기술들은 풀다운 회로에서의 소프트 결함을 정확히 검출하지 못하는 단점이 있다. 따라서 이러한 메모리셀의 풀다운 회로에서의 소프트 결함을 미리 예측하여 이를 검출하는 수단 및 방법이 요구된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 스태틱 메모리셀의 풀다운 회로에서의 소프트 결함을 검출하는 수단을 구비하는 반도체 집적회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 스태틱 메모리셀의 풀다운 회로에서의 소프트 결함을 검출하는 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인(Typical) 6개 트랜지스터 스태틱 메모리셀에 대한 모델링(Modeling) 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 스태틱 메모리셀들을 포함하는 반도체 집적회로를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 소프트 결함 검출수단을 구비하는 반도체 집적회로를 나타내는 도면이다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 없는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
도 5는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 있는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로는, 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인, 및 테스트 모드시 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인에 전류를 공급하기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 전류공급 수단을 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 반도체 집적회로는, 프리차지 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 프리차지시키기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 프리차지 회로, 및 감지 인에이블 신호에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하기 위해 상기 비트라인과 상기 상보 비트라인에 연결되는 감지증폭기를 더 구비한다.
상기 전류공급 수단은, 상기 테스트 신호에 응답하여 상기 비트라인에 전류를 공급하기 위해 전원전압과 상기 비트라인 사이에 연결되는 제1전류소스, 및 상기 테스트 신호에 응답하여 상기 상보 비트라인에 전류를 공급하기 위해 상기 전원전압과 상기 상보 비트라인 사이에 연결되는 제2전류소스를 구비한다.
상기 제1 및 제2전류소스는 피모스 트랜지스터로 구성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 소프트 결함 검출방법은, 워드라인의 활성화에 의해 선택되는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하는 반도체 집적회로의 스태틱 메모리셀 소프트 결함 검출방법에 있어서, 상기 비트라인 및 상기 상보 비트라인을 프리차지시키는 단계, 테스트 모드시 테스트 신호의 활성화에 응답하여 상기 비트라인 및 상기 상보 비트라인에 전류를 공급하는 단계, 상기 워드라인을 활성화시키는 단계, 및 감지 인에이블 신호의 활성화에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 단계를 구비하는 것을 특징으로 한다.
상기 감지증폭하는 단계에서 불량이 발생되면 소프트 결함에 취약한 것으로 간주된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 소프트 결함 검출수단을 구비하는 반도체 집적회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로는, 복수개의 스태틱 메모리셀들(M1-Mn), 비트라인(BIT) 및 상보 비트라인(BITB), 프리차지 회로(31), 스위치들(37,39), 및 감지증폭기(33)를 구비한다. 특히 본 발명의 일실시예에 따른 반도체 집적회로는 전류공급 수단(35)을 더 구비한다.
스태틱 메모리셀들(M1-Mn)의 일노드는 비트라인(BIT)에 연결되고 스태틱 메모리셀들(M1-Mn)의 다른 일노드는 상보 비트라인(BITB)에 연결된다. 프리차지 회로(31)는 비트라인(BIT) 및 상보 비트라인(BITB)에 연결되며 프리차지 신호(PCH)에 응답하여 비트라인(BIT) 및 상보 비트라인(BITB)을 프리차지시킨다.
스위치들(37,39)은 제어신호(UM)에 응답하여 비트라인 쌍(BIT,BITB)과 감지증폭기(33) 간의 연결을 제어한다. 감지증폭기(33)는 스위치들(37,39)이 턴온된 상태에서 감지 인에이블 신호(SAEN)에 응답하여 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차를 감지증폭하여 출력한다.
특히 전류공급 수단(35)은 비트라인(BIT) 및 상보 비트라인(BITB)에 연결되며 테스트 모드시 테스트 신호(TS)에 응답하여 비트라인(BIT) 및 상보 비트라인(BITB)에 DC 전류를 공급한다.
전류공급 수단(35)은, 테스트 신호(TS)에 응답하여 비트라인(BIT)에 전류를 공급하기 위해 전원전압(VDD)과 비트라인(BIT) 사이에 연결되는 제1전류소스(351) 및 테스트 신호(TS)에 응답하여 상보 비트라인(BITB)에 전류를 공급하기 위해 전원전압(VDD)과 상보 비트라인(BITB) 사이에 연결되는 제2전류소스(352)를 포함한다.
여기에서는 제1전류소스(351)는 소오스에 전원전압(VDD)이 인가되고 게이트에 테스트 신호(TS)가 인가되며 비트라인(BIT)에 드레인이 연결되는 피모스 트랜지스터로 구성된다. 제2전류소스(352)는 소오스에 전원전압(VDD)이 인가되고 게이트에 테스트 신호(TS)가 인가되며 상보 비트라인(BITB)에 드레인이 연결되는 피모스 트랜지스터로 구성된다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이없는 메모리셀에 대한 독출동작을 나타내는 타이밍도이고 도 5는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 있는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
이하 도 4 및 도 5를 참조하여 도 3에 도시된 스태틱 메모리셀들(M1-Mn)의 풀다운 회로에서의 소프트 결함을 검출하는 방법이 상세히 설명된다.
도 3의 회로에서 독출동작시 초기에 프리차지 신호(PCH)가 논리"로우"가 되면 프리차지 회로(31) 내의 피모스 트랜지스터들(311,313,315)이 턴온되어 비트라인 쌍(BIT,BITB)이 전원전압(VDD) 레벨로 프리차지된다.
다음에 프리차지 신호(PCH)가 논리"하이"로 되어 프리차지 회로(31) 내의 피모스 트랜지스터들(311,313,315)이 턴오프되고 워드라인들(WL1-WLn)중 하나가 논리"하이"로 활성화되면, 선택된 메모리셀에 저장된 데이터(D) 및 상보 데이터(DB)가 비트라인(BIT) 및 상보 비트라인(BITB)으로 디벨럽(Develop)된다.
다음에 적당한 지연시간 후 감지 인에이블 신호(SAEN)가 논리"하이"로 활성화되면, 감지증폭기(33)에 의해 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭되고 그 결과가 출력 데이터(DO)로서 출력된다.
이때 만일 선택된 메모리셀의 풀다운 회로에 소프트 결함이 없을 경우에는 도 4에 도시된 바와 같이 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭기(33)의 오프셋 전압(△V)보다 크다. 따라서 감지증폭기(33)는 오류없이 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차를 감지증폭하게 된다.
그런데 만일 테스트시에는 선택된 메모리셀에 결함이 없었다 할지라도 실장상태, 즉 반도체 집적회로가 시스템에 채용된 상태에서 메모리셀의 풀다운 회로에 소프트 결함이 발생될 경우에는 다시말해 어떤 영향에 의해 메모리셀의 풀다운 회로내의 저항들(R6-R10, 도 1 참조)의 값이 커질 경우에는 도 5에 도시된 바와 같이 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭기(33)의 오프셋 전압(△V) 보다 작아질 수 있다. 이러한 경우에는 감지증폭기(33)의 오동작이 유발되고 기능불량(function fail)이 발생된다.
따라서 본 발명에서는 소프트 결함에 취약한 메모리셀을 포함하는 반도체 집적회로를 테스트시 미리 걸러내기 위해 테스트 신호(TS)에 의해 제어되는 전류공급 수단(35)이 더 구비된다. 전류공급 수단(35)은 테스트 모드시 테스트 신호(TS)에 응답하여 비트라인(BIT) 및 상보 비트라인(BITB)에 DC 전류를 공급한다.
즉 테스트 모드의 독출동작시 테스트 신호(TS)가 논리"로우"로 활성화되면 전류공급 수단(35) 내의 피모스 트랜지스터들(351,352)이 턴온되고 이에 따라 비트라인(BIT) 및 상보 비트라인(BITB)에 DC 전류가 공급된다. 이에 따라 테스트 모드의 독출동작시 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 정상 모드의 독출동작에 비하여 더 감소된다.
이러한 더 나빠진 조건(worse condition)에서 독출동작을 수행하여 불량(fail)이 발생하면 불량이 발생된 반도체 집적회로들은 소프트 결함에 취약한 것들로 간주하고 미리 걸러낸다. 따라서 불량이 발생되지 않은 양품들, 즉 소프트 결함에 강한 반도체 집적회로들만이 사용자에게 제공될 수 있으므로 실장상태에서의 기능불량(function fail) 발생이 방지될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 집적회로는 스태틱 메모리셀의 풀다운 회로에서의 소프트 결함을 검출하는 회로를 구비함으로써 테스트시 상기 소프트 결함을 용이하게 검출할 수 있게 하는 장점이 있다.

Claims (7)

  1. 스태틱 메모리셀;
    상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인; 및
    테스트 모드시 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인에 전류를 공급하기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 전류공급 수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서,
    프리차지 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 프리차지시키기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 프리차지 회로; 및
    감지 인에이블 신호에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하기 위해 상기 비트라인과 상기 상보 비트라인에 연결되는 감지증폭기를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 전류공급 수단은,
    상기 테스트 신호에 응답하여 상기 비트라인에 전류를 공급하기 위해 전원전압과 상기 비트라인 사이에 연결되는 제1전류소스; 및
    상기 테스트 신호에 응답하여 상기 상보 비트라인에 전류를 공급하기 위해 상기 전원전압과 상기 상보 비트라인 사이에 연결되는 제2전류소스를 구비하는 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 제1전류소스는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 테스트 신호가 인가되며 상기 비트라인에 드레인이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  5. 제3항에 있어서, 상기 제2전류소스는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 테스트 신호가 인가되며 상기 상보 비트라인에 드레인이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  6. 워드라인의 활성화에 의해 선택되는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하는 반도체 집적회로의 스태틱 메모리셀 소프트 결함 검출방법에 있어서,
    상기 비트라인 및 상기 상보 비트라인을 프리차지시키는 단계;
    테스트 모드시 테스트 신호의 활성화에 응답하여 상기 비트라인 및 상기 상보 비트라인에 전류를 공급하는 단계;
    상기 워드라인을 활성화시키는 단계; 및
    감지 인에이블 신호의 활성화에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 단계를 구비하는 것을 특징으로 하는 스태틱 메모리셀 소프트 결함 검출방법.
  7. 제6항에 있어서, 상기 감지증폭하는 단계에서 불량이 발생되면 소프트 결함에 취약한 것으로 간주되는 것을 특징으로 하는 스태틱 메모리셀 소프트 결함 검출방법.
KR1020030035905A 2003-06-04 2003-06-04 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 KR100585090B1 (ko)

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