JPH11163065A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11163065A JPH11163065A JP9329992A JP32999297A JPH11163065A JP H11163065 A JPH11163065 A JP H11163065A JP 9329992 A JP9329992 A JP 9329992A JP 32999297 A JP32999297 A JP 32999297A JP H11163065 A JPH11163065 A JP H11163065A
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- JP
- Japan
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- test
- pad
- semiconductor chip
- circuit
- isolation region
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】半導体装置、特にテスト回路を内蔵する半導体
装置のＰＡＤ配置方法及び、テスト回路の制御方法に関
する。チップ面積の増大を最小限に抑え、効率の良いテ
スト回路のＰＡＤ配置及び、制御手段を提供する。 【解決手段】半導体ウェハー上に複数個形成された半導
体チップを分離するための分離領域上に、前記半導体チ
ップ内部に内蔵されるテスト回路用の信号入力ＰＡＤを
有し、前記ＰＡＤは隣接する半導体チップ内部テスト回
路に配線層を介して接続されおり、前記半導体チップを
分離領域に沿って切断した後は非テストモードとなる。
さらに信号入力ＰＡＤとテスト回路を接続する配線層は
高抵抗を介して定電位に接地する。
装置のＰＡＤ配置方法及び、テスト回路の制御方法に関
する。チップ面積の増大を最小限に抑え、効率の良いテ
スト回路のＰＡＤ配置及び、制御手段を提供する。 【解決手段】半導体ウェハー上に複数個形成された半導
体チップを分離するための分離領域上に、前記半導体チ
ップ内部に内蔵されるテスト回路用の信号入力ＰＡＤを
有し、前記ＰＡＤは隣接する半導体チップ内部テスト回
路に配線層を介して接続されおり、前記半導体チップを
分離領域に沿って切断した後は非テストモードとなる。
さらに信号入力ＰＡＤとテスト回路を接続する配線層は
高抵抗を介して定電位に接地する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にテ
スト回路を内蔵する半導体装置のＰＡＤ配置方法及び、
テスト回路の制御方法に関する。
スト回路を内蔵する半導体装置のＰＡＤ配置方法及び、
テスト回路の制御方法に関する。
【０００２】
【従来の技術】近年、１Ｍ、４Ｍ、１６Ｍビットとメモ
リの大容量化が進み、それに伴いテスト時間も４倍、１
６倍と増加してきており、コストの点から見ても非常に
大きな問題となってきている。従来のスタティク型ラン
ダムアクセスメモリにおいてマスクずれ等によるメモリ
セル内のトランジスタのアンバランスや、寄生抵抗等に
よりメモリセルのストアノード電位が正常なメモリセル
より悪化し、ビット線の電位差が十分得られないような
マージナルセル不良、ワード線の高抵抗化、センスアン
プ特性不良等によるアクセス遅れの検出には種々のＮ
系、Ｎ３／２系、Ｎ２系、パターン等を使用している。
例えば、１ＭＳＲＡＭ（１２８Ｋ×８、アドレス１７
本、Ｎ＝２１９）と４ＭＳＲＡＭ（５１２Ｋ×８、アド
レス１９本、Ｎ＝２１９）とで一組のメモリセルにデー
タを書き込んで、読み出すテストに１条件で１００ｎｓ
の時間を要する場合で比較すると図６のようになる。こ
の表からも判るように記憶容量の増加に伴い、かつ検出
力の高いパターンを使用するほど非常にテスト時間を要
する事がわかる。それを解決するため一例として特開平
５−１６８１９３号公報に示されるような内蔵テスト回
路が提案されている。
リの大容量化が進み、それに伴いテスト時間も４倍、１
６倍と増加してきており、コストの点から見ても非常に
大きな問題となってきている。従来のスタティク型ラン
ダムアクセスメモリにおいてマスクずれ等によるメモリ
セル内のトランジスタのアンバランスや、寄生抵抗等に
よりメモリセルのストアノード電位が正常なメモリセル
より悪化し、ビット線の電位差が十分得られないような
マージナルセル不良、ワード線の高抵抗化、センスアン
プ特性不良等によるアクセス遅れの検出には種々のＮ
系、Ｎ３／２系、Ｎ２系、パターン等を使用している。
例えば、１ＭＳＲＡＭ（１２８Ｋ×８、アドレス１７
本、Ｎ＝２１９）と４ＭＳＲＡＭ（５１２Ｋ×８、アド
レス１９本、Ｎ＝２１９）とで一組のメモリセルにデー
タを書き込んで、読み出すテストに１条件で１００ｎｓ
の時間を要する場合で比較すると図６のようになる。こ
の表からも判るように記憶容量の増加に伴い、かつ検出
力の高いパターンを使用するほど非常にテスト時間を要
する事がわかる。それを解決するため一例として特開平
５−１６８１９３号公報に示されるような内蔵テスト回
路が提案されている。
【０００３】
【発明が解決しようとする課題】前述した特開平５−１
６８１９３号公報等のテスト回路を半導体チップ内に内
蔵した場合、図７に示す様にテスト回路制御信号を入力
するためのＰＡＤ５０が必要になる。複数のテスト回路
を内蔵する場合さらにその必要性が高かくなる。そのた
めＰＡＤ面積の増加が余儀なくされると共に、従来はチ
ップ内部にＰＡＤを配置していたためチップ面積の増加
につながっていた。また、テスト回路を分離領域上に配
置するには面積が少なすぎる。そこで本発明が解決する
課題は、チップ面積増を最小限に抑えテスト回路を内蔵
可能とし効率の良い不良検出を行う点にある。
６８１９３号公報等のテスト回路を半導体チップ内に内
蔵した場合、図７に示す様にテスト回路制御信号を入力
するためのＰＡＤ５０が必要になる。複数のテスト回路
を内蔵する場合さらにその必要性が高かくなる。そのた
めＰＡＤ面積の増加が余儀なくされると共に、従来はチ
ップ内部にＰＡＤを配置していたためチップ面積の増加
につながっていた。また、テスト回路を分離領域上に配
置するには面積が少なすぎる。そこで本発明が解決する
課題は、チップ面積増を最小限に抑えテスト回路を内蔵
可能とし効率の良い不良検出を行う点にある。
【０００４】
【課題を解決するための手段】半導体ウェハー上に複数
個形成された半導体チップを分離するための分離領域上
に、前記半導体チップ内部に内蔵されるテスト回路の動
作、非動作制御用の信号入力ＰＡＤを有し、前記ＰＡＤ
は隣接する半導体チップ内部テスト回路に配線層を介し
て接続され、前記半導体チップを分離領域に沿って切断
した後は非テストモードとなる事を特徴とする。
個形成された半導体チップを分離するための分離領域上
に、前記半導体チップ内部に内蔵されるテスト回路の動
作、非動作制御用の信号入力ＰＡＤを有し、前記ＰＡＤ
は隣接する半導体チップ内部テスト回路に配線層を介し
て接続され、前記半導体チップを分離領域に沿って切断
した後は非テストモードとなる事を特徴とする。
【０００５】前記信号入力ＰＡＤとテスト回路を接続す
る配線層は高抵抗を介して定電位に接地する事を特徴と
する。
る配線層は高抵抗を介して定電位に接地する事を特徴と
する。
【０００６】
【発明の実施の形態】本発明における発明の実施形態の
一例を図１〜図５を参照しながらスタティックＲＡＭ
（以下ＳＲＡＭ）のウエハテストを例にとって説明す
る。図１における１はＳＲＡＭチップであり、２はウエ
ハー上に複数個配置されたＳＲＡＭチップを分離するた
めの分離領域である。３、４はＳＲＡＭに内蔵され、信
号の入力もしくは出力用のＰＡＤである。このＰＡＤは
配線層１１、１２により内部回路に接続される。４は前
記分離領域２上に配置されるＰＡＤ（以下テストＰＡＤ
と呼ぶ）であり、ＳＲＡＭに内蔵されたテスト回路を制
御するための信号を入力する。テストＰＡＤは配線層９
によりＳＲＡＭに内蔵されたテスト回路（ここでは図示
せず）に接続される。５は高抵抗であり、コンタクトホ
ール１０により配線層９に接続される。さらに５の高抵
抗はコンタクトホール８を介して配線層６に接続され
る。配線層６はグランドラインに接続されているものと
する。図２はＳＲＡＭの信号の流れを示すブロック図で
ある。３８はメモリセル群、３９はビット線負荷回路及
びイコライズ回路群。４８は行選択デコーダ、４０、４
４は列選択ゲート及び列選択デコーダである。４１はセ
ンスアンプ、４２はデータラッチ回路、４３は出力バッ
ファである。４５、４９はアドレス遷移検出回路、４７
はテスト回路用の制御回路、４６はオートパワーダウン
信号（以下ＡＰＤ）発生回路である。Ａｘ０〜Ａｘｉは
Ｘアドレス信号、Ａｙ０〜ＡｙｊはＹアドレス信号であ
る。図３はオートパワーダウン信号発生回路及びテスト
回路の一例である。１３〜１７はディレイインバータで
あり、２０〜２２はＰチャネル型ＭＯＳＦＥＴ（以下Ｎ
ＭＯＳ）である。２６〜２８はＰＭＯＳ、１，９，３０
はＮＭＯＳでありそのゲートを容量として使用する。１
８、３３はインバータである。信号ｔｓｔはＳＲＡＭの
テストモード、ノーマルモード切り替え信号である。つ
まり図１におけるテストＰＡＤ４に入力される信号であ
る。
一例を図１〜図５を参照しながらスタティックＲＡＭ
（以下ＳＲＡＭ）のウエハテストを例にとって説明す
る。図１における１はＳＲＡＭチップであり、２はウエ
ハー上に複数個配置されたＳＲＡＭチップを分離するた
めの分離領域である。３、４はＳＲＡＭに内蔵され、信
号の入力もしくは出力用のＰＡＤである。このＰＡＤは
配線層１１、１２により内部回路に接続される。４は前
記分離領域２上に配置されるＰＡＤ（以下テストＰＡＤ
と呼ぶ）であり、ＳＲＡＭに内蔵されたテスト回路を制
御するための信号を入力する。テストＰＡＤは配線層９
によりＳＲＡＭに内蔵されたテスト回路（ここでは図示
せず）に接続される。５は高抵抗であり、コンタクトホ
ール１０により配線層９に接続される。さらに５の高抵
抗はコンタクトホール８を介して配線層６に接続され
る。配線層６はグランドラインに接続されているものと
する。図２はＳＲＡＭの信号の流れを示すブロック図で
ある。３８はメモリセル群、３９はビット線負荷回路及
びイコライズ回路群。４８は行選択デコーダ、４０、４
４は列選択ゲート及び列選択デコーダである。４１はセ
ンスアンプ、４２はデータラッチ回路、４３は出力バッ
ファである。４５、４９はアドレス遷移検出回路、４７
はテスト回路用の制御回路、４６はオートパワーダウン
信号（以下ＡＰＤ）発生回路である。Ａｘ０〜Ａｘｉは
Ｘアドレス信号、Ａｙ０〜ＡｙｊはＹアドレス信号であ
る。図３はオートパワーダウン信号発生回路及びテスト
回路の一例である。１３〜１７はディレイインバータで
あり、２０〜２２はＰチャネル型ＭＯＳＦＥＴ（以下Ｎ
ＭＯＳ）である。２６〜２８はＰＭＯＳ、１，９，３０
はＮＭＯＳでありそのゲートを容量として使用する。１
８、３３はインバータである。信号ｔｓｔはＳＲＡＭの
テストモード、ノーマルモード切り替え信号である。つ
まり図１におけるテストＰＡＤ４に入力される信号であ
る。
【０００７】信号ｔｓｔが論理「Ｌ」の状態、すなわち
ノーマルモード時の状態とする。アドレス信号Ａｘ０〜
Ａｘｉ及びＡｙ０〜Ａｙｊのいずれか、もしくは複数本
が変化した場合アドレス遷移検出回路９によりパルスが
発生される（以下ＡＴＤパルス）。前記ＡＴＤパルス
「Ｈ」は、タイマー回路ＩＮに入力される。この時、ｎ
ｏｄｅ１の電位はＡＴＤパルスに応答して論理「Ｌ」か
ら論理「Ｈ」に立ち上がる。同時に、ＰＭＯＳ２０、２
１、２２、ＮＭＯＳ２３、２４、２５により高速にディ
レイインバータ間のノードを充放電するため、ｎｏｄｅ
２のレベルは論理「Ｈ」に立ち上がる。この時ＮＯＲ３
１の出力は論理「Ｌ」となる。やがて前記ＡＴＤパルス
は時間ｔの後、論理「Ｌ」に立ち下がる。前記ＰＭＯＳ
２６〜２８、ＮＭＯＳ１９、３０のゲートは各ディレイ
インバータ間のノードに接続されたゲート容量である。
各ディレイインバータ間の遅延時間は、この接続された
ゲート容量と示段ディレイインバータを構成するＮＭＯ
Ｓ、ＰＭＯＳのゲート容量、配線容量及び配線抵抗によ
って決定される。ここで、入力ＩＮからｎｏｄｅ２まで
の遅延時間をｔｄとする。ｎｏｄｅ２は時間ｔ経過後さ
らに時間ｔｄの遅延を経てから論理「Ｌ」に変化する。
ｎｏｄｅ１論理「Ｌ」、ｎｏｄｅ２論理「Ｈ」でＮＯＲ
３１はさらに論理「Ｌ」を時間ｔｄの間出力する。つま
りこのＡＰＤ信号発生回路の出力は論理「Ｌ」のパルス
幅ｔ＋ｔｄのＡＰＤ信号を発生させる。ＡＰＤ信号は制
御回路４７を介して行選択デコーダ４８、列選択デコー
ダ４４、ビット線イコライズ及びプリチャージ回路３
９、センスアンプ４１、データラッチ回路４２に入力さ
れる。アドレス信号Ａｘ０〜Ａｘｉ及びＡｙ０〜Ａｙｊ
が行選択デコーダ４８及び列選択デコーダ４４に入力さ
れ、かつ前記ＡＰＤ信号が論理「Ｌ」の時、前記アドレ
ス信号の対応したワード線及び列選択ゲートが選択され
る（但し、ＡＰＤ信号が論理「Ｈ」の時にビット線のプ
リチャージ及びイコライズは終了しているものとす
る。）。ワード線が選択された後、該当メモリセルから
データがビット線ＢＬ、／ＢＬ及び列選択ゲートを介し
て読み出される。同時にセンスアンプ活性化信号ＳＡＯ
Ｎが論理「Ｈ」となりセンスアンプは活性化され、デー
タは増幅される。ＳＡＯＮが論理「Ｈ」になるのを追っ
てデータラッチ回路を活性化するＬＯＮが論理「Ｈ」と
なりデータはラッチされる。ここで、ワード線はアドレ
ス信号が変化しなくとも、ＡＰＤパルス幅ｔ＋ｔｄの後
オフ状態となる。この後センスアンプもＳＡＯＮが論理
「Ｌ」となりオフ状態となるが、センスアンプがオフ状
態になる前にデータラッチ回路もＬＡＯＮが論理「Ｌ」
となりオフ状態となる。これによりラッチ保持データが
誤データにより反転する事なく出力バッファ４３に伝達
される。
ノーマルモード時の状態とする。アドレス信号Ａｘ０〜
Ａｘｉ及びＡｙ０〜Ａｙｊのいずれか、もしくは複数本
が変化した場合アドレス遷移検出回路９によりパルスが
発生される（以下ＡＴＤパルス）。前記ＡＴＤパルス
「Ｈ」は、タイマー回路ＩＮに入力される。この時、ｎ
ｏｄｅ１の電位はＡＴＤパルスに応答して論理「Ｌ」か
ら論理「Ｈ」に立ち上がる。同時に、ＰＭＯＳ２０、２
１、２２、ＮＭＯＳ２３、２４、２５により高速にディ
レイインバータ間のノードを充放電するため、ｎｏｄｅ
２のレベルは論理「Ｈ」に立ち上がる。この時ＮＯＲ３
１の出力は論理「Ｌ」となる。やがて前記ＡＴＤパルス
は時間ｔの後、論理「Ｌ」に立ち下がる。前記ＰＭＯＳ
２６〜２８、ＮＭＯＳ１９、３０のゲートは各ディレイ
インバータ間のノードに接続されたゲート容量である。
各ディレイインバータ間の遅延時間は、この接続された
ゲート容量と示段ディレイインバータを構成するＮＭＯ
Ｓ、ＰＭＯＳのゲート容量、配線容量及び配線抵抗によ
って決定される。ここで、入力ＩＮからｎｏｄｅ２まで
の遅延時間をｔｄとする。ｎｏｄｅ２は時間ｔ経過後さ
らに時間ｔｄの遅延を経てから論理「Ｌ」に変化する。
ｎｏｄｅ１論理「Ｌ」、ｎｏｄｅ２論理「Ｈ」でＮＯＲ
３１はさらに論理「Ｌ」を時間ｔｄの間出力する。つま
りこのＡＰＤ信号発生回路の出力は論理「Ｌ」のパルス
幅ｔ＋ｔｄのＡＰＤ信号を発生させる。ＡＰＤ信号は制
御回路４７を介して行選択デコーダ４８、列選択デコー
ダ４４、ビット線イコライズ及びプリチャージ回路３
９、センスアンプ４１、データラッチ回路４２に入力さ
れる。アドレス信号Ａｘ０〜Ａｘｉ及びＡｙ０〜Ａｙｊ
が行選択デコーダ４８及び列選択デコーダ４４に入力さ
れ、かつ前記ＡＰＤ信号が論理「Ｌ」の時、前記アドレ
ス信号の対応したワード線及び列選択ゲートが選択され
る（但し、ＡＰＤ信号が論理「Ｈ」の時にビット線のプ
リチャージ及びイコライズは終了しているものとす
る。）。ワード線が選択された後、該当メモリセルから
データがビット線ＢＬ、／ＢＬ及び列選択ゲートを介し
て読み出される。同時にセンスアンプ活性化信号ＳＡＯ
Ｎが論理「Ｈ」となりセンスアンプは活性化され、デー
タは増幅される。ＳＡＯＮが論理「Ｈ」になるのを追っ
てデータラッチ回路を活性化するＬＯＮが論理「Ｈ」と
なりデータはラッチされる。ここで、ワード線はアドレ
ス信号が変化しなくとも、ＡＰＤパルス幅ｔ＋ｔｄの後
オフ状態となる。この後センスアンプもＳＡＯＮが論理
「Ｌ」となりオフ状態となるが、センスアンプがオフ状
態になる前にデータラッチ回路もＬＡＯＮが論理「Ｌ」
となりオフ状態となる。これによりラッチ保持データが
誤データにより反転する事なく出力バッファ４３に伝達
される。
【０００８】ここで信号ｔｓｔが論理「Ｈ」に変化しテ
ストモードの状態に変化したとする。オートパワーダウ
ン信号発生回路に接続されたゲート容量２８、３０及び
ディレイインバータ１６、１７がトランスミッションゲ
ート３５、３６がオフする事により切り離される。同時
にトランスミッションゲート３７がオンする。これによ
りノーマルモード時のＡＰＤパルス幅ｔ＋ｔｄは切り離
されたゲート容量及び抵抗、ディレイインバータ１６、
１７のゲート容量で決定される時間ｔｃだけ短くなる。
すなわちｔ＋ｔｄ−ｔｃとなる。ＡＰＤ信号は制御回路
４７を介して行選択デコーダ４８、列選択デコーダ４
４、ビット線イコライズ及びプリチャージ回路３９、セ
ンスアンプ４１、データラッチ回路４２、に入力され
る。アドレス信号Ａｘ０〜Ａｘｉ及びＡｙ０〜Ａｙｊが
行選択デコーダ４８及び列選択デコーダ４４に入力さ
れ、かつ前記ＡＰＤ信号が論理「Ｌ」の時、前記アドレ
ス信号に対応したワード線及び列選択ゲートが選択され
る。（但しＡＰＤ信号が論理「Ｈ」の時にビット線のプ
リチャージ及びイコライズは終了しているものとす
る。）。ここでいくつかの不良モードを例にとって説明
を行う。図５において実線は、良品の波形であり、点線
は不良品の波形である。
ストモードの状態に変化したとする。オートパワーダウ
ン信号発生回路に接続されたゲート容量２８、３０及び
ディレイインバータ１６、１７がトランスミッションゲ
ート３５、３６がオフする事により切り離される。同時
にトランスミッションゲート３７がオンする。これによ
りノーマルモード時のＡＰＤパルス幅ｔ＋ｔｄは切り離
されたゲート容量及び抵抗、ディレイインバータ１６、
１７のゲート容量で決定される時間ｔｃだけ短くなる。
すなわちｔ＋ｔｄ−ｔｃとなる。ＡＰＤ信号は制御回路
４７を介して行選択デコーダ４８、列選択デコーダ４
４、ビット線イコライズ及びプリチャージ回路３９、セ
ンスアンプ４１、データラッチ回路４２、に入力され
る。アドレス信号Ａｘ０〜Ａｘｉ及びＡｙ０〜Ａｙｊが
行選択デコーダ４８及び列選択デコーダ４４に入力さ
れ、かつ前記ＡＰＤ信号が論理「Ｌ」の時、前記アドレ
ス信号に対応したワード線及び列選択ゲートが選択され
る。（但しＡＰＤ信号が論理「Ｈ」の時にビット線のプ
リチャージ及びイコライズは終了しているものとす
る。）。ここでいくつかの不良モードを例にとって説明
を行う。図５において実線は、良品の波形であり、点線
は不良品の波形である。
【０００９】１、ワード線がプロセス起因により設計値
より細ったりして高抵抗化した場合やシミやゴミ等によ
りリークが発生した場合は図５−１に示す様にワード線
の立ち上がりが非常になまってしまったりＶＤＤまで十
分に上がりきらなかったりする。ノーマルモード時は、
ワード線が活性化されている時間がｔ＋ｔｄでありデー
タを読み出すには十分な時間であり、テスト結果はパス
となり不良は検出する事ができない。テストモード時は
活性化時間がｔ＋ｔｄ−ｔｃと短くなるため、データを
十分な振幅をもつレベルまで読み出す前にワード線が非
活性となるためセンスアンプで増幅しきれずにテスト結
果はフェイルとなる。
より細ったりして高抵抗化した場合やシミやゴミ等によ
りリークが発生した場合は図５−１に示す様にワード線
の立ち上がりが非常になまってしまったりＶＤＤまで十
分に上がりきらなかったりする。ノーマルモード時は、
ワード線が活性化されている時間がｔ＋ｔｄでありデー
タを読み出すには十分な時間であり、テスト結果はパス
となり不良は検出する事ができない。テストモード時は
活性化時間がｔ＋ｔｄ−ｔｃと短くなるため、データを
十分な振幅をもつレベルまで読み出す前にワード線が非
活性となるためセンスアンプで増幅しきれずにテスト結
果はフェイルとなる。
【００１０】２、マスクずれ等によるアンバランスやス
トアノード上の寄生抵抗によるマージナルな特性を持つ
メモリセルの場合、図５−２に示す様に十分なデータ振
幅を持ってビット線上に読み出す事ができない場合があ
る。しかしノーマルモード時はワード線に活性化時間や
センスアンプの活性化時間が長いためテスト結果はパス
となるがテストモードではワード線及びセンスアンプの
活性化期間がｔｃだけ短くなるため、ビット線上に正確
にデータを読み出す前にワード線を非活性化し、かつセ
ンスアンプも短時間に非活性化するため正確にデータを
ラッチする事ができずテスト結果はフェイルとなる。本
発明の特徴とする所は、テスト信号の入力ＰＡＤを分離
領域上に配置し、前記ＰＡＤは隣接するＳＲＡＭチップ
内部テスト回路に配線層９を介して接続されており、前
記ＳＲＡＭチップを分離領域に沿って切断した後は非テ
ストモードとなる所である。非テストモードには高抵抗
で前記配線層９をＶＳＳにプルダウンする事により実現
した。工程を追って説明すると、ウエハ上でのテストが
終了した後は分離領域に沿ってダイシングを行い分離領
域上のテストＰＡＤは消滅すると共に、その後製品とし
て使用する場合（ノーマルモード）では、テスト信号入
力ラインは高抵抗によってＧＮＤに接続されているため
常に非テストモード、つまりノーマルモードの状態を維
持する。またスタンバイ電流等の電流測定時は信号ｔｓ
ｔを「Ｌ」とし、上記実施例で示したテストモードから
は抜け、ノーマルモードでテストを行うため問題ない。
トアノード上の寄生抵抗によるマージナルな特性を持つ
メモリセルの場合、図５−２に示す様に十分なデータ振
幅を持ってビット線上に読み出す事ができない場合があ
る。しかしノーマルモード時はワード線に活性化時間や
センスアンプの活性化時間が長いためテスト結果はパス
となるがテストモードではワード線及びセンスアンプの
活性化期間がｔｃだけ短くなるため、ビット線上に正確
にデータを読み出す前にワード線を非活性化し、かつセ
ンスアンプも短時間に非活性化するため正確にデータを
ラッチする事ができずテスト結果はフェイルとなる。本
発明の特徴とする所は、テスト信号の入力ＰＡＤを分離
領域上に配置し、前記ＰＡＤは隣接するＳＲＡＭチップ
内部テスト回路に配線層９を介して接続されており、前
記ＳＲＡＭチップを分離領域に沿って切断した後は非テ
ストモードとなる所である。非テストモードには高抵抗
で前記配線層９をＶＳＳにプルダウンする事により実現
した。工程を追って説明すると、ウエハ上でのテストが
終了した後は分離領域に沿ってダイシングを行い分離領
域上のテストＰＡＤは消滅すると共に、その後製品とし
て使用する場合（ノーマルモード）では、テスト信号入
力ラインは高抵抗によってＧＮＤに接続されているため
常に非テストモード、つまりノーマルモードの状態を維
持する。またスタンバイ電流等の電流測定時は信号ｔｓ
ｔを「Ｌ」とし、上記実施例で示したテストモードから
は抜け、ノーマルモードでテストを行うため問題ない。
【００１１】
【発明の効果】本発明により半導体チップ分離領域上に
テスト回路用のＰＡＤが存在するため、従来のように半
導体チップ内部にＰＡＤを配置する必要がないため半導
体チップの面積を最小限にとどめる事が可能となる。さ
らには分離領域上にＰＡＤを複数配置する事も可能であ
るため、複数のテスト機能を持ったテスト回路、もしく
は複数個のテスト回路を半導体チップ内に内蔵する事が
可能となる。
テスト回路用のＰＡＤが存在するため、従来のように半
導体チップ内部にＰＡＤを配置する必要がないため半導
体チップの面積を最小限にとどめる事が可能となる。さ
らには分離領域上にＰＡＤを複数配置する事も可能であ
るため、複数のテスト機能を持ったテスト回路、もしく
は複数個のテスト回路を半導体チップ内に内蔵する事が
可能となる。
【００１２】また、テスト信号入力ラインは高抵抗を介
してＧＮＤに接続されているため、ヒューズ等を使って
ノーマルモード、テストモードを切り替える必要がなく
チップ面積の増大を最小限に抑えて制御する事が可能と
なる。
してＧＮＤに接続されているため、ヒューズ等を使って
ノーマルモード、テストモードを切り替える必要がなく
チップ面積の増大を最小限に抑えて制御する事が可能と
なる。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例を示す図。
【図３】本発明の実施例を示す図。
【図４】本発明の実施例を示す図。
【図５】本発明の実施例を示す図。
【図６】本発明の従来例を示す図。
【図７】本発明の従来例を示す図。
１・・・半導体チップ ２・・・分離領域 ３、７・・・ＰＡＤ ４・・・テスト信号ＰＡＤ ５・・・高抵抗 ６、９、１１、１２、５１・・・配線層 ８、１０・・・コンタクトホール １３〜１７・・・ディレイインバータ １８、３３、３４・・・インバータ ２０、２１、２２、２６、２７、２８・・・ＰＭＯＳト
ランジスタ ２３、２４、２５、２９、３０・・・ＮＭＯＳトランジ
スタ ３５、３７・・・トランスミッションゲート ３１・・・ＮＯＲ ３８・・・メモリセルアレイ ３９・・・プリチャージ回路群及びイコライズ回路群 ４０・・・列選択ゲート ４１・・・センスアンプ ４２・・・データラッチ回路 ４３・・・出力バッファ ４４・・・列選択デコーダ ４５、４９・・・ＡＴＤ発生回路 ４６・・・ＡＰＤ発生回路 ４７・・・テスト制御回路 ４８・・・行選択デコーダ ５０・・・チップ内部に配置したテスト用ＰＡＤ
ランジスタ ２３、２４、２５、２９、３０・・・ＮＭＯＳトランジ
スタ ３５、３７・・・トランスミッションゲート ３１・・・ＮＯＲ ３８・・・メモリセルアレイ ３９・・・プリチャージ回路群及びイコライズ回路群 ４０・・・列選択ゲート ４１・・・センスアンプ ４２・・・データラッチ回路 ４３・・・出力バッファ ４４・・・列選択デコーダ ４５、４９・・・ＡＴＤ発生回路 ４６・・・ＡＰＤ発生回路 ４７・・・テスト制御回路 ４８・・・行選択デコーダ ５０・・・チップ内部に配置したテスト用ＰＡＤ
Claims (3)
- 【請求項１】半導体ウェハー上に複数個形成された半導
体チップを分離するための分離領域上に、前記半導体チ
ップ内部に内蔵されるテスト回路用の信号入力ＰＡＤを
有し、前記ＰＡＤは隣接する半導体チップ内部テスト回
路に配線層を介して接続されており、前記半導体チップ
を分離領域に沿って切断した後は非テストモードとなる
事を特徴とする半導体装置。 - 【請求項２】請求項１記載のテスト回路用の信号は前記
半導体チップ内部に内蔵されるテスト回路の動作、非動
作を制御するための信号である事を特徴とする半導体装
置。 - 【請求項３】請求項１記載の信号入力ＰＡＤとテスト回
路を接続する配線層は高抵抗を介して定電位に接地した
事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329992A JPH11163065A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329992A JPH11163065A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163065A true JPH11163065A (ja) | 1999-06-18 |
Family
ID=18227571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9329992A Withdrawn JPH11163065A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741862B2 (en) | 2006-12-14 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device including a signal generator activated upon occurring of a timing signal |
| CN104134620A (zh) * | 2014-08-08 | 2014-11-05 | 上海华力微电子有限公司 | 半导体制造过程的监控方法及半导体生产方法 |
-
1997
- 1997-12-01 JP JP9329992A patent/JPH11163065A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741862B2 (en) | 2006-12-14 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device including a signal generator activated upon occurring of a timing signal |
| CN104134620A (zh) * | 2014-08-08 | 2014-11-05 | 上海华力微电子有限公司 | 半导体制造过程的监控方法及半导体生产方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20031224 |