TWI240283B - Semiconductor memory device - Google Patents

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TWI240283B
TWI240283B TW093102193A TW93102193A TWI240283B TW I240283 B TWI240283 B TW I240283B TW 093102193 A TW093102193 A TW 093102193A TW 93102193 A TW93102193 A TW 93102193A TW I240283 B TWI240283 B TW I240283B
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Description

1240283 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，詳言之，係關於可藉分 別選擇連接於讀出對象之記憶胞之字元線、位元線及^想 接地線而選擇該記憶胞，以執行記憶資料之讀出之半導體 記憶裝置。 【先前技術】 以往，在遮罩ROM(遮罩可程式化唯讀記憶體）及快閃記 憶體等之非揮發性半導體記憶裝置中，有利用位元線與假 想接地線執行記憶胞之讀出之方式。以下，使用記憶胞構 造簡單之遮罩R0M之記憶胞加以說明。圖8係表示使用該假 想接地線之讀出方式之概念圖。該方式係在列及行方向以 矩陣狀排列記憶胞之記憶胞陣列中，交互地沿著行方向配 置位元線與假想接地線，沿著列方向配置字元線，在鄰接 之位元線與假想接地線間配置M〇SFET構成之記憶胞電晶 體，记憶胞電晶體之汲極及源極電極分別連接於位元線與 假心接地線。又，記憶胞電晶體之閘極電極連接於字元線。 1條字元線連接多數個記憶胞電晶體，以提高記憶胞之面積 效率。此記憶胞電晶體之臨限值係在製造階段即被設定（每 1記憶胞寫入2值資料）’使其成為臨限值較高之電晶體（臨限 值咼於成為閘極電極之字元線之高位準電位且不受字元線 電位影響，經常處於斷電狀態之OFF電晶體）、與臨限值較 低之電晶體（字元線電位高於臨限值時處於通電狀態之ON 電晶體）中之一種電晶體。在讀出動作中，選擇連接於讀出
O:\90\90774.DOC 1240283 對象之電晶體之字亓 ._ ^ t 位元線充電至特定電位，、將假想接地線，將選擇之 電位，將選擇之字=㈣擇之假想接地線接地於接地 、線s又疋於南位準。利用感測電路檢出 ⑽U體與⑽電晶體之電流差異 於記憶胞之2值資料。 J ^ ^ 於對大容量半導體記憶裝置’作為高速地讀出記憶 :5己憶胞陣列之資料之方式，已知有階層位元線方 式：此階層位元線方式之記憶胞陣列係將記憶胞陣列分割 成夕數區塊’各區塊之位元線稱為副位元線（又稱區域位元 ,)’將各區塊之副位元線經由區塊選擇電晶體集中連接至 户數條主位70線（又稱全區位元線）所構成，有關記憶胞之選 擇之位元線之選擇係採用選擇主位元線，利用區塊選擇電 晶體選擇連接於所選擇之主位元線之副位元線之方式執 行。以下，依據圖式說明階層位元線方式之讀出動作。圖9 係表不階層位元線方式之記憶胞陣列之構成例。又，在圖9 所不之記憶胞陣列中’假想接地線也採用與位元線同樣之 構造。 以夾在區塊選擇電晶體之控制信號BLK1、2與BLK3、4 ，區域内之字元線WL0〜WLn為問極電極之記憶胞群稱為 區塊’為提高記憶胞之面積㈣，在各主位元線则(卜偶 數）’以區塊單位經由區塊選擇電晶體BK丨_丨等連接多數（在 圖9中，為2條副位元線SBj(尸偶數）。以區塊單位經由此主 位70線存取記憶胞時，即可高速地讀出。 士圖9所不，區塊選擇電晶體ΒΚ1β1等係被存儲體選擇線
O:\90\90774.DOC 1240283 BLK1等所選擇。主位元線MB2等係通過區塊選擇電晶體 BK1 -1而連接於副位元線SB4等。此等記憶胞陣列之主位元 線MBi(i二偶數）係經由選擇讀出區塊之區塊選擇電路20與 充電·接地選擇電路2 1而連接於充電電路22、感測電路23 等，主假想接地線MBi(i =奇數）係經由區塊選擇電路20與充 電·接地選擇電路21而連接於充電電路22或接地線24等。 充電·接地選擇電路2 1及充電電路22、感測電路23有時也 連接於多數區塊選擇電路20。 其次，說明圖9所示之記憶胞陣列電路之讀出動作。茲考 慮選擇而讀出記憶胞電晶體M4之情形。使連接於電晶體M4 之閘極電極之字元線WL0成高位準，其他字元線WLn為低 位準。為使區塊選擇電晶體BK1-1通電，使區塊選擇電晶體 之控制信號BLK1成高位準，為使區塊選擇電晶體BK3-2通 電，使控制信號BLK3成高位準，而，使其他控制信號 BLK2、BLK4成低位準。如此一來，可在電晶體M4形成由 主位元線至記憶胞之電流路徑（MB2)-(BK1 -1 )-(SB4)、與由 記憶胞至主假想接地線之電流路徑（SB5HBK3-2)-(MB3)。 電晶體M4成為ON電晶體時，使BSEL2成高位準，使VGSEL1 成高位準，使BLOCKSEL1成高位準，使BSEL1成低位準， 使VGSEL2成低位準時，所選擇之主位元線MB2成充電電 位，所選擇之主假想接地線MB3成接地電位，可使電流流 過（MB2)-(BK1-1HSB4HM4)-(SB5HBK3-2HMB3)之路 徑。利用由所選擇之主位元線MB2經由區塊選擇電路20之 電晶體TR1與充電•接地選擇電路21之電晶體TR2所連接
O:\90\90774.DOC 1240283 之感測電路24，檢出所選擇之主位元線MB2之充電電位之 變化等，即可判別記憶胞電晶體M4為ON電晶體。 但，記憶胞電晶體M4為OFF電晶體，而位於與電晶體M4 同一列之非選擇記憶胞之電晶體M3、M2、Ml、M0為ON 電晶體時，由於各電晶體之閘極線之字元線WL0共通，故 即使電晶體M4為OFF電晶體，也可形成經由電晶體M3、 M2、Ml之電流路徑。也就是說，使所選擇之主位元線MB2 成為充電電位時，可利用（MB2HBK1-1HSB4)-(M3HM2)-(Ml)· ··之路徑而使充電連接於各記憶胞之位元線與假 想接地線之寄生電容之過渡的電流流通。利用此電流路徑 流出之電流暫稱為迂迴排出電流。此結果，儘管讀出對象 之電晶體M4為OFF電晶體，也簡直如ON電晶體一般，可形 成由所選擇之主位元線至各位元線、假想接地線之電流路 徑，降低錯誤讀出動作或讀出動作之動作容許範圍。由於 可防止此種錯誤讀出動作等，故在以往，通常採用將非選 擇之位元線與非選擇之假想接地線充電至特定充電電位之 方法。 在圖9所例示之電路中，係使非選擇之主位元線ΜΒ0、非 選擇之假想接地線MB 1成為充電電位。經由區塊選擇電晶 體使副位元線SB0、副主假想接、地線SB 1成為充電電位。如 此，即使記憶胞·電晶體M3、M2、Μ卜M0等為ON電晶體時， 也不會有讀出記憶胞電晶體M4時之迂迴排出電流，故可因 電晶體M4成為ON電晶體之情形與成為OFF電晶體之情 形，而在選擇之主位元線MB2之電流變化上出現差異，故
O:\90\90774.DOC 1240283 可執行穩定之記憶胞之讀出動作。 摆二，充電防止迁迴排出電流用之非選擇之位元，㈣非選 Γ想接地線之方式射另-方面，會降低以對 :::電晶體為⑽電晶體時之讀出動作容許範圍。為解: =動作容許範圍之降低’例如，在日本特開平叫咖 /ϋ +曰揭不有關纪憶胞電晶體與區塊選擇電晶體之 連接方式之創意之提案。 其次，以圖9所例示之電路為例，說明利用充電防止迁迴 排出電流狀非選擇之位元線與非選擇之假想接地線之方 式，可能降低讀出動作容許範圍之情形。 與上述說明同樣地，讀出記憶胞電晶體Μ4時，所選擇之 ^主位元線為ΜΒ2,所選擇之主假想接地線為ΜΒ3，將非 4擇之位元線與非選擇之假想接地線充電，故非選擇之主 位凡線ΜΒ0與非選擇之主假想接地線ΜΒ }成為充電電位， 此點一如前述。但另外，非選擇之主位元線MB4與非選擇 之主饭想接地線MB5也同時被充電。與電晶體M4同一列之 非選擇記憶胞之電晶體!^5、M6、M7、％8為〇N電晶體時， 非選擇之主位元線MB4與非選擇之主假想接地線MB5經由 各區塊遥擇電晶體而使副位元線SB8與副假想接地線SB9 成為充電電位，故會形成充電沿著（S]B8)_(m7)-(M6)-(M5)-(SB5)流動之被選擇之副假想接地線SB5之電流路徑。經此 電流路徑流入之電流暫稱迂迴注入電流。記憶胞電晶體M4 成為ON電晶體時，此迂迴注入電流會使副假想接地線SB5
O:\90\90774.DOC -9- 1240283 ^ )、（BK3 2)-(MB3)流動之被選擇之主位元線MB2之讀出 咸夕此5貝出電流之減少不僅會延遲記憶胞之讀出速 又且可此發生所選擇之記憶胞電晶體之錯誤讀出，降低 讀出動作容許範圍。 "又，一般雖以一次之讀出動作，並行地讀出多數記憶胞 電晶體，但在圖9所例示之電路之情形，在讀出記憶胞電晶 體M4之同時，也可施行記憶胞電晶體Mi2之讀出。對此記 隐胞電aa體M12之讀出所採取之防止相當於記憶胞電晶體 M4之迁迴排出電流之電流之充電相當於在對非選擇之主 位元線MB4與非選擇之主假想接地線MB5之充電，因此， 非選擇之主位元線MB4與非選擇之主假想接地線MB5之充 包在ά己憶胞電晶體M4成為ON電晶體時，雖讀出電流會減 ’但如考慮§己憶胞電晶體Μ12成為OFF電晶體時之讀出之 情形時，則成為必要之充電。 增加圮憶胞電晶體Μ12與M4間之非選擇之記憶胞電晶 體’使非選擇之位元線與非選擇之假想接地線之充電維持 最低限度所需之充電，雖然可減少相當於流入上述說明中 之所選擇之位元線之迂迴注入電流之電流，但根本上，相 g於迁迴/主入電流之電流仍然存在。也就是說，記憶胞電 晶體Ml2與M4間之非選擇之記憶胞電晶體全部為〇N電晶 體時，電晶體M12成為OFF電晶體時之讀出所需之非選擇之 位元線與非選擇之假想接地線之充電對電晶體M4成為〇N 電晶體時之讀出電流而言，會減少相當於迂迴注入電流之 電流，此情形與減少電晶體M4成為ON電晶體時之讀出電流 O:\90\90774.DOC -10- 1240283 之情形並無改變。 在曰本特開平1 (Μ 1 99 1號公報所揭示之讀出動作容許範 圍降低對策中，流入所選擇之位元線之此迂迴注入電流也 會減少，且為了執行對此等位元線、假想接地線之控制之 限制，在某字元線長中，有以同一字元線同時讀出之記憶 胞數之限制存在，故可能對記憶胞陣列之大容量化造成妨 礙。 【發明内容】 本發明之目的係在使用假想接地線之記憶胞陣列構成 令，可防止因由非選擇之位元線等迂迴注入被選擇之位元 線之電流而降低讀出動作容許範圍，以提供可達成大容量 化、高速動作之半導體記憶裝置。 本發明之半導體記憶裝置之特徵在於包含：記憶胞陣 列，其係將包含1個第1電極與1對第2電極，可依據前述幻 電極之電位，藉前述第2電極間之導通狀態，使可讀出記憶 内：之記憶胞在列及行方向排列成矩陣狀，將位於同一歹: 之前述記憶胞之前述第丨電極分別連接於共通之字元線，在 鄰接於列方向之2個前述記憶胞間，使i個前述第巧極彼此 連接，將位於同一行之前述記憶胞之—方之前述第2電極連 接於共通之位元線，將位於同—行之前述記憶胞之他方之 前述第2電極連接於共通之假想接地線者；前述記憶胞陣列 係由至少被分割成多數行之副陣列所構成，前述副陣列兩 端之記憶胞行係在夹著前述副陣列間之境界而鄰接於列方 向之2個前述記憶胞間使前述第2電極彼此不連接而分離，
O:\90\90774.DOC -11 - 1240283 且 f於獨立之位元線或假想接地線，並構成可以前 述4陣列早位分別選擇“条前述字元線、前述位元線及前述 假想接地線而選擇“固讀出對象之記憶胞。 、依據上述特徵構成，在以副陣列單位讀出I個記憶胞之構 ^中’為了避免在先前技術欄中所述之迂迴排出電流，對 讀出對象之記憶胞之位置適切地執行非選擇之位元線與假 、接也線之充電&，由於可在副陣列之境界阻斷該充電所 產生之运迴注入電流，故可避免該这迴注入電流所引起之 錯块言買出動作或讀出動作容許範圍之降低。也就是說，可 適切地執行有關副陣列内之記憶胞之行數與位元線盘假相 接地線之選擇之解碼，而完全 心 兀王徘除上述迂迴排出電流盥迂 Γ入電流之影響’實現可防止錯誤讀出動作容許範圍及 5貝出速度之降低之記憶胞陣列之構成。 =外’為達成此目的之本發明之半導體記憶裝置之特徵 =二特徵構成中，取代構成可以前述副陣列翠位分別 ϋ條則述字元線、前述位元線與前述假想接地線而選擇 1個頃出對象之記憶胞，或 述位疋線與前述假想 接地線为別包含雙方之機能，而構 双方發揮他方之機能 日守，使他方發揮一方之機能。 :’作為本發明之讀出對象之記憶胞雖係包含i個第β 1對第2電極’可依據第1電極之電位利用第2電極間之 =，，讀出記憶内容之記憶胞，但在記憶胞之構成上， :有^過第2電極間之電流方向固定之情形、及因寫入狀 怨而成為非對稱之情形。在此種情形中，i對第2電極中何
O:\90\90774.DOC -12- 1240283 者連接於位兀線，何者連接於假想接地線，有時會因寫入 狀怨而變化。例如，在i個記憶胞可記憶2位元之資料之記 憶胞中，在各1位元之資料之讀出中，電流之流通方向分別 相反時，適宜地轉換位元線與假想接地線時，即可將2位元 資料分離而！個位元，即q個位元1個位元地」ι個位元_ 位7C地加以讀出。在適合於此種記憶胞陣列之大容量化之 多值記憶胞之情形，雖然也同樣會發生上述迂迴排出電流 與迂迴注入電流之問題，依據本特徵構成，可排除此等之 影響，避免錯誤讀出及讀出動作容許範圍之降低。 【實施方式】 以下，依據圖式，說明有關本發明之半導體記憶裝置（以 下適且地稱為「本發明裝置」）之實施形態。 、'(第1實施形態） 圖1係本發明裝置之記憶胞陣列1之構成之第1實施形態 之要部電路圖。本實施形態係有關資料之讀出動作之技術 内谷，故使用記憶胞構成較簡單之單丨電晶體構成之遮罩 ROM之記憶胞加以說明。記憶胞一般係採用包含丨個第工電 極與1對第2電極，可依據第丨電極之電位利用第2電極間之 導通狀怨，讀出記憶内容之構成，在上述遮罩r〇m之記憶 胞之情形，如圖2所示，構成記憶胞電晶體3之n通道型 MOSFET之閑極電極相當於第i電極，汲極電極及源極電極 分別相當於第2電極。第2電極之導通狀態決定kM〇sfe丁 之臨限值電壓，此臨限值電壓係在製造階段依照寫入資料 加以5又定。又，有關記憶胞單體之讀出動作及資料之記憶 O:\90\90774.DOC -13- 1240283 方法係與先前技術之欄中所說明之内容相同，在此不作重 複之說明，而同樣地使用相同之用詞。 如圖1所示，記憶胞陣列1係由在列方向（字元線之沿長方 向）與仃方向（位元線之沿長方向）以矩陣狀排列有多數記憶 胞所構成，再於列方向利用每4個胞沿著行方向所設之元件 刀離帶分割成多數副陣列2。各副陣列2形成（11+1)列χ4行之 §己憶胞排列。 在各副陣列2中，將記憶胞電晶體（以下適宜地稱為記憶 胞）之閘極電極分別連接於共通之字元線WLi(i = 〇〜n)，在鄰 接於列方向之2個記憶胞間，分別連接彼此之源極電極與彼 此之汲極電極，將位於同一行之前述記憶胞之汲極電極連 接於共通之位元線LBj(j = i，2)，將源極電極連接於共通之 假想接地線LSk(k=l，2，3)。以列方向為左右方向時，由 左算起第1行與第2行、及第3行與第4行之記憶胞係彼此相 鄰而共用位元線，第2行與第3行之記憶胞係彼此相鄰而共 用假想接地線。X，第！行與第4行之記憶胞由於源極電極 係藉元件分離帶而與相鄰之副陣列分離，故分別連接於獨 立之m地、線。在本實施形態中，係採用先前技術搁所 况明之階層位TG線方式。又，在以下之說明中，僅稱啤位 凡線、假想接地線時，係指副位元線（區域位元線）與副假想 接地線（區域假想接地線）之意。 各副陣列2分別具有1條全區位元線GB與1條全區假想接 地線GS，2條位元線⑺丨，2分別經由第i選擇電晶體βκι與 BK2而連接於全區位元線GB，3條假想接地線⑶，2，3分
O:\90\90774.DOC -14- 1240283 別經由第2選擇電晶體BK3、BK4與BK5而連接於全區假想 接地線GS。第1選擇電晶體BK1，2配置於副陣列2之行方= 之:端側，第2選擇電晶體BK3,4, 5集中酉己置於副陣列2 之仃方向之他端側，在分別控制第1選擇電晶體BK1，2之 閘極電極之區塊選擇線A，B與分別控制 阳，4,5之閘極電極之區塊選擇線C，D，E之間 線WL〇〜η 〇 其次，就選擇圖1所示之副陣列2之圖中左端之區塊，以 讀出其中之記憶胞Μ1〜4之情形，說明其動作。 百先，欲讀出記憶胞Ml時，為了可在列方向選擇記憶胞 Ml，選擇地將字元線WL〇設定於高位準。而，為了可在行 方向選擇記憶胞Ml，選擇連接於記憶胞馗丨之位元線lbi與 假想接地線LSI。位元線LB1與假想接地線LS1之選擇係以 全區位元線GB與全區假想接地線Gs為讀出對象加以選 擇，將區塊選擇線B與C設定於高位準，使第丨選擇電晶體 BK1與第2選擇電晶體BK3成通電狀態，將位元線lbi與假 想接地線LS 1分別經由第i選擇電晶體BK1與第2選擇電晶 體BK3而連接至全區位元線GB與全區假想接地線⑵。 另外，除此狀態外，將區塊選擇線A設定成高位準，使第 1選擇電晶體BK2成通電狀態。以此狀態，由充電電路（未圖 示）將全區位元線GB充電至特定之充電電位，並使全區假想 接地線GS成為接地電位時，位元線LB丨與位元線LB2成為充 電狀態，假想接地線LS 1成為接地電位。此結果，即可將讀 出對象之圮憶胞Μ1之閘極電極設定於高位準，呈現充電電
O:\90\90774.DOC -15- 1240283 位被施加至汲極電極，接地電位被施加至源極電極之狀 態。同時，充電電位也被施加至位元線：的。 由於位元線LB1之充電電位是否下降係由記憶胞⑷成為 ON電晶體（低臨限值電壓）或〇FF電晶體（高臨限值電壓）加 以決定，故記憶胞Ml之讀出係、利用⑤測電路（未圖示）檢出 追隨位元線LB1之電位變化之全區位元線GB加以執行。在 此，此位元線LB1之電位變化振幅變小時，讀出動 圍會降低，讀出速度會變慢。 ° & 上述位元線LB2之充電具有彳防止記憶胞m成為⑽電 晶體而非選擇之記憶胞⑽〜副成為〇N電晶體時成問題之 先前技術攔所述之迂迴排出電流之作用。在圖9所述之以往 之記憶胞陣列構成（以往例）中，為防止此迂迴排出電流所執 行之充電由於在讀出對象之記憶胞⑷成為⑽電晶體時，該 充電會發生在發明内容之欄所述之迂迴注入電流，以致於 有降低記憶胞Μ1之讀出動作容許範圍之結果。 '但，在本實施形態中，記憶胞⑷成為⑽電晶體時，也就 是說’位元線LB1之充電電位下降時，全區位元線gb之電 位也會下降，另外，經由第1選擇電晶體BK2,位元線LB2 之電位也隨著此等而下降’故可避免迂迴注入電流之發 生，不會導致讀出動作容許範圍之降低。 其次’說明讀出記憶胞M2之情形，為了可在列方向選擇 記憶胞M2,選擇地將字元線WL〇設定於高位準。而，為了 可在行方向選擇記憶胞奶，選擇連接於記憶胞⑽之位元線 LB1與假想接地線LSh位元線Lm與假想接地線[μ之選擇
O:\90\90774.DOC -16 - 1240283 係以全區位元線GB與全區假想接地線Gs為讀出對象加以 選擇，將區塊選擇線B與D設定於高位準，使第丨選擇電晶 體BK1與第2選擇電晶體BK4成通電狀態，將位元線；lB1與 假想接地線LS2分別經由第i選擇電晶體BK1與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線Gs。 以此狀態，由充電電路（未圖示）將全區位元線GB充電至 特定之充電電位，並使全區假想接地線Gs成為接地電位 日守，位7L線LB1成為充電狀態，假想接地線LS2成為接地電 位。此結果，即可將讀出對象之記憶胞M22閘極電極設定 於兩位準，呈現充電電位被施加至汲極電極，接地電位被 施加至源極電極之狀態。記憶胞％2之讀出動作本身與上述 記憶胞Μ1之情形相同。 在此，迂迴排出電流雖會在相鄰之記憶胞“丨成為〇Ν電晶 體時成問題，但記憶胞Μ1因記憶胞M2之相反側可藉元件分 離帶而與相鄰之附陣列保持電性的完全分離，故假想接地 線LSI經由記憶胞M1之充電完畢時，就不會再產生迂迴排 出電流。且選擇記憶胞M2作為讀出對象時，僅連接於非選 擇之記憶胞之位元線LB2不被充電，故迂迴注入電流當然不 會產生。因此，記憶胞M2作為讀出對象時，也不會發生讀 出動作容許範圍之降低。在此，即使將區塊選擇線E設定^ 高位準，使第2選擇電晶體BK5成通電狀態，經由第2選擇 電晶體BK5,將假想接地線LS3連接於全區假想接地線Qs， 對α己憶胞M2之讀出動作也不會有不良影響。若因某些理 由，導致位元線LB2與假想接地線LS3被充電時，在記憶胞
O:\90\90774.DOC -17- 1240283 M3與M4成為ON電晶體時，雖使所選擇之假想接地線LS2 成為接地電位，但對位元線LB2與假想接地線LS3之充電狀 態有不良影響之虞，故利用使第2選擇電晶體BK5成通電狀 態，而使假想接地線LS3成為接地電位，即可期待事先防患 此問題於未然之效果。 其次，說明讀出記憶胞M3之情形，為了可在列方向選擇 記憶胞M3，選擇地將字元線WL0設定於高位準。而，為了 可在行方向選擇記憶胞M3，選擇連接於記憶胞M3之位元線 LB2與假想接地線LS2。位元線LB2與假想接地線LS2之選擇 係以全區位元線GB與全區假想接地線GS為讀出對象加以 選擇，將區塊選擇線A與D設定於高位準，使第1選擇電晶 體BK2與第2選擇電晶體BK4成通電狀態，將位元線LB2與 假想接地線LS2分別經由第1選擇電晶體BK2與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線GS。在 此，基於與在記憶胞M2之讀出時，將區塊選擇線E設定於 高位準，使第2選擇電晶體BK5成通電狀態同樣之理由，在 記憶胞M3之讀出時，也最好將區塊選擇線C設定於高位 準，使第2選擇電晶體BK3成通電狀態。 由於記憶胞M2與記憶胞M3係在副陣列2中，對假想接地 線LS2處於左右對稱關係，故記憶胞M3之讀出與記憶胞M2 之讀出相比，僅所選擇之位元線不同而已，其後，與記憶 胞M2之讀出相同。故省略有關讀出動作及動作容許範圍之 說明。
又，與在上述記憶胞M2之讀出時，將區塊選擇線ESS O:\90\90774.DOC -18- 1240283 於高位準，使第2選擇電晶體BK5成通電狀態之情形同樣 地，在記憶胞M3之讀出日夺，也最好將區塊選擇線c設定於 高位準，使處於左右對稱關係之第2選擇電晶體Βκ3成通電 狀態。 其次，說明讀出記憶胞Μ4之情形，為了可在列方向選擇 記憶胞Μ4,選擇地將字元線WL〇設定於高位準。而，為了 可在行方向選擇記憶胞M4,選擇連接於記憶胞刚之位元線 LB2與假想接地線LS3。位元線LB2與假想接地線：幻之選擇 係以全區位元線GB與全區假想接地線Gs為讀出對象加以 遠擇，將區塊選擇線A與E設定於高位準，使第丨選擇電晶 體BK2與第2選擇電晶體BK5成通電狀態，將位元線lb2與 假想接地線LS3分別經由第1選擇電晶體BK2與第2選擇電 晶體BK4而連接至全區位元線GB與全區假想接地線gs。另 外，除此狀態外，將區塊選擇線B設定成高位準，使第1選 擇電晶體BK1成通電狀態。 由於記憶胞M4與記憶胞Μ1係在副陣列2中，對假想接地 線LS2處於左右對稱關係，故記憶胞Μ4之讀出與記憶胞^工 之讀出相比，僅所選擇之位元線與假想接地線不同而已， 其後，與§己憶胞Μ1之讀出相同。故省略有關讀出動作及動 作容許範圍之說明。 以上’已依據圖1說明有關記憶胞Ml〜4之讀出，但在記 憶胞Ml與M4，也就是說，在副陣列2之左右兩端之記憶胞 之讀出中，也施行對非選擇之位元線（僅連接於非選擇之記 憶胞之位元線）之充電，以防止動作容許範圍之降低。又，
O:\90\90774.DOC _ 1Q 1240283 在記憶胞M2與M3，也就是說，在副陣列2之中央之2行之艽 憶胞之讀出卡，不施行非選擇之位元線之充電，以防止動 作容許範圍之降低。換言之，可依照讀出對象之記憶胞在 副陣列2内之位置，決定是否要施行非選擇之位元線之充 電。 又，在記憶胞M2與M3之讀出中，在非選擇之假想接地線 (僅連接於非選擇之記憶胞之假想接地線）内，為使距離讀出 對象之記憶胞較遠之假想接地線處於接 :第2選擇電晶體成通電狀態。此結果，即使在讀== 个思胞時，在2個第i選擇電晶體與3個第2選擇電晶體中，也 可使包含第i選擇電晶體與第2選擇電晶體各夏個合計3個選 擇電晶體成通電狀態。此結果，可謀求第i及第2選擇電晶 體之控制邏輯之簡化。 '在此，說明上述充電電路之充電時間。假設以所選擇之 字_移至高位準後作為讀出動作期間時，也可在讀出 =期間之前先開始，在讀出動作期間之開始前或開始後 ;;，之充，期間中施行該充電，或未特別設定此種充電期 :每而在讀出動作期間中施行該充電，或在充電期間與讀 作期間之兩期間中施行該充電也無妨。 :’在副陣列2之位元線與假想接地線之配置中，也可將 兩者之配置調換。也就是說’只要以％位元線LBN作為 2條假想接地線Ls丨，2，以 彳 ”、 條位元線咖，2,3,以第二:：接地線LS1，2,3作為3 選擇電晶體而連接於全區二擇::__卿 心接地線GS，以第2選擇電晶體
O:\90\9O774.DOC *20- 1240283 BK3、BK4、BK5作為第1選擇電晶體而連接於全區位元線 GB即可。因此，不改變物理的電晶體與各控制信號線之連 接，而呈現將全區位元線GB與全區假想接地線QS調換之形 恶。但，全區位元線GB與全區假想接地線QS所連接之充電 兒路及感測電路等之週邊電路之連接必須作物理的變更。 貝出動作基本上與圖1所示之構成相同，防止迁迴排出電流 用之非選擇位元線之充電也只要以同樣之想法加以決定即 可 ° (第2實施形態） 圖3係本發明裝置之記憶胞陣列10之構成之第2實施形態 之要部電路圖。與第1實施形態同樣地，使用遮罩r〇m之記 憶胞加以說明。記憶胞陣列丨〇被分割成多數副陣列2之構成 與第1實施形態相同，副陣列2之構成也與第1實施形態完全 相同。階層位元線方式及與此相關之第1選擇電晶體BK1與 BK2及第2選擇電晶體BK3、BK4與BK5之具體的態樣，也與 弟1貫施形態相同。 與第1實施形態相異點在於：在2條位元線LB1，2與3條假 想接地線LS 1，2，3之各鄰接線彼此之間，設有使兩者電性 導通用之4個開關電晶體EQ1〜EQ4。具體而言，開關電晶體 EQ 1設於假想接地線LS 1與位元線LB 1之間，開關電晶體 EQ2設於假想接地線LS3與位元線LB2之間，開關電晶體 EQ3設於假想接地線LS2與位元線LB 1之間，開關電晶體 EQ4設於假想接地線LS2與位元線LB2之間。開關電晶體 EQ 1之閘極電極被EQ線B所控制，開關電晶體EQ2之閘極電 O:\90\90774.DOC -21 - 1240283 極被EQ線A所控制，開關電晶體EQ3及EQ4之閘極電極被eq 線C所控制。對4個開關電晶體EQ1〜EQ4，使用3條控制信號 E Q線A〜C 〇 其次，就選擇圖3所示之副陣列2之圖中左端之區塊，以 讀出其中之記憶胞Ml〜4之情形，說明其動作。又，有關讀 出之基本的動作因與第丨實施形態相同，故重複之說明在此 適宜地予以省略。 首先，說明讀出記憶胞Ml之情形。有關記憶胞M1之選擇 一 與第1實施形態相同，第1選擇電晶體3尺1與]3]^2及第2選擇 籲 電晶體BK3設定於通電狀態之點也與第i實施形態相同。以 下，主要說明有關第2實施形態特有之開關電晶體EQ1〜42 控制。 在控制第1選擇電晶體BK1與BK2及第2選擇電晶體bk3 之同時，將EQ線A與EQ線C設定於高位準，使開關電晶體 EQ2〜4成通電狀態。此結果，在第丨實施形態中，假想接地 線LS2、LS3在記憶胞]^3與]^4成為oN電晶體時，係經由該 電晶體被充電，但在此則經由開關電晶體£以〜4被充電。馨 也就是說，在本實施形態、中，$管記憶胞⑷與綱之記憶狀 態及選擇字元線之電位位準如何，位元線之充電均係經由 開關電晶體EQ2〜4而在非選擇之假想接地線（僅連接於非選 擇記憶胞之假想接地線）執行，故比第丨實施形態更能有效 地抑制迁迴排出電流。 又，就迂迴注入電流之影響而言，對非選擇記憶胞及假 想接地線之該充電與第1實施形態之情形同樣地，係由相同
O:\90\90774.DOC -22- 1240283 之全區位兀線GB充電，故不會成為降低讀出動作容許範圍 及讀出速度之降低之要因。 其次，說明讀出記憶胞M2之情形。有關記憶胞M2之選擇 與第1實施形態相同，區塊選擇線]6與]：)或B、;〇與]£設定於高 位準，第1選擇電晶體BK1及第2選擇電晶體BK4或BK4與 BK5設定於通電狀態之點也與第丨實施形態相同。以下，主 要說明有關第2實施形態特有之開關電晶體Eq丨〜4之控制。 在控制第1選擇電晶體BK1及第2選擇電晶體BK4或BK4 與BK5之同時，將EQ線B設定於高位準，使開關電晶體eqi 成通電狀悲。故非選擇之假想接地線LS丨也可通過開關電晶 體EQ1被充電至位元線lbi之充電電位，使該充電更有效地 防止迁迴排出電流。 又’也可與EQ線B同時地將EQ線A設定於高位準。此係 由於所選擇之假想接地線LS2已降低至接地電位，故開關電 晶體EQ2成通電狀態，即使非選擇之位元線LB22電位降 低’也不會對充電動作及讀出動作產生任何影響之故。因 此’與讀出記憶胞Μ1之情形同樣地，可利用將2條Eq線設 定於高位準，而簡化EQ線之控制邏輯。 其次，說明讀出記憶胞]VI3之情形。有關記憶胞m3之選擇 與第1實施形態相同，區塊選擇線A與D或A、D與C設定於 高位準’第1選樺電晶體BK2及第2選擇電晶體BK4或BK4與 BK3設定於通電狀態之點也與第1實施形態相同。在記憶胞 M3之讀出動作中，在控制上述區塊選擇線之同時，將eq線 A設定於高位準，使開關電晶體EQ2成通電狀態。故非選擇
OA90\90774.DOC -23- !24〇283 之假想接地線LS3也可通過開關電晶體EQ2被充電至位元 線LB2之充電電位，使該充電更有效地防止迂迴排出電流。 又，也可基於與記憶胞M2之讀出同樣之理由，與eq線A同 時地將EQ線B設定於高位準。 其次’說明讀出記憶胞M4之情形。有關記憶胞M4之選擇 舆第1實施形態相同，第1選擇電晶體BK1與BK2及第2選擇 曰曰體BK5没定於通電狀態之點也與相同。在控制第1選擇 私晶體BK1與BK2及第2選擇電晶體BK5之同時，將EQ線B 與EQ線C設定於高位準，使開關電晶體EQ!，3，4成通電狀 怨。此結果’在第1實施形態中，假想接地線Ls 1、LS2在 忑k胞Μ1與M2成為ON電晶體時，係經由該電晶體被充 笔’但在此則經由開關電晶體Eq 1，3，4被充電。故比更 月b有效地抑制迂迴排出電流。此點與對假想接地線LS2處於 左右對稱關係之記憶胞“丨之讀出相同。又，在迂迴注入電 流之影響方面也同樣地，對非選擇記憶胞及假想接地線之 該充電，係由相同之全區位元線GB充電，故不會成為降低 讀出動作容許範圍及讀出速度之降低之要因。 以上’已依據圖3說明有關記憶胞μ 1〜4之讀出，但在記 憶胞Ml與Μ4，也就是說，在副陣列2之左右兩端之記憶胞 之α貝出中’也施行非選擇之位元線與假想接地線之充電， 以防止動作容許範圍之降低。又，在記憶胞％2與Μ3，也就 疋W，在副陣列2之中央之2行之記憶胞之讀出中，不施行 非選擇之位元線之充電，而經由開關電晶體施行非選擇之 假想接地線之充電，以防止動作容許範圍之降低。換言之，
O:\90\90774 DOC -24- 1240283 ::照讀出對象之記憶胞在副陣列2内之位置，決定施行非 擇之位70線與假想接地線中之何者之充電。 阮如以上所述，追加開關電晶體EQ1〜EQ4時，可更確實地 ▲ ^排出$ * ’抑制讀出動作容許範圍之降低，執行 :蝴出動作。又’選擇地使開關電晶體_〜叫4成通 :狀恕之控制也可在第1實施形態所說明之充電期間中、讀 出動作期間中或其雙方之期間中執行。 、 在本第2實施形態中，也與第㊉施形態同樣地，可將副 車m之位兀線與假想接地線之配置調換，並調換全區位元 線GB與全區假想接地線仍。圖4麵換位元線與假想接地 ::要部電路圖。在第1施形態之情形，不需要作物理的 電晶體與各控制信號線之連接變更，但在第2實施形態中， 開，電晶體EQ1〜EQ4與其控制信號叫線A〜c之連接關係卻 炎更”體上，不需要EQ線B，而利用EQ線A控制開關 電晶體EQ 1之閘極電極。 如圖4所示，與第丨實施形態同樣地，在圖3所示之副陣列 2之構成中，調換位元線與假想接地線之配置時，即可調換 全區位兀線GB與全區假想接地線Gs。又，反之，調換全區 位元線GB與全區假想接地線Gs時，會呈現調換副陣列2之 位兀線與假想接地線之配置之結果。讀出動作基本上與圖3 所不之構成相同，對防止迂迴排出電流用之非選擇位元線 及假想接地線之充電之區塊選擇線A〜E及開關電晶體 EQ1〜EQ4之控制也只要以同樣之想法加以決定即可。 (第3實施形態）
O:\90\90774.DOC -25- 1240283 圖5係本發明裝置之第3實施形態之要部電路圖。在第$ 實施形態中，係在第2實施形態之情形中，追加一電路，用 於執行在全區位元線與全區假想接地線或位元線與假邦、接 地線之製造工序時所發生之鄰接位元線間或鄰接假想接地 線間之短路檢查（short check)。採用圖5所示之電路構成 時，不僅可檢查全區位元線或全區假想接地線之短路，而 且可執行位元線及假想接地線之短路檢查。以下，進行本 實施形態之短路檢查之動作說明。 執行全區位元線、全區假想接地線（以下適宜地將兩者統 一簡稱為全區線）之短路檢查時，使圖5之位元線gnda信號 成高位準，使位元線GNDB信號成低位準。此結果，全區^ ^線GB2、全區假想接地線⑽、⑽成接地電位。在此狀 悲’各區塊選擇線、全部字元線、及全部叫線全部成低 位準。而，以全區假想接地線GS2作為vcc位準（電源電 位），測疋流至全區假想接地線GS2之電流。與鄰接之全區 假想接地線⑽或全區位元線⑽發生短路時，使電流通過 T位兀線GNDA信號為閘極信號之電晶體而㈣。無短路 流動之電流成為第i或第2選擇電晶體等之接合部（擴散 二接合I”之漏電流程度之電流，故可利用因有無短路而 利用^ir值之層級之差異，執行全區線之短路檢查。可 利用㈣方法’·執行全部之全區線之短路檢杳。 簡=說:！元線、假想接地線(以下適宜地將兩者統- 短路产杳ΓΙ寺）之短路檢查例。兹說明假想接地線⑶之 双—之情形。全區線之短路檢查完畢後，使圖5之位元
O:\90\90774.DOC -26- 1240283 線GNDA信號成低位準而由外部將vcc位準施加至全區假 想接地線GS1。其次，使圖5之位元信號成高位準 而使全區位元線GB1、全區假想接地線GS2成接地電位。在 此狀態下，使區塊選擇線A、區塊選擇線£成高位準。使其 他區塊選擇線、字元線、及全部£(5線成低位準。在此狀態 下，測定流至全區假想接地線GS1之電流。由於位元線 LB2、假想接地線LS4成接地電位，故假想接地線LS3與vcc 位準、假想接地線LS3與位元線1^2、或假想接地線IS4發 生短路時，會有漏電流流動。基於同樣之想法，可執行全 部位元線等之短路檢查。 在圖5之電路例中，僅在全區線連接下拉至接地電位之電 晶體，但也可在各全區線檢查短路用之位元線等連接下拉 至接地電位之電晶體。此時，全區線之短路檢查與位元線 等之短路檢查可以不同順序執行。 (另一實施形態） 其次，說明對上述各實施形態之另一實施形態。 在上述各實施形態中，係使用遮罩ROM之記憶胞作為記 憶胞，但也可改用使用快閃記憶體元件或可變電阻元件之 。己fe胞。使用各元件作為記憶胞時之記憶胞之等效電路圖 /、代表丨生的剖面如圖6及圖7所示。任何一種情形均構成具 有第1私極與1對第2電極，可依照第i電極之電位，藉第2電 極間之導通狀態讀出記憶内容。 3 6所示，在使用快閃記憶體元件4之記憶胞之情形， 構成记隐胞電晶體之浮動閘極構造之m〇sfet之閘極電極
O:\90\90774.DOC -27- 1240283 相當於第1電極’汲極電極及源極電極 極。記憶胞之記憶狀態之變更係、利用電子對虽於第2電 出，控制記憶胞電晶體之臨限值電屢加以變更。閉極之進 限值電堡之控制只要利用公知之快閃記憶體之寫：：該臨 技術加以執行即可。 ·，肖除 如圖7所示’使用可變電阻元件5之記憶胞之情 接可變電阻元件5之-端與選擇記憶胞用之:通、二 刪阳構成之選擇電晶體6之沒極 η通運型 之間極電極作為第i電極，以可變電阻元件二擇電晶體6 雷曰护m + 牛5之他端與選擇 ㈣體6之源極電極分別作為第2電極1可變電 之第2電極連接於位元線’將選擇電晶體6側之第2電極連2 於假想接地線。記憶胞之記憶狀態之變更係利用藉由來自 外部之控制變更可變電阻元件5之電阻值之方式3加以變 更。該來自外部之控制曾有藉電的應力執行之情形、藉磁 的應力執行之情形、及藉熱的應力執行之情形等各料變 電阻元件之提案。 例如，作為藉電的應力（電壓脈衝等）使電阻值變化之可變 電阻元件，有 RRAM(ResistanCecontr〇inonv〇latileRand〇m
Access Memory :電阻控制型非揮發性隨機存取記憶體） 元件。RRAM元件係利用電的應力之施加使電阻變化，在電 的應力解除後仍保持變化之電阻，藉以構成可藉該電阻 變化執行資料之記憶之非揮發性記憶元件，例如係將以
Pr(1-x)CaxMn03、La(卜 x)CaxMn〇3、或 La(卜 x —y)caxPbyMn〇3(但 X <1、y<l、x+y<l)表示之某些物質，例如，PrQ7CaQ3Mn〇3、 O:\90\90774.DOC -28- 1240283
La0.65Ca0_35MnO3、La0.65Ca0.175Pb0.175Mn〇3等之錳氧化膜，利用 MOCVD(有機金屬化學汽相沉積法）、自旋式塗敷法、雷射 燒蝕法、濺射法等形成薄膜所製成。又，作為電的應力， 可將電壓脈衝施加至RRAM元件之電極間，調整其脈衝寬、 電壓振幅或其雙方，以控制尺尺八“元件之電阻值變化量。 而，作為本發明之讀出對象之記憶胞雖係具有第丨電極舆 1對第2電極，可依照第丨電極之電位，藉第2電極間之導通 狀態讀出記憶内容之記憶胞，但在上述各實施形態及另_ 實施形態中，在1對第2電極中，將一方固定連接於位元線， 將他方固疋連接於假想接地線。此係基於以下之理由··兮己 憶胞電晶體之汲極電極及源極電極係形成對稱構造，只要 將其中一個固定於汲極電極，而規定一方向之讀出電流即 以足夠，即使调換位元線與假想接地線之配置，其機能也 無變化之情形、或記憶胞在丨對第2電極間呈現非對稱構 造，而有必要將一方之第2電極固定於位元線，將他方固定 於假想接地線之情形等之理由。 但，在上述各實施形態之記憶胞陣列之構成也可利用於 使用可使讀出電流獨立地向雙方向流動之多位元型之際億 70件之記憶胞之情形，可期待獲得與上述各實施形態同樣 之效果。例如在1個記憶胞可記憶2位元資料之記憶胞中， 在各1位兀資料之讀出中，電流之流動方向分別相反時，可 利用適且地凋換位元線與假想接地線，將2位元資料逐一分 離加以讀出。在此種適合於記憶胞陣列之大容量化之多值 記憶胞之情形’雖也同樣會發生上述之迂迴排出電流與迂
O:\90\90774.DOC -29- 1240283 迴注入電流之問題，但依據本發明，可排除此等之影響， 避免錯誤讀出及動作容許範圍之降低。 以下，作為1個記憶胞可記憶2位元資料之記憶胞，說明 使用側壁圮憶體元件所構成之情形之實施形態。 首先，簡單地說明側壁記憶體元件之構造。又，有關側 壁圮憶體兀件，在本案發明人之PCT國際申請之國際公開 小冊子（國際公開號碼·· wo 03/044868)中曾有詳細之解 祝。如圖1 0(A)所示，側壁記憶體元件1 〇〇係以包含下列各 構件為特徵之元件··經由閘極絕緣膜1〇3形成於半導體層 1〇2上之閘極電極104、配置於該閘極電極1〇4下之通道區域 ιοί、配置於該通道區域101兩側，且具有與該通道區域ι〇ι 反導電型之擴散區域105、106、及形成於該閘極電極1〇4兩 側之側壁’且具有保持電荷之機能之記憶機能體Μ?、。 同圖（Β)係表示側壁記憶體元件1〇〇之符號。在圖…中， 節點G、節點S、節點〇分別為閘極電極ι〇4、源極電極⑽、 及極電極1〇6，ml、m2*別為記憶機能體。 為了一在記憶機能體㈤丨執行寫入，將高電壓施加至節點 將π包壓施加至節點s，使節點D成為gnd位準，將電 :由節點S通至節㈣。因此所產生之熱電子被植入記憶機 _ ml以執仃寫入。反之，為了在記憶機能體以2執行寫 入二使節點S與、節點〇之電壓條件相反，將電流之流動方向 由筇點D變更為節點s。 /、人犮明寫入於記憶機能體之資訊之讀出動作。欲讀 寫入於3己憶機能體ml之資訊時，例如將3V之電壓施加至
O:\90\90774.DOC -30- 1240283 郎點G，將！ ·2v之電壓施加至節點d，使節點s成為 準。此際，記憶機能體ml未蓄積電子時，汲極電流容易流 通。另一方面，記憶機能體ml已蓄積電子時，在記憶機能 體m 1附近難以形成反轉層，導致汲極電流難以流通。藉由 檢出此汲極電流之大小，即可讀出記憶機能體ml2記憶資 訊。此時，記憶機能體ml有無蓄積電荷由於已在節點D附 近斷離，故對汲極電流不會有影響。又，欲讀出記憶機能 體m2之資訊時，只要調換節點S與節點D之電壓條件即可。 女此，即可貫現以一個記憶體元件記憶或讀出2位元之資 訊。 其次，說明使用上述側壁記憶體元件作為記憶胞之本發 月之5己憶胞陣列之構成。圖1 1係表示該記憶胞陣列之構 成。圖11所示之記憶胞陣列2〇之構成實質上相同於圖3所示 之第2實施形態之記憶胞陣列1〇之構成，不同點在於將記憶 胞之記憶體元件置換成側壁記憶體元件之點而已。但，側 壁記憶體元件如上所述，由於連接於節點s與節點D之位元 線或假想接地線可藉選擇丨個記憶胞内之哪一記憶機能體 而調換位元線與假想接地線之機能，故在圖u之實施形態 中，並不區別位元線與假想接地線，而將其稱為位元源極 線。 其次’說明il 1 1所示之記憶胞陣列20之寫入及讀出動 作。圖11中，記憶胞Ml之ml與m2為側壁記憶體元件之記憶 機能體。茲說明在記憶機能體m2執行寫入動作之情形。首 先，選擇地將字元線WL0設定於高位準之電壓。其次，將
O:\90\90774.DOC -31 - 1240283 全區位元源極線GBS 1設定於高位準之電壓，將全區位元源 極線GBS2設定於低位準（GND位準）之電壓。其次，將區塊 選擇線A、B設定於高位準而使第1選擇電晶體BK1、BK2成 通電狀態，將區塊選擇線C設定於高位準而使第2選擇電晶 體BK3成通電狀態。同時，將LEQ線A設定於高位準而使開 關電晶體EQ2成通電狀態，將LEQ線C設定於高位準而使開 關電晶體EQ3、EQ4成通電狀態。利用此種狀態，可形成自 經由記憶胞Ml之位元源極線LBS2至位元源極線LBS1之電 流路徑，使由位元源極線LBS2至位元源極線LBS 1之電流流 至記憶胞Ml。此結果，即可將電子植入記憶機能體m2，以 執行寫入動作。又，在上述選擇狀態下，可藉開關電晶體 EQ3、EQ4、EQ2，使位元源極線LBS2、位元源極線LBS3、 位元源極線LBS4、位元源極線LBS5變成相同電位，電流不 會流通至記憶胞M2、M3、M4，故不對該記憶胞執行寫入 動作。 其次，說明在記憶胞Ml之記憶機能體ml執行寫入動作之 情形。施行與在上述記憶機能體m2執行寫入動作同樣之區 塊選擇線及LEQ線之控制。在此狀態下，使全區位元源極 線GBS1成為GND位準，將全區位元源極線GBS2設定於高位 準時，可使電流經記憶胞Ml由位元源極線LBS1流至位元源 極線LBS2。此結果，即可在記憶機能體ml執行電子植入及 寫入動作。此時，位元源極線LBS2、LBS3、LBS4均為GND 位準之相同電位，電流不會流通至記憶胞M2、M3、M4， 故不對該記憶胞執行寫入動作。 O:\90\90774.DOC -32- 1240283 在圖11之記憶胞陣列20中，對記憶胞M2之位元源極線 LBS2侧之記憶機能體執行寫入動作之情形，可利用使第1 選擇電晶體BK1、第2選擇電晶體BK4、BK5、開關電晶體 EQ1、EQ2分別成通電狀態，使全區位元源極線GBS1成為 高位準，使全區位元源極線GBS2成為GND位準，以執行寫 入。另一方面，對記憶胞M2之位元源極線LBS3側之記憶機 能體執行寫入動作之情形，可利用使全區位元源極線GBS 1 成為GND位準，使全區位元源極線GBS2成為高位準，以執 行寫入。與對記憶胞M2之全區位元源極線GBS2側之記憶機 能體之寫入動作之不同僅在於全區位元源極線GBS 1、GBS2 之電壓條件反轉而已。 對記憶胞M3之位元源極線LBS3側之記憶機能體執行寫 入動作之情形，可利用使第1選擇電晶體BK2、第2選擇電 晶體BK3、BK4、開關電晶體EQ1、EQ2分別成通電狀態， 使全區位元源極線GBS 1成為GND位準，使全區位元源極線 GBS2成為高位準，以執行寫入。對記憶胞M3之位元源極線 LBS4側之記憶機能體執行寫入動作之情形，可利用使全區 位元源極線GBS1成為高位準，使全區位元源極線GBS2成為 GND位準，以執行寫入。與對記憶胞M3之位元源極線LBS 3 側之記憶機能體之寫入動作之不同僅在於全區位元源極線 GBS1、GBS2之電壓條件反轉而已。 對記憶胞M4之LBS4側之記憶機能體執行寫入動作之情 形，可利用使第1選擇電晶體BK1、BK2、第2選擇電晶體 BK5、開關電晶體EQ1、EQ3、EQ4分別成通電狀態，使全 O:\90\90774.DOC -33 - 1240283 區位兀源極線GBS 1成為高位準，使全區位元源極線G㈣ 成為⑽叫立準，以執行寫人。對記憶胞M4之GBS5側之記情 機能體執行寫入動作之情形，可利用使全區位元源極線 GBS1成為GND位準，使全區位元源極線㈤以成為高位準， 以執行寫入。與對記憶胞馗4之LBS4.之記憶機能體之寫入 動作之不同僅在於全區位元源極線GBS卜GBS2之電壓條件 反轉而已。 圖12係表示對全區位元源極線GBS卜GBS2供應高位準電 壓與低位準電壓之電路之電路構成例。將控制信號八與〇設 定為南位準’將控制信號B與c設定為GND位準時，可使全 區位元源極線GBS1成為GND位準，使全區位元源極線GBS2 成為高位準。此控制信號A、B、c、D之動作可利用輸入至 半導體5己憶裝置之位址信號之控制加以實現。又，也可利 用同位址執行此等控制之時間分隔，即串行之動作。 其次，說明讀出動作。讀出動作也利用與寫入動作同樣 之操作’讀出記憶於記憶胞之2個記憶機能體之資訊。在 此°賣出動作及寫入動作中施加至全區位元源極線gb S 1、 GBS2、字元線WL、區塊選擇線a〜e、LEQ線A〜C之高位準 電壓分別為最適於動作之電壓。 以上’依據本發明，在同一字元線上所能讀出之記憶胞 數比以往之記德胞陣列構成更多，也可有效應用於一次之 言買出動作可讀出多數記憶胞，且高速地執行其後之讀出動 作之高機能型之記憶體陣列構成。 本發明雖透過實施形態加以記述，但鑑於精通此技術領
O:\90\90774.DOC -34- 1240283 域者在不脫離本菸 $月之精神或範圍之情況下，仍能對此作 種種模仿或變更， u此，本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圖式簡單說明】 —圖係本毛明之半導體記憶裝置之記憶胞陣列構成之第1 實施形態之要部電路圖。 圖2係遮罩Rqm之記憶胞之等效電路圖及概略剖面圖。 —圖3係本發明之半導體記憶裝置之記憶胞陣列構成之第2 實施形態之要部電路圖。 圖4係本發明之半導體記憶裝置之第2實施形態之記憶胞 陣列構成之位元線與假想接地線調換時之實施形態之要部 電路圖。 圖5係本發明之半導體記憶裝置之第3實施形態之要部電 路圖。 圖6係使用快閃記憶體元件之記憶胞之等效電路圖及概 略剖面圖。 圖7係使用可變雷[I且开# > ▲ 仵之屺憶胞之等效電路圖及概略 剖面圖。 圖8係使用假想接地線之讀出方式之概念圖。 、圖9係表示使用以往之半導體記憶裝置之階層位元線方 式之記憶胞陣列之構成之一例之要部電路圖。 圖心與刚係側壁記憶體元件之概略剖面圖與等效電 路圖。 圖⑽表示使用側壁記憶體元件作為本發明之半導體記 O:\90\90774.DOC -35- !24〇283 憶襄置之記憶胞陣列 ^ 〜構成之記憶胞之另一實施形態之要部 路圖。 w 圖12係表不對圖丨丨所示之本發明之 憶胞陣列槿占々人 守瓶‘ G展置之記 冓成之全區位元、源極線供應寫入電壓之 —電路構成例之電路圖。 之 【圖式代表符號說明】 1、ίο 記憶胞陣列 2 副陣列 3 記憶胞電晶體 4 快閃記憶體元件 5 广 可變電阻元件 6 選擇電晶體 20 區塊選擇電路 21 接地選擇電路 22 充電電路 23 感測電路 24 接地線 100 側壁記憶體元件 101 通道區域 102 半導體層 103 * 閘極絕緣膜 104 閘極電極 105 源極電極 106 汲極電極
O:\90\90774 DOC -36- 1240283 107 108 WL0〜WLn BLK1〜4 BLK1 BK1、2 BK3、4、5 BK3 〜2 Ml 〜M4 LB1、B2 LSI〜LS3 TR1
A、B、C、D、E G、S GB、GB1、GB3 GS、GS1、GS3 EQ1 〜EQ4 MBO MB1 MB3、MB5 MB2、MB4 * MO〜M8 MB8 SBO 記憶機能體 記憶機能體 字元線 控制信號 被存儲體選擇線 第1選擇電晶體 第2選擇電晶體 區塊選擇電晶體 記憶胞 位元線 假想接地線 電晶體 區塊選擇線 節點 全區位元線 全區假想接地線 開關電晶體 主位元線 假想接地線 主假想接地線 主位元線 電晶體 副位元線 副位元線 O:\90\90774.DOC -37- 1240283 SBl SB4 VGSEL1 VGSEL2 ml、m2 副主假想接地線 副位元線 高位準 低位準 記憶機能體 O:\90\90774.DOC -38-

Claims (1)

1240283 拾、申請專利範圍： 1. 一種半導體記憶裝置，其包含： 記憶胞陣列，其係將具有1個第1電極與1對第2電極， 依據丽述第1電極之電位，藉前述第2電極間之導通狀 態，可讀出記憶内容之記憶胞在列及行方向排列成矩陣 狀者； 月^述5己憶胞陣列係將位於同一列之前述記憶胞之前述 第1兒極分別連接於共通之字元線，在鄰接於列方向之2 個前述記憶胞間連接使1個前述第2電極彼此，將位於同 一仃之前述記憶胞之一方之前述第2電極連接於共通之 位元線將位於同一行之前述記憶胞之他方之前述第2電 連接於共通之假想接地線而構成，且進一步至少分割 成多數行之副陣列而構成； 、、迷曰j陣列兩端之記憶胞行係在夾著前述副陣列間 兄界而郴接於列方向之2個前述記憶胞間，前述第2電 。彼此不連接而分離，分別連接於獨立之位元線或假想 接地線，且 、2述劍陣列單位分別選擇1條前述字元線、前述位元 線及刖述假想接地線而選擇1個讀出對象之記憶胞之方 式所構成。 2· -種半導體記，憶裝置，其包含： :己陣列，其係將具有1個第1電極與1對第2電極， 依據前述第1電極 能，σ姑 电位之電位藉刖述第2電極間之導通狀 σ只出。己憶内容之記憶胞在列及行方向排列成矩陣 O:\90\90774.DOC 1240283 狀者； 前述記憶胞陣列係將位於同一列之前述記憶胞之前述 第i電極分別連接於共通之字元線，在鄰接於列方向之2 個則述记憶胞間連接1個前述第2電極彼此，將位於同一 行之前述記憶胞之一方之前述第2電極連接於共通之位 兀線，將位於同-行之前述記憶胞之他方之前述第2電極 連接於共通之假想接地線而構成，且進一步至少分割成 夕數行之副陣列而構成，· 以刖述副陣列兩端之記憶胞行係在夾著前述副陣列間 之扰界而鄰接於列方向之2個前述記憶胞間，前述第2電 極彼此不連接而分離，分別連接於獨立之位元線或假想 接地線，且 前述位元線與前述假想接地線分別具有雙方之機能， 方毛揮他方之機能時，他方發揮一方之機能之方式所 構成。 3·如申請專利範圍第丨項之半導體記憶裝置，其中 以刖述位元線與前述假想接地線分別具有雙方之機 月b 方&揮他方之機能時，他方發揮一方之機能之方 式所構成。 4. 如申請專利範圍第丨項之半導體記憶裝置，其中 構成前述副>車列之前述記憶胞之行數為4者。 5. 如申請專利範圍第丨項之半導體記憶裝置，其中 在各刖述副陣列，前述位元線經由第1選擇電晶體連接 於共通之全區位元線，前述假想接地線經由第2選擇電晶 O:\90\90774.DOC -2 - 1240283 6. 7. 體連接於共通之全區假想接地線者。 如申請專利範圍第旧之半導體記憶裝置，盆中 為執行讀出動作，而具備對前述副陣列： ;:述假想接地線之-部分或全部供應特定充電電：： 充電電路者。 之 如申請專利範圍第6項之半導體記憶裝置，其中 在各前述副陣列’前述位元線經由第磷擇電晶 ;共通之全區位元線，前述假想接地線經由第2選擇兩曰 體連接於共通之全區假想接地線； 曰9 所述充電電路經由前述全區位元線與前述全區假想轾 地線’將充電對象之前述位元線與前述假想接地線 者。 $ 8·如申請專利範圍第7項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，作為前 述充電對象之前述位元線與前述假想接地線，依照在前 述田j陣列内之讀出對象之前述記憶胞之位置，包含僅連 接於非讀出對象之前述記憶胞之前述位元線與前述假想 接地線之至少一方； 心 則述充電電路在讀出動作時，將前述充電對象之前述 位元線與前述假想接地線充電者。 9·如申請專利範’圍第7項之半導體記憶裝置，其中 在含項出對象之前述記憶胞之前述副陣列中，作為前 述充電對象之前述位元線與前述假想接地線，依照在前 述副陣列内之讀出對象之前述記憶胞之位置，包含僅連 O:\90\90774.DOC 1240283 接於非讀出對象之前述記憶胞之前述位元線與前述假想 接地線之至少一方· j、充電％路在伴隨讀出動作之充電期間+，將前述 充電對象之前述位元線與前述假想接地線充電者。 10·如申請專利範圍第i項之半導體記憶裝置，其中 在則述田|J陣列内鄰接之前述位元線與前述假想接地線 間設有開關電晶體者。 u·如申請專利範圍第10項之半導體記憶裝置，其中 構成前述副陣列之前述記憶胞之行數為4,設於前述副 陣列各個之4個前述開關電晶體中之2個被共通㈣制， 其他2個被分別獨立地控制者。 12·如申請專利範圍第1〇項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，設於連 接於讀出對象之前述記憶胞之前述位元線與前述假想接 地線間之前述開關電晶體在讀出動作時斷開者。 13·如申請專利範圍第1〇項之半導體記憶裝置，其中 在含讀出對象之前述記憶胞之前述副陣列中，設於連 接於讀出對象之前述記憶胞之前述位元線與前述假想接 地線間之前述開關電晶體在伴隨讀出動作之充電期間中 斷開者。 14·如申請專利範’圍第i項之半導體記憶裝置，其中 在各前述副陣列，前述位元線經由第丨選擇電晶體連接 於共通之全區位元線，前述假想接地線經由第2選擇電晶 體連接於共通之全區假想接地線； O:\90\90774.DOC 1240283 在刚述全區位元線與前述全區假想接地線各線設有與 接地線電性連接用之接地用開關電晶體者。 b·如申請專利範圍第1項之半導體記憶裝置，其中 在各前述副陣列，前述位元線經由第1選擇電晶體連接 於共通之全區位元線，前述假想接地線經由第2選擇電晶 體連接於共通之全區假想接地線； 連接於夾著前述副陣列之境界而鄰接之前述位元線或 刖述假想接地線之2個前述第丨選擇電晶體或前述第2選 擇電晶體係分別被共通之控制信號所控制者。 ^如申請專利範圍第}項之半導體記憶裝置，其中 刖述記憶胞係使用快閃記憶體元件或可變電阻元件之 任何一方所構成者。 Π·如申請專利範圍第i項之半導體記憶裝置，其中 前述記憶胞係以側壁記憶體元件構成，該側壁記憶體 兀件具有MOSFET構造，且對閘極在汲極側與源極側至少 一方側之側壁具備記憶機能體者。 18·如申請專利範圍第17項之半導體記憶裝置，其中 為了前述副陣列内之前述記憶胞之寫入動作，構成有 可對連接於寫入冑象之前述記憶胞之前述位元線與前述 假想接地線，分別施加相異之寫人電壓，並供應前述寫 入電壓之電路:與前述記憶胞陣列者。 … 19.如申請專利範圍第18項之半導體記憶裝置，其中 月）述側2。己憶體元件係對問極在汲極侧與源極側之兩 側之側壁具備記憶機能體； O:\90\90774.DOC 1240283 利用選擇前述記憶胞内之前述記憶機能體之任何一方 用之記憶機能體選擇信號，執行施加至連接於所選擇之 月1J述記憶皰之前述位元線與前述假想接地線之電屬# 藉因該電壓控制而對前述所選擇之記憶胞改變電流之 方向，以個別地對前述2個記憶機能體執行寫入動作或讀 出動作者。 咳 20. 21. σ申請專利範圍第19項之半導體記憶裝置，其中 引述。己憶機能體選擇信號係位址信號之一部分者。 如I請專利範圍第19項之半導體記憶裝置，其中 σ 二述。己隐胞之1個，藉改變前述記憶機能體選擇信 ^ ’在則述記憶機能體選擇信號改變前後，使施加至連 接於所選摆> $、+、j 5己憶胞之前述位元線與前述假想接地 線之電壓反轉，對 ^ ^ 、斤選擇之前述記憶胞之2個前述記憶機 月匕體連續地執行耷 丁寫入動作或讀出動作者。 O:\90\90774.DOC
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