KR20070086423A - 기억장치의 바이어스 인가 방법 및 기억장치 - Google Patents

Abstract

(스텝 1)에 있어서 모든 세로 열 Z1(0) 내지 Z1(2)에 대하여 인가 제어(ON)되고, 가로 열에 대하여는 불량 섹터가 존재하는 가로 열 Z2(0)에 대하여 비인가 제어(OFF), 기타 가로 열 Z2(1), Z2(2)에 대하여 인가 제어(ON)된다. 가로 열 Z2(1), Z2(2)의 섹터에 대하여 전압 스트레스가 인가되어 억세스 동작이 이루어진다. (스텝 2)에서는 세로 열에 있어서 불량 섹터가 존재하는 Z1(1)에 대하여 비인가 제어(OFF)로 되고, 기타 세로 열 Z1(0), Z1(2)에 대하여 인가 제어(ON)된다. 가로 열에 대하여, 불량 섹터가 존재하는 Z2(0)에 대하여 인가 제어(ON) 되고, 기타 가로 열 Z2(1), Z2(2)에 대하여 비인가 제어(OFF)된다. 2 스텝으로 불량 섹터 이외의 섹터에 대하여 각각 1회 전압 스트레스를 인가할 수 있다.

메모리, 전압, 바이어스, 불량

Description

기억장치의 바이어스 인가 방법 및 기억장치{BIAS APPLICATION METHOD OF STORAGE AND STORAGE}

본 발명은 각각 복수의 메모리 셀을 구비하여 구성되는 복수의 섹터에 대한 바이어스 인가에 관한 것으로, 특히 복수 섹터에 대하여 일괄하여 바이어스 인가를 실시할 때의 기억장치의 바이어스 인가 방법 및 기억장치에 관한 것이다.

특허 문헌 1에 개시되어 있는 비휘발성 반도체 메모리에서는 기억한 데이터의 일괄 소거를 실시할 수 있는 섹터를 복수 영역 가진 비휘발성 반도체 메모리에 있어서, 데이터 소거용으로 사용하는 고전압을 발생하는 고전압 발생 회로와, 고전압 발생 회로와 복수 영역의 섹터와의 사이에 각각 접속되는 복수 개의 트랜지스터를 구비하고, 데이터의 일괄 소거시에는 복수 개의 트랜지스터를 정전류 동작시켜서 복수 영역의 섹터에 흐르는 전류를 제어한다. 이것에 의하여, 어느 섹터 내에 불량 섹터가 존재하고 있었다고 하더라도 흐르는 전류가 일정한 값으로 제한되기 때문에, 소거에 필요한 고전압을 유지할 수 있고, 일괄 소거를 실시하는 것이 가능하게 된다.

또한, 특허 문헌 2에 개시되어 있는 반도체 기억장치에서는 복수의 블록 중에서, 절환 수단에 의하여 리던던시 블록으로 절환되지 않은 블록에 대하여는 항상 「선택」 신호를 출력하고, 리던던시 블록으로 절환된 불량 블록에 대하여는 테스트 모드의 전체 블록 일괄 써넣기/일괄 소거의 입력 신호에 대하여 「비선택」의 신호를 출력한다. 전체 블록에의 일괄 써넣기/일괄 소거 모드에 있어서 불량 블록에의 일괄 써넣기/일괄 소거의 전압의 인가를 금지하는 구성의 블록 선택 회로를 구비한다. 이것에 의하여, 불량 블록에 고전압이 인가되지 않고, 전류의 누설에 의하여 전압 값이 강하하지 않는다.

특허 문헌 1: 일본 공개 특허 공보 2001-137991호

특허 문헌 2: 일본 공개 특허 공보 평8-106796호

특허 문헌 1에서는 트랜지스터가 개개의 섹터와 고전압 발생 회로를 접속하고, 일괄 소거시에 정전류 동작을 실시한다. 또한, 특허 문헌 2에서는 블록 선택 회로가 일괄 써넣기/일괄 소거 모드에 있어서 불량 블록에의 전압 인가를 금지한다. 특허 문헌 1에서는 불량 섹터가 존재하는 경우에도 흐르는 전류가 일정 값으로 제한되고, 특허 문헌 2에서는 불량 블록에의 전압 인가가 금지되어, 과도한 전류가 흐르는 것에 의한 바이어스 전압의 강하를 방지하는 것이다.

그러나, 특허 문헌 1 및 2에서는 전류 제한 및 전압 인가 제어를 섹터 및 블록마다 실시할 필요가 있고, 전류 제한용의 트랜지스터 및 전압 인가 제어용의 블록 선택 회로를 섹터 및 블록마다 구비하여야 한다.

이 때문에, 전류 제한용 트랜지스터나 전압 인가 제어용 블록 선택 회로 등의 전압 제어부는 섹터나 블록이 매트릭스 형상으로 배치되는 메모리 셀 어레이 영역에 배치하지 않을 수 없다. 전압 제어부를 구성하는 제어 회로용 디바이스 구성과는 다른 구성이나 디자인 룰을 가지고 최적화 배치되는 것이 일반적인 메모리 셀 어레이 영역에 있어서, 효율적인 메모리 셀 어레이의 레이아웃을 방해할 수도 있고, 칩 사이즈의 증대를 초래할 우려가 있어서 문제이다.

또한, 향후의 대용량화에 따라서 섹터 수나 블록 수가 증대될 것으로 예상되며, 이에 따라 전류 제한용 트랜지스터나 전압 인가 제어용 블록 선택 회로 등의 전압 제어부도 증가하게 된다. 전압 제어부의 점유 면적이 증대되어 칩 사이즈의 증대를 초래할 우려가 있어서 문제이다.

본 발명은 상기 배경 기술의 과제를 감안하여 이루어진 것으로, 제1 방향 및 제2 방향의 각각에 따른 열 마다 전압 제어부를 구비하고, 쌍방향의 열에의 전압 인가의 조합에 따라서 메모리 블록에 전압 바이어스가 인가되는 구성으로 하고, 제1 및 제2 방향의 각각의 열에의 바이어스 인가를 제어함으로써, 불량 메모리 블록에의 바이어스 인가를 피하면서, 복수의 메모리 블록을 대상으로 하는 일괄 바이어스 인가를 효율적으로 실시하는 것이 가능한, 기억장치의 바이어스 인가 방법 및 기억장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 이루어진 본 발명의 기억장치는 억세스의 기본 단위인 메모리 블록을 서로 교차되는 제1 및 제2 방향의 적어도 어느 하나의 방향으로 전개하여 배치되는 메모리 블록군을 구비한 기억장치로서, 제1 방향에 따른 열 마다 구비되고, 동일한 열에 대하여 전압 바이어스의 인가 제어를 실시하는 제1 전압 제어부와 제2 방향에 따른 열 마다 구비되고, 동일한 열에 대하여 전압 바이어스의 인가 제어를 실시하는 제2 전압 제어부를 구비하고, 메모리 블록에의 억세스는 제1 전압 제어부에 의하여 인가 제어되는 제1 방향에 따른 열과 제2 전압 제어부에 의하여 인가 제어되는 제2 방향에 따른 열과의 교차 위치에 배치되어 있는 메모리 블록에 대하여 이루어지는 것을 특징으로 한다.

본 발명의 기억장치에서는 메모리 블록군을 구성하는 메모리 블록이 전개되어 있는 배치 방향에 따라서, 제1 방향에 따른 열에 대하여는 제1 전압 제어부가 열 마다의 전압 바이어스의 인가 제어를 실시하고, 제2 방향에 따른 열에 대하여서는 제2 전압 제어부가 열 마다의 전압 바이어스의 인가 제어를 실시한다. 제1 및 제2 방향의 열 마다의 인가 제어를 조합함으로써, 교차 위치에 배치되어 있는 메모리 블록을 전압 바이어스한다.

이것에 의하여, 메모리 블록군을 구성하는 메모리 블록의 배치 열마다 제 1또는 제2 전압 제어부를 구비하면 되고, 전압 제어부를 메모리 블록마다 구비할 필요는 없다. 제1 및 제2 전압 제어부는 메모리 셀 어레이 영역의 주변부에 배치되고, 메모리 셀 어레이 영역에는 메모리 셀을 집중적으로 배치할 수 있다. 전압 제어부를 구성하는 제어 회로용의 디바이스 구성과는 다른 구성이나 디자인 룰을 가지고, 메모리 셀 어레이 영역을 효율적으로 레이아웃할 수 있다. 또한, 메모리 블록 수가 증대되는 경우에도, 필요한 전압 제어부의 수량을 억제할 수 있다. 따라서, 칩 면적의 증대를 억제할 수 있다.

또한, 상기 목적을 달성하기 위하여 이루어진 본 발명의 기억장치의 바이어스 인가 방법은 억세스의 기본 단위인 메모리 블록을 서로 교차하는 제1 및 제2 방향의 적어도 어느 하나의 방향으로 전개하여 배치되는 메모리 블록군을 구비한 기억장치의 바이어스 인가 방법으로서, 제1 방향에 따른 열 및 제2 방향에 따른 열 마다 전압 바이어스를 인가 제어하는 것에 따라서, 메모리 블록군에의 전압 바이어스의 인가를 실시할 때에, 불량 메모리 블록이 존재하는 제1 및 제2 방향의 어느 하나의 방향의 열에 대하여, 전압 바이어스를 비인가로 제어하는 것을 특징으로 한다.

본 발명의 기억장치의 바이어스 인가 방법으로는 메모리 블록군을 구성하는 메모리 블록이 전개되어 있는 배치 방향을 따라서, 제1 및 제2 방향에 따른 열의 각각에 열마다 전압 바이어스의 인가 제어를 실시하고, 그러한 조합으로 메모리 블록에 전압 바이어스를 인가하고, 불량 메모리 블록에 대하여서는 불량 메모리 블록이 존재하는 제1 및 제2 방향의 어느 한 방향의 열에 대하여 전압 바이어스를 비인가로 제어한다.

이것에 의하여, 제1 및 제2 방향에 따른 열마다 전압 바이어스를 인가 제어하고, 복수의 메모리 블록에 동시에 전압 바이어스를 인가함에 있어서, 불량 메모리 블록에 대하여는, 제1 및 제2 방향의 어느 한 방향의 열에 대하여 전압 바이어스를 비인가로 제어함으로써, 전압 바이어스를 비인가로 할 수 있다. 불량 메모리 블록, 또는 불량 메모리 블록을 포함하여 비인가 제어가 실시되는 열에 존재하는 메모리 블록를 제외하고, 메모리 블록군을 구성하는 메모리 블록에 대하여 동시에 전압 바이어스할 수 있다. 적어도 2 스텝에서 불량 메모리 블록 이외의 메모리 블록에 대하여 각각 1회 전압 스트레스를 인가할 수 있고, 적은 스텝 수로 억세스 동작을 완료할 수 있다.

발명의 효과

본 발명에 의하면, 제1 방향 및 제2 방향의 각각에 따른 열마다 전압 제어부를 구비하고, 쌍방향의 열에의 전압 인가의 조합에 따라서 메모리 블록에 전압 바이어스가 인가되는 구성으로 하고, 제1 및 제2 방향의 각각의 열에의 바이어스 인가를 제어함으로써, 불량 메모리 블록에의 바이어스 인가를 피하면서, 복수의 메모리 블록을 대상으로 하는 일괄 바이어스 인가를 효율적으로 실시하는 것이 가능한, 기억 장치의 바이어스 인가 방법 및 기억 장치를 제공할 수 있다.

도 1은 본 발명의 제1 바이어스 인가 방법을 나타내는 모식도이다.

도 2는 본 발명의 제2 바이어스 인가 방법을 나타내는 모식도이다.

도 3은 실시 형태의 기억장치를 나타내는 회로 블록도이다.

도 4는 내부 어드레스의 출력 제어부이다.

도 5는 세로 열 어드레스의 디코더이다.

도 6은 가로 열 어드레스의 디코더이다.

도 7은 내부 어드레스의 출력 제어부의 동작 파형 (1) (통상 억세스에 있어서 불량 섹터가 없는 경우)이다.

도 8은 내부 어드레스의 출력 제어부의 동작 파형 (2) (통상 억세스에 있어서 불량 섹터가 있는 경우)이다.

도 9는 내부 어드레스의 출력 제어부의 동작 파형 (3) (일괄 억세스에 있어 서 불량 섹터가 없는 경우)이다.

도 10은 내부 어드레스의 출력 제어부의 동작 파형 (4) (일괄 억세스에 있어서 불량 섹터가 있는 경우)이다.

도 11은 도 3의 회로 블록도에 관하여, 섹터 S07에의 바이어스 인가를 실시하는 제어 회로의 회로 블럭도이다.

도 12는 서브 디코더의 구체예이다.

도 13은 서브 디코더 저위 전원 스위치부의 구체예이다.

도 14는 웰 전위 제어부의 구체예이다.

도 15는 서브 디코더 저위 전원 제어부의 구체예이다.

도 16은 서브 디코더 고위 전원 제어부의 구체예이다.

도 17은 워드 라인 부전압 공급부의 구체예이다.

도 18은 메인 디코더 고위 전원 제어부의 구체예이다.

도 19는 메인 디코더의 구체예이다.

도 20은 억세스 동작마다 각 신호의 전압 바이어스 상태를 나타내는 도면(1)(소거 동작 및 프로그램 동작의 경우)이다.

도 21은 억세스 동작마다의 각 신호의 전압 바이어스 상태를 나타내는 도면 (2)(HTRB 리크 시험 및 퍼스트 칩 소거 동작의 경우)이다.

도 22은 전원 절환부를 구비한 회로 블록이다.

도면의 주요 부분에 대한 부호의 설명

ARY 메모리 셀 어레이

C1(0) 내지 C1(3) 세로 열 전압 제어부

C2(0) 내지 C2(7) 가로 열 전압 제어부

S00 내지 S37 섹터

11 CAM부

13 리던던시 판정 회로

15 어드레스 버퍼

17 열 디코드부

19 트랜스퍼 게이트 제어부

21 트랜스퍼 게이트 제어부

23 서브 디코더

25 서브 디코더 저위 전원 스위치부

31 웰 전위 제어부

33 서브 디코더 저위 전원 제어부

35 서브 디코더 고위 전원 제어부

41 워드 라인 부전압 공급부

43 메인 디코더 고위 전원 제어부

45 메인 디코더

51 절환부

53 PAD

exAD(i) (i=0∼4) 외부 어드레스

inAD(i)/inADB(i) (i=0∼4) 내부 어드레스 신호

ER 소거 동작 제어 신호

M1 스텝 1 신호

M2 스텝 2 신호

PGM 프로그램 동작 제어 신호

SRED 리던던시 일치 신호

RA(i)/RAB(i)(i=0 내지 4) 불량 섹터 어드레스

RZ1(i)/RZ2(i)(i=0 내지 4) 불량 섹터 열 어드레스

RZ1(0) 내지 RZ1(3) 세로 열 불량 신호

RZ2(0) 내지 RZ2(7) 가로 열 불량 신호

Z1(0) 내지 Z1(3) 세로 열 어드레스

Z2(0) 내지 Z2(7) 가로 열 어드레스

이하, 본 발명의 기억장치의 바이어스 인가 방법 및 기억장치에 대하여 구체화한 실시 형태를 도 1 내지 도 22에 기초하여 도면을 참조하면서 상세하게 설명한다.

도 1 및 도 2에는 본 발명의 바이어스 인가 방법을 모식적으로 나타낸다. 억세스의 기본 단위로서 복수의 메모리 셀 마다 구획된 섹터를 생각하는 경우, 이 섹터가 복수 개 구비되는 기억장치에 있어서, 억세스 대상인 복수 섹터에 대하여, 열 단위로 전압 바이어스를 인가하고, 불량 섹터를 제외한 모든 섹터에, 필요 최소한 의 스탭으로 효율 좋게 전압 스트레스를 인가하는 것이 가능한 바이어스 인가 방법을 제공하는 것이다.

여기서, 예를 들면 기억장치로서 비휘발성 기억장치를 생각하는 경우, 소거 동작이 억세스의 일례이며, 섹터란 소거 동작을 실시하는 기본 단위를 나타낸다. 또한, 억세스에는 소거 동작 외에, 프로그램 동작이나 스트레스 시험 동작이 포함된다. 억세스 동작이란, 억세스 대상인 섹터에 대하여 바이어스 스트레스를 인가하는 것을 말한다. 또한, 억세스 대상인 복수 섹터의 범위로서는, 모든 섹터를 포함하는 일괄 억세스 동작 외에, 부분적으로 선택된 섹터군에 대한 억세스 동작을 생각할 수 있다. 예를 들면, 전자로서는, 일괄 소거 동작을 생각할 수 있고, 후자로서는 퍼스트 칩 이레이즈 (First Chip Erase) 동작을 생각할 수 있다.

도 1은, 예를 들면 부분적으로 선택된 섹터 군에 대한 억세스 동작을 나타낸 모식도이다. 세로 방향으로 일렬로 섹터가 배치되어 있는 경우이다. 세로 열 주소 Z1(i)에 대하여, 가로 열 어드레스 Z2(0) 내지 Z2(2)를 가지는 3개의 섹터로 구성되어 있다. 이 중에서, (Z1(i), Z2 (0))의 섹터가 불량 섹터인 경우를 나타낸다.

전압 제어부는 각 열마다 구비되기 때문에, 이 경우의 바이어스 인가 방법은 세로 열에 대하여는 인가 제어(ON)되는 동시에, 가로 열에 대하여서는 Z2(0)에 대하여는 비인가 제어(OFF)가 되고, Z2(1), Z2(2)에 대하여는 인가 제어(ON)로 된다. 세로 열과 가로 열의 쌍방의 전압 바이어스가 모두 인가됨으로써, (Z1(i), Z2(1)) 및 (Z1(i), Z2(2))에 배치되어 있는 섹터 (도 1 중, 사선이 그어진 섹터)에 대하여서는 전압 스트레스가 인가되어 억세스 동작을 한다. (Z1(i), Z2(0))의 섹터에 대 하여서는 세로 방향의 전압 바이어스는 인가되지만, 가로 방향 Z2(0)의 전압 바이어스는 비인가이기 때문에, 섹터에의 억세스 동작을 실시하지 않는다 (전압 스트레스는 인가되지 않는다.) 1 스텝의 바이어스 인가 제어로, 불량 섹터를 제외한 억세스 대상인 복수 섹터 (도 1 중에서 사선이 그어진 섹터)에 억세스 동작이 이루어진다.

종래에는 부분적으로 선택된 섹터군 내에 결함 섹터가 포함되는 경우에는 개개의 섹터 (이 경우는 도 1 중에서 나타낸 사선이 그어진 섹터 영역)를 개별적으로 1회씩 억세스할 필요가 있었지만, 본 발명에서는 결함 섹터를 제외한 양호한 섹터를 일괄하여 1회로 억세스 동작할 수 있다.

도 2는, 예를 들면 일괄 억세스 동작에 대하여 나타낸 모식도이다. 세로/가로의 각각의 방향으로 3개의 열에 걸쳐서 섹터가 배치되어 있는 경우이다. 세로 열 어드레스 Z1(0) 내지 Z1(2) 및 가로 열 어드레스 Z2(0) 내지 Z2(2)의 각각의 위치에 섹터가 배치되어 있다. 불량 섹터는 (Z1(1), Z2(0))의 위치에 있는 것으로 한다. 이 경우, 불량 섹터를 제외한 억세스 대상인 복수 섹터에는 2개의 스텝에서 억세스 동작을 완료시킬 수 있다.

스텝 1에서, 모든 세로 열 Z1(0) 내지 Z1(2)에 대하여 인가 제어 (ON)로 되는 동시에, 가로 열에 대하여서는 불량 섹터가 존재하는 Z2(0)에 대하여서는 비인가 제어(OFF)로 되고, 그 밖의 가로 열 Z2(1), Z2(2)에 대하여서는 인가 제어(ON)로 된다. 세로 열과 가로 열의 쌍방의 전압 바이어스가 모두 인가됨으로써, 가로 열 Z2(1) 및 Z2(2)의 섹터, 즉, (Z1(0), Z2(1)), (Z1(0), Z2(2)), (Z1(1), Z2(1)), Z1(1), Z2(2)), Z1(2), Z2(1)) 및 (Z1(2), Z2(2))에 배치되어 있는 섹터(도 2 중, (스텝 1)에 있어서 사선이 그어진 섹터)에 대하여는 전압 스트레스가 인가되어 억세스 동작을 한다. 이것에 대하여, 가로 열 Z2(0)의 섹터, 즉 (Z1(0), Z2(0)), (Z1(1), Z2(0)) 및 (Z1(2), Z2(0))의 섹터에 대하여서는 세로 방향의 전압 바이어스는 인가되지만, 가로 방향의 전압 바이어스는 비인가되기 때문에, 섹터에의 억세스 동작을 하지 않는다 (전압 스트레스는 인가되지 않는다.)

스텝 2에서는 세로 열에 있어서, 불량 섹터가 존재하는 Z1(1)에 대하여서는 비인가 제어 (OFF)로 되고, 그 밖의 세로 열 Zl(0), Z1(2)에 대하여는 인가 제어(ON)로 되는 동시에, 가로 열에 대하여서는 불량 섹터가 존재하는 Z2(0)에 대하여 인가 제어(ON)로 되고 그 밖의 가로 열 Z2(1), Z2(2)에 대하여 비인가 제어(OFF)로 된다. 세로 열과 가로 열과의 쌍방의 전압 바이어스가 모두 인가됨으로써, 불량 섹터를 제외한 가로 열 Z2(0)의 섹터, 즉 (Z1(0), Z2(0)) 및 (Z1(2), Z2(0))에 배치되어 있는 섹터 (도 2 중, (스텝 2)에 있어서 사선이 그어진 섹터)에 대하여는 전압 스트레스가 인가되어 억세스 동작이 실시된다. 세로 열 Z1(0), Z1(2)의 그 밖의 섹터, 즉 (Z1(0), Z2(1)), (Z1(0), Z2(2)), (Z1(2), Z2(1)) 및 (Z1(2), Z2(2))의 섹터에 대하여서는 세로 방향의 전압 바이어스는 인가되지만, 가로 방향의 전압 바이어스는 비인가이기 때문에, 섹터에의 전압 스트레스는 인가되지 않는다.

3열×3열의 섹터를 구비하는 영역을 일괄 억세스하는 경우, 불량 섹터를 포함하고 있다고 하더라도, 2개의 스텝에서 불량 섹터 이외의 섹터에 대하여 억세스 동작을 실시할(전압 스트레스를 인가함) 수 있고, 적은 스텝 수로 억세스 동작을 완료할 수 있다. 또한, 전압 스트레스는 불량 섹터 이외의 각 섹터에 대하여 한번만 인가될 뿐이어서, 과도한 전압 스트레스가 인가되지 않는다.

종래에는 일괄 억세스(예를 들면, 일괄 소거 동작이나 양호한 섹터의 각종 스트레스 시험이나 양호한 섹터의 리크(leak) 시험)로서 선택된 섹터군 내에 결함 섹터가 포함되는 경우에는 개개의 섹터 (이 경우는 도 2 (스텝 1과 스텝 2) 중에서 나타내는 사선이 그려진 섹터 영역)를 개별적으로 1회씩 억세스할 필요가 있었지만, 본 발명에서는 결함 섹터를 제외한 양호한 섹터를 일괄하여 2개의 스텝 (2회)으로 억세스 동작할 수 있다.

도 3은 본 발명의 실시 형태의 기억장치에 대하여, 복수 섹터가 구비된 메모리 셀 어레이 ARY와 각 섹터 열의 열 마다 구비되는 전압 제어부를 나타내는 회로 블럭도이다. 또한, 본 발명이 적용되는 기억장치는 메모리 셀의 기억 특성에 의존하는 것이 아니라, 휘발성인지 비휘발성인지에 크게 관계없이 적용될 수 있는 것이지만, 실시 형태에서는 그 일례로서 비휘발성 기억장치를 예로 들어 설명한다. 또한, 실시 형태에서는 도 2에 나타낸 2 스텝에 의한 일괄 억세스 동작을 실시하는 경우를 중심으로 설명한다.

메모리 셀 어레이 ARY는 가로 방향으로 4열 (Z1(0) 내지 Z1(3)), 세로 방향으로 8열 (Z2(0) 내지 Z2(7))로 정렬하고, 섹터 S00 내지 S37가 배치되어 있다.

세로 방향에는 세로 열 (Z1(0) 내지 Z1(3))마다, 세로 열 전압 제어부에 (C1 (0) 내지 C1(3))이 구비되어 있다. 소거 동작 제어 신호(ER), 프로그램 동작 제어 신호(PGM) 및 스텝 2의 스트레스 인가 시기를 나타내는 스텝 2 신호 M2가 각 세로 열 전압 제어부 (C1(0) 내지 C1(3))에 입력되어 있다. 또한, 각 세로 열에 따라서 세로 열 어드레스 Z1(0) 내지 Z1(3) 및 세로 열 마다 불량 섹터가 존재하는지 아닌지를 나타내는 세로 열 불량 신호 RZ1(0) 내지 RZ(3)가 입력된다. 세로 열 전압 제어부(C1(0) 내지 C1(3))는 각 전압 제어부가 배치되어 있는 세로 열(Z1(0) 내지 Z1(3))에 대하여, 세로 방향의 전압 바이어스의 인가를 제어한다. 즉, 세로 열전압 제어부 C1(0)는 섹터 S00 내지 S07에 대하여 전압 바이어스를 인가 제어하고, 이하 마찬가지로, 세로 열 전압 제어부 C1(1), C1(2), C1(3)는 섹터 S10 내지 S17, S20 내지 S27, S30 내지 S37에 대하여 전압 바이어스를 인가 제어한다.

가로 방향에는 가로 열 (Z2(0) 내지 Z2(7))마다, 가로 열 전압 제어부 (C2(0) 내지 C2(7))가 구비되어 있다. 소거 동작 제어 신호(ER), 프로그램 동작 제어 신호(PGM) 및 스텝 1의 스트레스 인가 시기를 나타내는 스텝 1 신호 M1이 각 가로 열 전압 제어부 (C2(0) 내지 C2(7))에 입력되어 있다. 또한, 각 가로 열에 따라서, 가로 열 어드레스 Z2(0) 내지 Z2(7) 및 가로 열마다 불량 섹터가 존재하는지 아닌지를 나타내는 가로 열 불량 신호 RZ2(0) 내지 RZ2(7)이 입력된다. 가로 열 전압 제어부 (C2(0) 내지 C2(7))는 각 전압 제어부가 배치되어 있는 가로 열 (Z2(0) 내지 Z2(7))에 대하여, 가로 방향의 전압 바이어스의 인가를 제어한다. 즉, 가로 열 전압 제어부 C2(0)는 섹터 S00 내지 S30에 대하여 전압 바이어스를 인가 제어하고, 이하 마찬가지로 가로 열 전압 제어부 C2(1), C2(2), C2(3), C2(4), C2(5), C2(6), C2(7)는 섹터 S01 내지 S31, S02 내지 S32, S03 내지 S33, S04 내지 S34, S05 내지 S35, S06 내지 S36, S07 내지 S37에 대하여 전압 바이어스를 인가 제어한다.

또한, 세로 방향 (세로 열)에는 섹터 내를 로컬 비트 라인이 연재(延在)하고, 상기 복수의 섹터를 공유하여 글로벌 비트 라인이 연재한다. 또한, 세로 열 마다의 복수 섹터에 공통되는 웰이 연재한다. 가로 방향(가로 열)에는 섹터 내를 로컬 워드 라인(후술하는 도 11의 P2WL)이 연재하고, 상기 복수의 섹터를 공유하여 ㄱ글로벌 워드 라인 (후술하는 도 11의 GWL)이 연재한다.

또한, 세로 열 전압 제어부 (C1(i))의 세로 방향의 전압 바이어스의 인가를 제어하는 것으로서 세로 열 마다의 복수 섹터에 공통되는 웰 전위 VNW, 상기 로컬 워드 라인을 생성하는 섹터마다 배치된 서브 디코더를 제어하는 서브 디코더 고위 전원 VWL이나, 상기 서브 디코더의 서브 디코더 저위 전원 XDS를 제어하는 서브 디코더 저위 전원 스위치부를 제어하는 제어 신호 NEN가 있다.

가로 열 전압 제어부 C2(i)의 가로 방향의 전압 바이어스의 인가를 제어하는 것으로서 가로 열 마다의 복수 섹터에 공통되는 글로벌 워드 라인 쌍(GWL, GWLB), 상기 서브 디코더의 서브 디코더 저위 전원(XDS)을 제어하는 서브 디코더 저위 전원 스위치부를 제어하는 부전원(RNEGP)이 있다.

비휘발성 기억장치의 이레이즈 동작이나 프로그램 동작으로서는, 상기 로컬 워드 라인-상기 웰 간의 전압 차에 의한 메모리 셀의 물리적인 터널 현상이나, 상기 로컬 워드 라인-상기 로컬 비트 라인 또는 메모리 셀의 소스선 간에 의한 메모리 셀의 물리적인 터널 현상 등이 있다. 그 외, 핫 캐리어에 의한 프로그램 동작 등도 있다.

이 때, 소거 동작 제어 신호(ER) 및 프로그램 동작 제어 신호(PGM)는 외부로부터의 커맨드 등에 의한 억세스 동작 지령에 대하여, 억세스 동작마다 설정되는 동작 상태나 동작 타이밍을 제어하는 도시하지 않은 제어 회로에 의하여 출력되는 신호이다. 비휘발성 기억장치에서는 소거 동작 및 프로그램 동작에 있어서, 메모리 셀에 전압 스트레스를 인가하는 기간과, 전압 스트레스의 인가 후에 셀 트랜지스터의 문턱값 전압을 확인하는, 이른바 베리파이(검증 : verify) 동작이 교대로 반복된다. 소거 동작 제어 신호(ER) 및 프로그램 동작 제어 신호(PGM)는 메모리 셀에 대하여 전압 바이어스를 지시하는 신호이다.

또한, 스텝 1/2의 스트레스 인가 시기를 나타내는 스텝 1 신호 M1/스텝 2 신호 M2는, 도 2에 나타내는 일괄 억세스 동작시에, 도시하지 않은 제어 회로로부터 출력되는 신호이다. 전압 스트레스의 시퀀스를 관리하는 신호이다. 도 2의 일괄 억세스 동작에 있어서의 바이어스 인가 방법에서 나타낸 바와 같이, 세로 열에 대하여는 모든 열을 선택하여 바이어스 인가를 하고, 스텝 2에 있어서 불량 섹터가 존재하는 열에만 비인가로 제어할 필요가 있다. 또한, 가로 열에 대하여서는 불량 섹터의 존재하는 열과 존재하지 않는 열에 대하여 바이어스 인가 제어가 달라서 스텝 1에 있어서 불량 섹터의 존재 열에 대하여서만 비인가로 하고, 스텝 2에 있어서는 바이어스 인가 제어를 역전시킬 필요가 있다. 이러한 제어를 실현하기 위하여, 도 3에 나타내는 바와 같이, 세로 열 전압 제어부 C1(0) 내지 C1(3)에 대하여서는 스텝 2 신호 M2가 입력되고, 가로 열 전압 제어부 C2(0) 내지 C2(7)에 대하여서는 스 텝 1 신호 M1이 입력된다.

또한, 세로 열/가로 열을 지시하는 세로/가로 열 어드레스 (Z1(0) 내지 Z1 (3) /Z2(0) 내지 Z2(7)) 및 세로 열/가로 열마다 불량 섹터가 존재하는 열을 지시하는 세로 열/가로 열 불량 신호(RZ1(0) 내지 RZ1(3)/RZ2(0) 내지 RZ2(7))은 도 4 내지 도 10에 있어서 후술하는 어드레스 신호의 출력 제어부에 따라 출력된다.

도 4 내지 도 6에, 열 어드레스 신호의 출력 제어부를 나타낸다. 도 4는 입력된 외부 어드레스 exAD(i)(i=0∼4)마다, 동상/역상의 내부 어드레스 신호 inAD (i)/inADB(i)(i=0∼4)를 출력하는 제어부이다. 섹터 단위로 실시되는 통상의 억세스 동작에 있어서, 각 외부 어드레스 exAD(i)에 대하여, 동상/역상의 내부 어드레스 신호 inAD(i)/inADB(i)가 생성되고, 어느 한쪽이 하이 레벨이 된다. 또한, 리던던시 판정을 실시한다. 어드레스 버퍼(15)와 비휘발성 기억부 등으로 구성되고, 미리 불량 섹터 어드레스 RA(i)(i=0∼4)가 격납되어 있는 CAM부(11)와 외부 어드레스 exAD(i)와 불량 섹터 어드레스 RA(i)와의 일치 판정을 실시하는 리던던시 판정 회로(13)를 구비하고 있다.

어드레스 버퍼(15)는 외부 어드레스 exAD(i)가 직접 입력되는 세트에 추가하여, 외부 어드레스 exAD(i)가 인버터 게이트(I9)에 의하여 반전되어 입력되는 세트가 구비되어 있고, 외부 어드레스 exAD(i)와의 동일한 상의 내부 어드레스 신호 inAD (i)(i=0∼4) 및 역상의 내부 어드레스 신호 inADB(i)(i=0∼4)가 출력된다. 하이 레벨의 외부 어드레스 exAD(i)에 대하여서는 동상의 내부 어드레스 신호 inAD (i)가 하이 레벨이 되고, 로우 레벨의 외부 어드레스 exAD(i)에 대하여서는 역상의 내부 어드레스 신호 inADB(i)가 하이 레벨이 된다. 즉, 어드레스 버퍼(15)로부터 출력되는 내부 어드레스 신호 inAD(i)/inADB(i)는 외부 어드레스 exAD(i)에 대응한 신호가 된다.

입력된 외부 어드레스 exAD(i) 및 그 반전 어드레스는 노어 게이트(R1)에 입력된다. 노어 게이트(R1)의 다른 한쪽의 입력 단자에는 외부 어드레스 exAD(0) 및 exAD(1)에 대하여는 스텝 2 신호(M2)가 입력되고, 외부 어드레스 exAD(2) 내지 exAD(4)에 대하여는 스텝 1 신호(M1)가 입력된다. 노어 게이트(R1)로부터의 출력 신호는 인버터 게이트(I3)에서 반전되고, 리던던시 판정에 있어서의 일치 비교용의 어드레스 preAD(i)(i=0∼4) 및 preADB(i)(i=0∼4)가 출력되어 리던던시 판정 회로(13)에 입력된다.

리던던시 판정 회로(13)에서는 CAM부(11)에 격납되어 있는 불량 섹터 어드레스 RA(i)/RAB(i)와 어드레스 preAD(i)/preADB(i)가 동일한 어드레스 번호(i) 및 동상/역상마다 일치 비교된다. 모두 하이 레벨인 조합이 모든 어드레스 번호 (i=0 내지 4)에 있어서 존재하는 경우, 어드레스 preAD(i)/preADB(i)가 미리 격납되어 있는 불량 섹터의 어드레스에 일치한다고 판단되고, 리던던시 일치 신호 SRED, 일치한 어드레스로부터 디코드되는 불량 섹터의 세로 열/가로 열의 열 어드레스 RZ1 (i)/RZ2(i)(i=0 내지 4)가 출력된다.

어드레스 버퍼(15)로부터 출력되는 내부 어드레스 신호 inAD(i)/inADB(i)는 3 입력의 노어 게이트(R3)로부터 출력된다. 노어 게이트(R3)의 입력 단자는 노드 N1, N2, N3를 거쳐, 인버터 게이트 I2, I6, I8의 출력 단자에 접속되어 있다.

노드 N1에 이르는 계(system)는 인버터 게이트 I1, I2와 낸드 게이트 D1으로 구성되어 있다. CAM부(11)로부터 출력되는 불량 섹터 어드레스 RA(i)/RAB(i)가 인버터 게이트(I1)에 입력되고, 인버터 게이트(I1)의 출력 단자는 낸드 게이트(D1)에 입력되어 있다. 낸드 게이트(D1)에는, 또한 스텝 1 신호(M1) 또는 스텝 2 신호(M2)와 리던던시 일치 신호(SRED)가 입력되어 있다. 낸드 게이트(D1)의 출력 신호가 인버터 게이트(I2)에 입력되어 있다.

이 때, 불량 섹터 어드레스 RA(i)/RAB(i)는 각각 외부 어드레스 exAD(i)/그 반전 어드레스의 대응하는 어드레스 버퍼(15)에 입력된다. 또한, 스텝 1 신호(M1)은 i=2 내지 4의 어드레스 버퍼(15)에 입력되고, 스텝 2 신호(M2)는 i=0 내지 1의 어드레스 버퍼(15)에 입력된다.

노드 N2에 이르는 계는 인버터 게이트(I4 내지 I6)와 낸드 게이트(D2)로 구성되어 있다. 외부 어드레스 exAD(i) 또는 그 반전 어드레스가 인버터 게이트(I4)에 입력되고, 스텝 1 신호(M1) 또는 스텝 2 신호(M2)가 인버터 게이트(I5)에 입력된다. 인버터 게이트(I4, I5)로부터의 출력 신호가 낸드 게이트(D2)에 입력되고, 낸드 게이트(D2)로부터의 출력 신호가 인버터 게이트(I6)에 입력된다.

이 때, 외부 어드레스 exAD(i)/그 반전 어드레스 및 스텝 1 신호 M1 또는 스텝 2 신호 M2는 각각 대응하는 어드레스 버퍼(15)에 입력되는 것은 노드 N1의 계의 경우와 같다.

노드 N3에 이르는 계는 인버터 게이트 I7, I8와 낸드 게이트 D3, D4와 노어 게이트 R2로 구성되어 있다. 리던던시 일치 신호 SRED 및 스텝 1 신호 M1 또는 스 텝 2 신호 M2가 노어 게이트 R2와 낸드 게이트 D3와 입력된다. 각각의 출력 신호는 노어 게이트 R2로부터의 신호는 인버터 게이트 I7를 거쳐, 낸드 게이트 D3로부터의 신호는 그대로, 낸드 게이트 D4에 입력된다. 낸드 게이트 D4로부터의 출력 신호는 인버터 게이트 I8에 입력된다.

이 때, 스텝 1 신호 M1 또는 스텝 2 신호 M2는 각각 대응하는 어드레스 버퍼(15)에 입력되는 것은 노드 N1 및 N2의 계의 경우와 같다.

도 5, 도 6은 도 4에 있어서 디코드된 내부 어드레스 신호 inAD(i)/inADB (i)를 더욱 디코드하고, 각 섹터가 배치되어 있는 세로 열 및 가로 열의 열 어드레스 (Z1(0) 내지 Z1(3) 및 Z2(0) 내지 Z2(7))를 선택하는 열 디코더이다.

도 5는 세로 열의 열 어드레스를 디코드하는 열 디코더이다. 세로 열은 어드레스 번호 i=0 및 1에 의하여 식별된다. 내부 어드레스 신호 inAD (0) 또는 inADB (0) 및 inAD(1) 또는 inADB(1)의 각 조합마다 열 디코드부(17)를 구비하고 있고, 각 열 어드레스 Z1(0) 내지 Z1(3)가 출력된다.

열 디코드부(17)는 내부 어드레스 신호 inAD(0) 또는 inADB(0) 및 inAD(1) 또는 inADB(1)이 입력되는 낸드 게이트 D5와 낸드 게이트 D5의 출력 신호가 입력되는 인버터 게이트 I10를 구비하고 있다. 또한, 인버터 게이트 I10 및 낸드 게이트 D5의 출력 신호는 트랜트퍼 게이트 T1 및 T2를 거쳐, 내부 어드레스 신호로서 출력된다.

트랜스퍼 게이트 T1 및 T2는 배타적으로 도통 제어되고, 인버터 게이트 I10의 입력신호 또는 출력신호의 어느 한쪽이 출력된다. 트랜트퍼 게이트 제어부(19) 는 오어 게이트(R3)와 인버터 게이트 I11로 구성되어 있다. 오어 게이트(R3)에는 스텝 1 신호 M1 및 스텝 2 신호 M2가 입력된다. 오어 게이트(R3)의 출력 신호는 트랜스퍼 게이트 T1의 PMOS 트랜지스터 및 트랜스퍼 게이트 T2의 NMOS 트랜지스터를 제어한다. 또한, 인버터 게이트 I11의 출력 신호는 트랜스퍼 게이트 T1의 NMOS 트랜지스터 및 트랜스퍼 게이트 T2의 PMOS 트랜지스터를 제어한다.

스텝 1 신호 M1 및 스텝 2 신호 M2가 모두 로우 레벨이고 비활성인 경우에는 오어 게이트(R3)의 출력 신호가 로우 레벨이 되고, 트랜스퍼 게이트 T1가 도통한다. 반대로, 스텝 1 신호 M1 또는 스텝 2 신호 M2의 어느 한쪽이 하이 레벨로 활성화 되어 있는 경우에는 오어 게이트(R3)의 출력 신호가 하이 레벨이 되고, 트랜스퍼 게이트 T2가 도통한다. 이 때, 스텝 1 신호 M1 또는 스텝 2 신호 M2의 어느 하나가 하이 레벨인 경우란, 도 2에 나타내는 일괄 억세스 동작이 실시되는 경우이다.

인버터 게이트 I1O의 출력 신호는 내부 어드레스 신호의 조합에 의하여 선택되어 하이 레벨이 되는 신호인데, 일괄 억세스 동작을 하지 않는 통상의 억세스 동작의 경우에는 트랜스퍼 게이트(T1)가 도통하여, 내부 어드레스 신호의 조합에 의하여 선택된 어느 하나의 열 어드레스(Z1(0) 내지 Z1(3)의 어느 하나)가 선택된다. 이것에 대하여, 통상의 억세스 동작은 아니고 일괄 억세스 동작을 실시하는 경우에는 트랜스퍼 게이트 T2가 도통하고, 내부 어드레스 신호의 조합에 의하여 비선택으로 된 열 어드레스(Z1(0) 내지 Z1(3)의 어느 하나)가 선택된다.

도 6은 가로 열의 열 어드레스를 디코드하는 열 디코더이다. 가로 열은 어드 레스 번호 i=2 내지 4에 의하여 식별된다. 내부 어드레스 신호 inAD(2) 또는 inADB (2), 내지 inAD(4) 또는 inADB(4)의 각 조합마다 열 디코드부(17)를 구비하고 있고, 각 열 어드레스 Z2(0) 내지 Z2(7)가 출력된다.

도 6의 가로 열 어드레스의 디코더에서는 세로 열 어드레스의 디코더 (도 5)에 있어서의 트랜스퍼 게이트 제어부(19)를 대신하여, 트랜트퍼 게이트 제어부(21)를 구비하고 있다. 트랜트퍼 게이트 제어부(21)는 인버터 게이트 I12를 구비하고 있고, 인버터 게이트 I12에는 스텝 1 신호 M1이 입력된다. 스텝 1 신호 M1은 트랜스퍼 게이트 T1의 PMOS 트랜지스터 및 트랜스퍼 게이트 T2의 NMOS 트랜지스터를 제어한다. 또한, 인버터 게이트 I12의 출력 신호는 트랜스퍼 게이트 T1의 NMOS 트랜지스터 및 트랜스퍼 게이트 T2의 PMOS 트랜지스터를 제어한다.

스텝 1 신호 M1이 로우 레벨이고 비활성인 경우에는 트랜스퍼 게이트 T1가 도통한다. 반대로, 스텝 1 신호 M1이 하이 레벨로 활성화되어 있는 경우에는 트랜스퍼 게이트 T2가 도통한다. 이 때, 스텝 1 신호 M1이 하이 레벨인 경우란, 도 2에 나타내는 일괄 억세스 동작에 있어서, 스텝 1의 기간을 말한다.

일괄 억세스 동작을 실시하지 않는 통상의 억세스 동작의 경우 및 일괄 억세스 동작에 있어서의 스텝 2의 기간에는 트랜스퍼 게이트 T1가 도통하고, 내부 어드레스 신호의 조합에 의하여 선택된 열 어드레스 (Z2(0) 내지 Z2(7)의 어느 하나)가 선택된다. 이것에 대하여, 일괄 억세스 동작에 있어서의 스텝 1의 기간에는 트랜트퍼 게이트 T2가 도통하고, 내부 어드레스 신호의 조합에 의하여 비선택된 열 어드레스 (Z2(0) 내지 Z2(7)의 어느 하나)가 선택된다.

도 7 내지 도 10은 도 4에 나타내는 내부 어드레스의 출력 제어부에 대한 동작 파형이다. 리던던시 일치 판정을 포함하는 어드레스 신호의 제어가 실시된다. 또한, 도시하지 않았지만, 일괄 억세스 동작의 대상 섹터 내에 불량 섹터가 있는 경우에는 리던던시 판정 회로(13)에 의하여, 불량 섹터가 존재하는 세로 열/가로 열의 열 어드레스 RZ1(i)/RZ2(i)가 디코드되어 출력된다. 어드레스 디코더(15)에 의하여 출력되는 내부 어드레스 신호 inAD(i)/inADB(i)는 열 디코더 (도 5, 도 6)에 있어서, 세로 열/가로 열의 열 어드레스에 디코드된다.

도 7, 도 8은 일괄 억세스 동작이 실시되지 않은 통상의 억세스 동작에 있어서의 동작 파형이다. 도 7은 리던던시 구제되는 불량 섹터가 없는 경우, 도 8은 리던던시 구제되는 불량 섹터가 있는 경우이다. 외부 어드레스 exAD(i)에 따라서, 일치 비교용의 어드레스 preAD(i)/preADB(i)가 출력된다. 외부 어드레스 exAD(i)가 하이 레벨인 경우에는 어드레스 preAD(i)가 하이 레벨이 되고, 로우 레벨인 경우에는 어드레스 preADB(i)가 하이 레벨이 된다.

일치 비교용의 어드레스 preAD(i)/preADB(i)는 리던던시 판정 회로(13)에 있어서, 불량 섹터 어드레스 RA(i)/RAB(i)와 비교되어 일치 판정이 실시된다. 불일치의 경우에는 (도 7), 리던던시 일치 신호 SRED는 로우 레벨을 유지하고, 일치되는 경우에는 (도 8), 리던던시 일치 신호 SRED가 하이 레벨로 반전된다.

도 7, 도 8은 일괄 억세스 동작은 아니기 때문에, 스텝 1 신호 M1 및 스텝 2 신호 M2는 로우 레벨로 유지되고 있다. 이것에 의하여, 노드 N1에 출력되는 신호 SN1은 로우 레벨을 유지한다. 또한, 노드 N2에 출력되는 신호 SN2는 외부 어드레스 exAD (i)에 따라서 출력된다. 즉, 외부 어드레스 exAD(i)가 입력되는 어드레스 버퍼(15)에 있어서는 외부 어드레스 exAD(i)와 역상의 신호 레벨을 가지는 신호가 외부 어드레스 exAD(i)의 반전 신호가 입력되는 어드레스 버퍼(15)에 있어서는 외부 어드레스 exAD(i)와 동일한 상의 논리 레벨을 가지는 신호가 출력된다.

한편, 노드 N3에 출력되는 신호 SN3는 스텝 1 신호 M1 및 스텝 2 신호 M2가 로우 레벨로 유지되고 있기 때문에, 리던던시 일치 신호 SRED의 논리 레벨에 따라 다른 논리 레벨이 출력된다. 리던던시 일치 신호 SRED가 로우 레벨인 경우에는 (도 7), 로우 레벨이 출력되고, 리던던시 일치 신호 SRED가 하이 레벨인 경우에는 (도 8), 하이 레벨이 출력된다.

노어 게이트 R3에 입력되는 신호 SN1 내지 SN3의 논리 레벨로부터, 도 7의 경우에는 신호 SN2의 반전 신호가 출력된다. 외부 어드레스 exAD (i)가 입력되는 어드레스 버퍼(15)에 있어서는 외부 어드레스 exAD(i)와 동일한 상의 신호 레벨을 가지는 신호가, 외부 어드레스 exAD(i)의 반전 신호가 입력되는 어드레스 버퍼(15)에 있어서는 외부 어드레스 exAD(i)와 역상의 논리 레벨을 가지는 신호가 출력된다. 즉, 하이 레벨의 외부 어드레스 exAD(i)에 대하여서는 내부 어드레스 신호 inAD(i)가 하이 레벨로, 로우 레벨의 외부 어드레스 exAD (i)에 대하여서는 내부 어드레스 신호 inADB(i)가 하이 레벨로 출력된다. 이것이 열 디코더로 디코드된다.

열 디코더에서는 도 5에 나타내는 바와 같이, 트랜스퍼 게이트 제어부(19)에 의하여 제어되고, 트랜트퍼 게이트(T1)가 도통된다. 낸드 게이트 D5 및 인버터 게이트 I10에 의하여 열 디코드되고, 하이 레벨이 되어 선택된 내부 어드레스 신호 inAD (i)/inADB(i)에 대응하는 세로 열의 열 어드레스가 선택된다.

도 8의 경우에는 신호 SN3에 의하여 로우 레벨의 신호가 출력된다. 외부 어드레스 exAD(i)가 불량 섹터 어드레스 RA(i)와 일치하게 되기 때문에, 외부 어드레스 exAD(i)에 대응하여 출력되는 내부 어드레스 신호 inAD(i)/inADB(i)는 모두 로우 어드레스에 고정되고, 불량 섹터에의 억세스가 금지된다. 리던던시 구제되어 억세스되는 리던던시 섹터는 리던던시 판정 회로(13)로부터 디코드되어 출력되는 열 어드레스 RZ1(i)에 따라서 선택된다.

열 디코더에서는 도6에 나타내는 바와 같이 트랜스퍼 게이트 제어부(21)에 의하여 제어되고, 트랜스퍼 게이트(T1)가 도통된다. 낸드 게이트(D5) 및 인버터 게이트 I10에 의하여 열 디코더된다. 내부 어드레스 신호 inAD(i)/inADB(i)는 모두 로우 어드레스에 고정되고, 불량 섹터에의 억세스가 금지된다. 리던던시 구제되어 억세스되는 리던던시 섹터는 리던던시 판정 회로(13)로부터 디코드되어 출력되는 열 어드레스 RZ(i)에 따라서 선택된다.

도 9, 도 10은 일괄 억세스 동작에 있어서의 동작 파형이다. 도 9는 리던던시 구제되는 불량 섹터가 없는 경우, 도 10은 리던던시 구제되는 불량 섹터가 있는 경우이다. 스텝 1 신호 M1 또는 스텝 2 신호 M2가 하이 레벨이 되기 때문에, 입력된 외부 어드레스 exAD(i)에 상관 없이, 일치 비교용의 어드레스 preAD(i)/preADB(i)는 모두 하이 레벨이 된다.

모두 하이 레벨의 일치 비교용 어드레스 preAD(i)/preADB(i)는 리던던시 판정 회로(13)에 있어서, 불량 섹터의 어드레스 RA(i)/RAB(i)와 비교되어 일치 판정 이 이루어진다. CAM부(11)에 불량 섹터 어드레스가 격납되어 있으면, 소정의 불량 섹터 어드레스 RA(i)/RAB(i)이 하이 레벨이기 때문에, 이 어드레스에 대하여 일치 판정이 이루어진다. 어드레스가 격납되어 있지 않은 경우에는 모든 불량 섹터 어드레스 RA(i)/RAB(i)는 로우 레벨을 나타내고, 불일치 판정이 이루어진다. 불일치인 경우에는(도 9), 리던던시 일치 신호 SRED는 로우 레벨을 유지하고, 일치하는 경우에는 (도10), 리던던시 일치 신호(SRED)가 하이 레벨로 반전된다.

도 9, 도 10은 일괄 억세스 동작인 경우이고, 스텝 1 신호 M1 또는 스텝 2 신호 M2는 하이 레벨이 된다. 이것에 의하여, 노드 N2에 출력되는 신호 SN2는 로우 레벨이 된다. 또한, 노드 N1에 출력되는 신호 SN1은 도9의 경우에는 리던던시 일치 신호 SRED가 로우 레벨이기 때문에 로우 레벨이 된다. 도 10의 경우에는, 리던던시 일치 신호 SRED가 하이 레벨이기 때문에 CAM부(11)에 격납되어 있는 불량 섹터 어드레스 RA(i)/RAB(i)가 입력되는 어드레스 버퍼(15)에 대하여는 로우 레벨로, 기타 어드레스 버퍼(15)에 대하여는 하이 레벨이 된다. 또한, 노드(N3)에 출력되는 신호(SN3)는 도 9의 경우에는 리던던시 일치 신호 SRED가 로우 레벨이기 때문에 하이 레벨이 되고, 도 10의 경우에는 리던던시 일치 신호 SRED가 하이 레벨이기 때문에 로우 레벨이 된다. 이것에 의하여 출력되는 내부 어드레스 신호 inAD(i)/inADB(i)는 도 9의 경우에는 모든 어드레스에 대하여 로우 레벨이 되고, 도 10의 경우에는 CAM부(11)에 격납되어 있는 불량 섹터 어드레스 RA(i)/RAB(i)에 대응하는 어드레스에 대하여는 하이 레벨로 되고, 그 밖의 어드레스에 대하여는 로우 레벨이 된다.

세로 열의 열 디코더는, 도 5에 나타내는 바와 같이, 트랜스퍼 게이트 제어 부(19)에 의하여 제어되고, 일괄 억세스 동작의 기간 중에, 트랜스퍼 게이트 T2가 도통으로 된다. 인버터 게이트(I10)에서 반전되지 않고 낸드 게이트(D5)로부터의 출력이 세로 열의 열 어드레스 Z1(0) 내지 Z1(3)으로서 출력된다. 낸드 게이트(D5)로부터의 출력은, 도 9와 같이 불량 섹터가 존재하지 않는 경우에는, 모든 내부 어드레스 신호 inAD(i)/inADB(i)에 대하여 하이 레벨이 되고, 도 10과 같이 불량 섹터가 존재하는 경우에는 내부 어드레스 신호 inAD(i)/inADB (i) 중에서, 불량 섹터에 대응하는 어드레스는 로우 레벨이 되고, 그 밖의 어드레스는 하이 레벨이 된다. 불량 섹터가 존재하는 열 어드레스는 비선택되고, 그 밖의 열 어드레스는 선택된다. 일괄 억세스 동작에 있어서의 스텝 1과 스텝 2에 있어서, 불량 섹터가 존재하는 열 어드레스 이외의 세로 열의 열 어드레스 Z1(0) 내지 Z1(3)는 전체 선택 상태가 된다.

가로 열의 열 디코더는, 도 6에 나타내는 바와 같이, 트랜스퍼 게이트 제어부 (21)에 의하여 제어되고, 일괄 억세스 동작에 있어서 스텝 1의 기간에는 트랜스퍼 게이트 T2가 도통되고, 스텝 2의 기간에는 트랜스퍼 게이트 T1가 도통된다. 스텝 2의 기간에는 인버터 게이트(I10)를 거쳐 출력되고, 스텝 1의 기간에는 인버터 게이트 I10에서 반전되지 않고 낸드 게이트 D5로부터 출력된다. 도 9와 같이 불량 섹터가 존재하지 않는 경우에는, 모든 내부 어드레스 신호 inAD(i)/inADB(i)가 로우 레벨이 되고, 스텝 1의 기간에는 모든 가로 열 어드레스 Z2(0) 내지 Z2(7)가 하이 레벨, 스텝 2의 기간에는 모든 가로 열 어드레스 Z2(0) 내지 Z2(7)가 로우 레벨이 된다. 또한, 도 10과 같이 불량 섹터가 존재하는 경우에는 스텝 1의 기간에는 불량 섹터가 존재하는 가로 열의 열 어드레스만 로우 레벨이 되고, 그 밖의 가로 열 어드레스는 하이 레벨이 되며, 스텝 2의 기간에는 불량 섹터의 존재하는 가로 열의 열 어드레스만 하이 레벨이 되고, 그 밖의 가로 열 어드레스는 로우 레벨이 된다.

도 11은 도 3의 회로 블럭도에 관하여, 섹터 S07에의 전압 바이어스의 인가를 실시하는 제어 회로의 회로 구성을 나타내는 회로 블럭도이다. 섹터 S07 내의 로컬 워드 라인 P2WL(07)을 제어하는 서브 디코더(23)와, 서브 디코더(23)에 저위측 전원을 출력하는 서브 디코더 저위 전원 스위치부(25)와, 섹터 S07 내의 웰 전위를 제어하는 웰 전위 제어부(31)와, 서브 디코더 저위 전원 스위치부(25)를 절환 제어하는 서브 디코더 저위 전원 제어부(33)와, 프로그램시 및 데이터 읽기 시에 서브 디코더(23)에 고위 전원을 출력하는 서브 디코더 고위 전원 제어부(35)와, 서브 디코더 저위 전원 스위치부(25) 및 메인 디코더(45)에 부전원을 출력하는 워드 라인 부전압 공급부(41)와, 메인 디코더에 고위 전원을 출력하는 메인 디코더 고위 전원 제어부(43)와, 글로벌 워드 라인 GWL(7)/GWLB (7)를 제어하는 메인 디코더(45)를 구비하여 구성되어 있다.

이 때, 웰 전위 제어부(31), 서브 디코더 저위 전원 제어부(33) 및 서브 디코더 고위 전원 제어부(35)로 세로 열 전압 제어부 C1(0)가 구성되고, 워드 라인 부전압 공급부(41), 메인 디코더 고위 전원 제어부(43) 및 메인 디코더(45)로 가로 열 전압 제어부 C2(7)가 구성되어 있다. 도 12 내지 도 19에는 개개의 회로 블록에 대한 구체적인 일례를 나타낸다. 또한, 도 12 내지 도 19의 회로 블록에서는 배치 위치를 나타내는 서픽스(suffix)는 생략하여 나타낸다.

도 12는 서브 디코더(23)의 구체예이다. 서브 디코더(23)에서는 서로 상보 신호인 글로벌 워드 라인 GWL/GWLB이 각각 입력된 NMOS 트랜지스터를 거쳐, 로컬 워드 라인 P2WL에, 서브 디코더 고위 전원 VWL 또는 서브 디코더 저위 전원 XDS를 공급한다.

도 13은 서브 디코더 저위 전원 스위치부(25)의 구체예이다. 서브 디코더 저위 전원 스위치부(25)는 접지 전압을 고위측 전원으로 하고, 워드 라인 부전압 공급부(41)로부터 출력되는 부전원 RNEGP를 저위측 전원으로 하는 인버터 게이트를 구성하고 있고, 서브 디코더 저위 전원 제어부(33)로부터 출력되는 제어 신호 NEN을f따라서, 서브 디코더 저위 전원 XDS를 출력한다.

도 14는 웰 전위 제어부(31)의 구체예이다. 웰 전위 제어부(31)에서는 세로 열 불량 신호(RZ1)와 스텝 2 신호 M2가 입력되는 낸드 게이트 D6와 낸드 게이트 D6의 출력 신호와 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 입력되는 낸드 게이트 D7를 구비한다. 낸드 게이트 D7에 의하여 제어되어 레벨 시프트 및 래치 회로를 거쳐, 웰 전위 VNW를 출력한다. 낸드 게이트 D7의 출력 신호가 로우 레벨인 경우에는 고위 전원 VH(예를 들면, 9V)를 출력하고, 하이 레벨인 경우에는 접지 전력을 출력한다.

도 15는 서브 디코더 저위 전원 제어부(33)의 구체예이다. 서브 디코더 저위 전원 제어부(33)에서는 세로 열 불량 신호 RZ1와 스텝 2 신호 M2가 입력되는 노어 게이트 R4와, 노어 게이트 R4의 출력 신호와 세로 열 어드레스 Z1가 입력되는 낸드 게이트 D8와, 낸드 게이트 D8의 출력 신호와 소거 동작 제어 신호(ER)가 입력되는 낸드 게이트 D9를 구비한다. 낸드 게이트 D9에 의하여 제어되어 레벨 시프트 및 래치 회로 L1를 거쳐서, 제어 신호 NEN을 출력한다. 낸드 게이트 D9의 출력 신호가 로우 레벨인 경우, 부전원 NEGP (예를 들면, -9V)를 출력하고, 하이 레벨인 경우, 소거 억세스 동작이고, 소거 동작 제어 신호(ER)가 하이 레벨인 경우에는 접지 전압을 출력하고, 소거 이외의 억세스 동작이고, 소거 동작 제어 신호(ER)가 로우 레벨인 경우에는 전원 전압을 출력한다.

도 16은 서브 디코더 고위 전원 제어부(35)의 구체예이다. 서브 디코더 고위 전원 제어부(35)에서는 세로 열 불량 신호 RZ1과 스텝 2 신호 M2가 입력되는 낸드 게이트 D10과 낸드 게이트 D10의 출력 신호와 프로그램 동작 제어 신호(PGM)와 가로 열 어드레스 Z1가 입력되는 낸드 게이트 D11을 구비한다. 낸드 게이트 D11의 출력 신호에 의하여 제어되고 레벨 시프트 및 래치 회로 L2를 거쳐, 서브 디코더 고위 전원 VWL을 출력한다. 낸드 게이트 D11의 출력 신호가 로우 레벨인 경우, 고위 전원 VH (예를 들면, 9V)를 출력하고, 하이 레벨인 경우에는 접지 전압을 출력한다.

도 17은 워드 라인 부전압 공급부(41)의 구체예이다. 워드 라인 부전압 공급부(41)에서는 가로 열 불량 신호(RZ2)와 스텝 1 신호 M1이 입력되는 낸드 게이트 D18와 낸드 게이트 D18의 출력 신호와, 소거 동작 제어 신호(ER)와, 가로 열 어드레스 Z2가 입력되는 낸드 게이트 D12를 구비한다. 낸드 게이트 D12의 출력 신호에 의하여 제어되어 레벨 시프트 및 래치 회로 L1를 거쳐, 부전원 RNECP을 출력한다. 낸드 게이트 D12의 출력 신호가 로우 레벨인 경우, 부전원 NEGP (예를 들면, -9V)를 출력하고, 하이 레벨인 경우 접지 전압을 출력한다.

도 18은 메인 디코더 고위 전원 제어부(43)의 구체예이다. 메인 디코더 고위 전원 제어부(43)에서는 가로 열 불량 신호 RZ2와 스텝 1 신호 M1이 입력되는 낸드 게이트 D13과 낸드 게이트 D13의 출력 신호와 가로 열 어드레스 Z2와, 프로그램 동작 제어 신호(PGM)가 입력되는 낸드 게이트 D14를 구비한다. 낸드 게이트 D14의 출력 신호에 의하여 제어되어 레벨 시프트 및 래치 회로 L2를 거쳐서, 메인 디코더 고위 전원 VPXH를 출력한다. 낸드 게이트 D14의 출력 신호가 로우 레벨인 경우에는 고위 전원 VH (예를 들면, 9V)를 출력하고, 하이 레벨인 경우에는 접지 전압을 출력한다.

도 19는 메인 디코더(45)의 구체예이다. 메인 디코더(45)에서는 가로 열 불량 신호 RZ2와 스텝 1 신호 M1이 입력되는 낸드 게이트 D15와, 낸드 게이트 D15의 출력 신호와, 프로그램 동작 제어 신호(PGM)와, Z1 또는 Z2 할당 어드레스 이외의 어드레스 신호(ADD)와 가로 열 어드레스 Z2가 입력되는 낸드 게이트 D16를 구비한다. 낸드 게이트 D16의 출력 신호에 의하여 제어되고, 레벨 시프트 및 래치 회로 L2를 거쳐, 글로벌 워드 라인 GWL (예를 들면, 9V)를 출력한다. 낸드 게이트 D16의 출력 신호가 로우 레벨인 경우에는 메인 디코더 고위 전원 VPXH를 출력하고, 하이 레벨인 경우에는 부전원 RNEGP (예를 들면, -9V)를 출력한다.

또한, 인버터 게이트 I13에 의하여 소거 동작 제어 신호(ER)가 논리 반전되어, 낸드 게이트 D17에 입력된다. 또한, 낸드 게이트 D17에는 낸드 게이트 Dl6의 출력 신호가 입력된다. 낸드 게이트 D17의 출력 신호는 인버터 게이트 I14로 반전되어 글러벌 워드 라인 GWLB가 출력된다.

도 2O, 도 21에는 억세스 동작마다의 각 신호의 전압 바이어스 상태를 나타낸다. 여기에서는 도 2에서 나타낸 일괄 억세스 동작에 있어서 2개의 스텝으로 불량 섹터이외의 섹터에 전압 바이어스를 실시하는 경우를 예로 들어 전압 바이어스 상태를 설명한다. 섹터 S07가 불량 섹터인 경우에, 불량 섹터 S07와 그 주변 섹터인 섹터 S06, S17의 전압 바이어스 상태에 대하여 나타낸다. 이 때, 억세스 동작이란, 2 스텝의 전압 바이어스 인가에 의한 억세스 동작으로서 소거(ER) 스트레스 동작, 프로그램(PGM) 스트레스 동작 및 스트레스 시험에 의한 리크 전류의 검사(HTRB 리크)를 나타내고, 1 스텝의 전압 바이어스 인가에 의한 억세스 동작으로서 퍼스트 칩 소거 (First Chip ER) 동작을 나타낸다. 도 3 및 도 11 내지 도 19를 참조하면서 설명한다.

먼저 도 20에 있어서, 소거(ER) 억세스 동작에 대하여 설명한다. 스텝 1에서는 불량 섹터 S07를 포함하는 가로 열 Z2(7)에 대하여 전압 바이어스를 비인가로 한다. 섹터 S07 및 S17에 있어서의 Z2의 란이 0V로 된다.

전압 바이어스가 인가되는 노멀 섹터 S06는 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고 부전원 RNEGP는 -9V가 된다. 또한, 웰 전위 제어부(31)에 의하여, 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 세로 열 어드레스 Z1 및 소거 동 작 제어 신호(ER)가 하이 레벨이 되고, 제어 신호 NEN은 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP는 -9V이고 제어 신호 NEN는 접지 전압인 것으로 인하여, 서브 디코더 저위 전원 XDS는 -9V가 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 -9V이고, 글로벌 워드 라인 GWLB 및 서브 디코더 고위 전원 VWL이 접지 전압으로, 로컬 워드 라인 P2WL은 -9V가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 부전원 RNEGP가 -9V이고, 글로벌 워드 라인 GWL이 -9V가 되며, 소거 동작 제어 신호(ER)가 하이 레벨에 의하여, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL는 접지 전위이다.

불량 섹터 S07에는 전압 바이어스는 인가되지 않는다. 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스(Z2)가 접지 전압이 되고, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되어 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고 제어 신호 NEN는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNECP 및 제어 신호 NEN이 접지 전압이기 때문에, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL 및 GWLB가 접지 전압이고, 서브 디코더 고 위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL은 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 프로그램 동작이 아니라, 부전원 RNEGP가 접지 전압이고, 글로벌 워드 라인 GWL이 접지 전압이고, 소거 동작 제어 신호(ER)가 하이 레벨인 것으로 인하여, 글로벌 워드 라인 GWLB은 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL은 접지 전위이다.

전압 바이어스가 비인가인 노멀 섹터 S17는 워드 라인 부전압 공급부(41)에 의하여 가로 열 어드레스 Z2가 접지 전압이 되고, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되어 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 제어 신호 NEN는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP 및 제어 신호 NEN이 접지 전압인 것으로 인하여, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL 및 GWLB가 접지 전압이고, 서브 디코더 고위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL은 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 프로그램 동작이 아니라, 부전원 RNEGP가 접지 전압이며, 글로벌 워드 라인 GWL이 접지 전압이며, 소거 동작 제어 신호(ER)가 하이 레벨에 의하여, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL은 접지 전위이다.

소거(ER) 억세스 동작에 있어서의 스텝 2에서는 가로 열에 대하여서는 불량 섹터 S07를 포함하는 가로 열 Z2(7)에 대하여서만 전압 바이어스를 인가하고, 세로 열에 있어서는 세로 열 Z1(0)에 대하여서만 비인가로 한다.

노멀 섹터(S06)는 전압 바이어스가 인가되지 않는다. 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2 접지 전압이 되고, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 세로 열 어드레스 Z1가 접지 전압이 되어 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 세로 열 어드레스 Z1가 접지 전압이 되고 제어 신호 NEN는 -9V가 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP는 접지 전압으로, 제어 신호 NEN는 -9V로 됨으로써, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL 및 GWLB는 접지 전압이 되rh, 서브 디코더 고위 전원 VWL도 접지 전압이고, 로컬 워드 라인 P2WL은 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 프로그램 동작이 아니라, 부전원 RNEGP가 접지 전압이며, 글로벌 워드 라인 GWL도 접지 전압이 되고, 소거 동작 제어 신호(ER)가 하이 레벨에 의하여, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고 위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL는 접지 전위이다.

불량 섹터 S07는 전압 바이어스는 인가되지 않는다. 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 부전원 RNEGP는 -9V가 된다. 또한, 웰 전위 제어부(31)에 의하여, 가로 열 어드레스 Z1가 접지 전압이 되고, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 가로 열 어드레스 Z1가 접지 접압이 되고 제어 신호 NEN는 -9V가 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 -9V 및 제어 신호 NEN도 -9V가 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 -9V, GWLB가 접지 전압이며, 서브 디코더 고위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL는 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 부전원 RNEGP 및 글로벌 워드 라인 GWL이 -9V가 되고, 소거 동작 제어 신호 ER가 하이 레벨에 의하여, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL는 접지 전위이다.

노멀 섹터 S17는 전압 바이어스가 인가된다. 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 부전원 RNEGP는 -9V가 된다. 또한, 웰 전위 제어부(31)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되어 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 제어 신호 NEN는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 -9V, 제어 신호 NEN가 접지 전압인 것에 의하여, 서브 디코더 저위 전원 XDS는 -9V가 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL이 -9V이고 글로벌 워드 라인 GWLB가 접지 전압이 되고, 서브 디코더 고위 전원 VWL이 접지 전압으로, 로컬 워드 라인 P2WL는 -9V가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 부전원 RNEGP가 -9V가 되고, 글로벌 워드 라인 GWL이 -9V가 되고, 소거 동작 제어 신호(ER)가 하이 레벨에 의하여, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL은 접지 전위이다.

또한, 도 20에 도시되어 있지 않은, 모든 섹터를 일괄 소거하는 일괄 억세스 동작 (예를 들면, 일괄 소거 동작)에 대하여는, 소거(ER) 스트레스 동작과 동일한 2 스텝이다. 다만, ER 스트레스 (1회째/2회째)는 기억장치 외부의 외부 전원 (+9v)을 웰(WELL)에 인가하고, 또한 기억장치 내부에서의 자기 생성 전압 (-9v)을 로컬 워드 라인 P2WL에 인가하여 WELL-P2WL 사이에 스트레스를 가하지만, 일괄 소거 동작(1회째)시에는 WELL에게 인가하는 전압도 P2WL에게 인가하는 전압도 상기 자기 생성 전원 (+9v/-9v)을 사용한다.

다음으로, 프로그램 (PCM) 억세스 동작에 대하여 설명한다. 스텝 1에서는 불량 섹터 S07를 포함하는 가로 열 Z2(7)에 대하여 전압 바이어스를 비인가로 한다. 섹터 S07 및 S17에 있어서의 Z2의 란이 0V로 된다.

전압 바이어스가 인가되는 노멀 섹터 S06는 워드 라인 부전압 공급부(41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이다. 또한, 웰 전위 제어부(31)에 의하여, 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP는 접지 전압이 되고, 제어 신호 NEN는 하이 레벨인 것으로 인하여, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 9V, 글로벌 워드 라인 GWLB는 접지 전압 및 서브 디코더 고위 전원 VWL이 9V이고, 로컬 워드 라인 P2WL는 9V가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2 및 프로그램 동작 제어 신호 PCM가 하이 레벨이 되고, 메인 디코더 고위 전원 VPXH는 9V이다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스 Z2, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 글로벌 워드 라인 GWL은 9V, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 가로 열 어드레스 Z1, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 서브 디코더 고위 전원 VWL는 9V가 된다.

불량 섹터 S07에 전압 바이어스는 인가되지 않는다. 워드 라인 부전압 공급 부(41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 접지 전압 및 제어 신호 NEN가 하이 레벨이 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 접지 전압, 글로벌 워드 라인 GWLB는 하이 레벨이 되고, 서브 디코더 고위 전원 VWL이 9V이고, 로컬 워드 라인 P2WL은 접지 전압이 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2가 접지 전압이 되고, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스 Z2가 접지 전압이 되고 글로벌 워드 라인 GWL이 접지 전압, 글로벌 워드 라인 GWLB가 하이 레벨이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 세로 열 어드레스 Z1, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 서브 디코더 고위 전원 VWL는 9V가 된다.

전압 바이어스가 비인가인 노멀 섹터 S17는 워드 라인 부전압 공급부(41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 접지 전압, 제어 신호 NEN이 하이 레벨이 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL이 접지 전압, 글로벌 워드 라인 GWLB가 하이 레벨이고, 서브 디코더 고위 전원 VWL이 9V이며, 로컬 워드 라인 P2WL는 접지 전압이 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2가 접지 전압이 되고, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스(Z2)가 접지 전압이 되고 글로벌 워드 라인 GWL이접지 전압, 글로벌 워드 라인 GWLB가 하이 레벨이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 세로 열 어드레스 Z1, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 서브 디코더 고위 전원 VML은 9V가 된다.

프로그램(PGM) 억세스 동작에 있어서의 스텝 2에서는 가로 열에 대하여는 불량 섹터 S07를 포함하는 가로 열 Z2(7)에 대하여서만 전압 바이어스를 인가하고, 세로 열에 대하여서는 세로 열 Z1(0)에 대하여서만 비인가로 한다.

노멀 섹터 S06 에는 전압 바이어스가 인가되지 않는다. 워드 라인 부전압 공급부 (41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP는 접지 전압으로, 제어 신 호 NEN는 하이 레벨이 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 접지 전압, 글로벌 워드 라인 GWLB는 하이 레벨이 되고, 서브 디코더 고위 전원 VWL는 접지 전압이고, 로컬 워드 라인 P2WL는 접지 전압이 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2가 접지 전압이 되고 메인 디코더 고위 전원 VXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스 Z2가 접지 전압이 되고 부전원 RNEGP가 접지 전압이 되며, 글로벌 워드 라인 GWL은 접지 전압, 글로벌 워드 라인 GWLB는 하이 레벨이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 가로 열 어드레스 Z1는 접지 전압, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 서브 디코더 고위 전원 VWL는 9V이다.

불량 섹터 S07는 전압 바이어스는 인가되지 않는다. 워드 라인 부전압 공급부(41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 접지 전압 및 제어 신호 NEN이 하이 레벨이 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL이 9V, 글로벌 워드 라인 GWLB가 접지 전압이 되고, 서브 디코더 고위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL는 접지 전압이 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2 및 프로그램 동작 제어 신호(PGM)가 하이 레벨이 되고, 메인 디코더 고위 전원 VPXH는 9V가 된다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스 Z2, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 글로벌 워드 라인 GWL은 9V, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 세로 열 어드레스 Z1이 접지 전압이 되고, 서브 디코더 고위 전원 VWL는 접지 전위이다.

노멀 섹터 S17은 전압 바이어스가 인가된다. 워드 라인 부전압 공급부(41)에 의하여, 소거(ER) 동작은 아니기 때문에, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 소거(ER) 동작은 아니기 때문에, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 소거(ER) 동작은 아니기 때문에, 제어 신호 NEN는 하이 레벨이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 접지 전압, 제어 신호 NEN이 하이 레벨이 됨으로써, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL이 9V이고 글로벌 워드 라인 GWLB가 접지 전압이 되고, 서브 디코더 고위 전원 VWL이 9V이고, 로컬 워드 라인 P2WL은 9V가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 가로 열 어드레스 Z2 및 프로그램 동작 제어 신호(PGM)가 하이 레벨이 되고, 메인 디코더 고위 전원 VPXH는 9V가 된다. 또한, 메인 디코더(45)에 의하여, 가로 열 어드레스 Z2, 프로그램 동작 제어 신호(PGM), 어드레스 신호(ADD)가 하이 레벨이 되고, 글로벌 워드 라인 GWL은 9V, 글로벌 워드 라인 GWLB는 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제 어부(35)에서는 세로 열 어드레스 Z1, 프로그램 동작 제어 신호(PGM) 및 어드레스 신호(ADD)가 하이 레벨이 되고, 서브 디코더 고위 전원 VWL은 9V이다.

또한, 도 21에 있어서 스트레스 시험에 의한 리크 전류의 검사(HTRB 리크)에서는 전압 바이어스 관계는 프로그램 억세스 동작의 경우와 같다. 이 경우에는 고위 전원인 9V 전원을 대신하여, 도 22에 있어서 후술하는 외부 터미널 (예를 들면, 패드)로부터 전원을 공급한다. 외부 터미널에 인가되는 전압으로서는, 6V 정도의 전압값이면, 전압 스트레스 후의 새로운 리크 전류의 유무를 검출할 수 있다.

또한, 퍼스트 칩 소거 (First Chip ER)에 대하여 나타낸다. 이 경우에는 세로 열 Z1(0)이 소거 대상이 되기 때문에, 1회의 스텝으로 소거 억세스 동작이 완료된다. 불량 섹터 S07를 포함하는 가로 열Z2 (7)에 대하여 전압 바이어스를 비인가로 하면서, 세로 열 Z1(0)에 전압 바이어스를 인가한다.

전압 바이어스가 인가되는 노멀 섹터 S06는 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 부전원 RNEGP는 -9V가 된다. 또한, 웰 전위 제어부(31)에 의하여, 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 가로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 제어 신호 NEN는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP는 -9V가 되고, 제어 신호 NEN은 접지 전압이 됨으로써, 서브 디코더 저위 전원 XDS는 -9V가 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL은 -9V, 글로벌 워드 라인 GWLB는 접지 전압 및 서브 디코더 고위 전원 VWL은 접지 전압이고, 로컬 워드 라인 P2WL는 -9V가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 (PGM) 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전압이다. 또한, 메인 디코더(45)에 의하여, 프로그램 (PGM) 동작은 아니기 때문에 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 글로벌 워드 라인 GWL, GWLB는 모두 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 (PGM) 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL는 접지 전압이다.

불량 섹터(S07)는 전압 바이어스는 인가되지 않는다. 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2가 접지 전압이 되고, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 웰 전위 VNW는 9V가 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 세로 열 어드레스 Z1 및 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 제어 신호 NEN는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP 및 제어 신호 NEN이 접지 전압이 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL, GWLB는 접지 전압이 되어, 서브 디코더 고위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL는 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 (PGM) 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 프로그램 (PGM) 동작이 아니라 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 글로벌 워 드 라인 GWL, GWLB가 모두 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 (PGM) 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL는 접지 전압이 된다.

전압 바이어스가 비인가인 노멀 섹터(S17)는 워드 라인 부전압 공급부(41)에 의하여, 가로 열 어드레스 Z2가 접지 전압이 되고, 부전원 RNEGP는 접지 전압이 된다. 또한, 웰 전위 제어부(31)에 의하여, 가로 열 어드레스 Z1가 접지 전압이 되고, 웰 전위 VNW는 접지 전압이 된다. 또한, 서브 디코더 저위 전원 제어부(33)에 의하여, 가로 열 어드레스 Z1가 접지 전압이 되고, 제어 신호 NEN는 -9V가 된다. 또한, 서브 디코더 저위 전원 스위치부(25)에 의하여, 부전원 RNEGP가 접지 전압, 제어 신호 NEN이 -9V가 되고, 서브 디코더 저위 전원 XDS는 접지 전압이 된다. 또한, 서브 디코더(23)에 의하여, 글로벌 워드 라인 GWL, GWLB 및 서브 디코더 고위 전원 VWL이 접지 전압이고, 로컬 워드 라인 P2WL는 플로팅 상태가 된다. 또한, 메인 디코더 고위 전원 제어부(43)에서는 프로그램 (PGM) 동작은 아니기 때문에, 메인 디코더 고위 전원 VPXH는 접지 전위이다. 또한, 메인 디코더(45)에 의하여, 프로그램 (PGM) 동작은 아니기 때문에 소거 동작 제어 신호(ER)가 하이 레벨이 되고, 글로벌 워드 라인 GWL, GWLB는 모두 접지 전압이 된다. 또한, 서브 디코더 고위 전원 제어부(35)에서는 프로그램 (PGM) 동작은 아니기 때문에, 서브 디코더 고위 전원 VWL은 접지 전압이 된다.

고위 전원을, 내부 공급의 고위 전원(VH)(예를 들면, 9V)과 외부 터미널인 패드 PAD(53)를 거치는 외부 공급의 전원으로, 절환할 때의 회로 구성예를 도 22에 나타낸다. 전술한 고전압을 인가하는 스트레스 시험에 의하여, 새로운 결정 결함 등의 발생에 수반되는 리크 전류를 검사하는 이른 바 HTRB 리크 시험을 실시할 때의 구성이다. 통상은 내부 공급되는 고위 전원을 대신하여, PAD53를 거쳐 전원 공급함으로써, 전압 바이어스 인가 후의 리크 전류의 유무를 검출할 수 있다.

도 22에서는 서브 디코더 고위 전원 제어부(35) 및 메인 디코더 고위 전원 제어부(43)에 공급하는 고위 전원, 절환부(51)에 의하여, 내부 공급의 고위 전원 VH와 PAD(53)과의 사이에 절환된다. 시험 신호 MEAS가 절환부(51)를 제어하고, 스트레스 시험시에 PAD(53)로부터의 경로를, 서브 디코더 고위 전원 제어부(35) 및 메인 디코더 고위 전원 제어부(43)에 접속한다. 서브 디코더 고위 전원 제어부(35) 및 메인 디코더 고위 전원 제어부(43)에서는 이 고위 전원을 받아서, 서브 디코더 고위 전원 VWL 및 메인 디코더 고위 전원 VPXH를 출력한다. 이들은 각각 서브 디코더(23) 및 메인 디코더(45)에 있어서의 고위 전원이 되고, 로컬 워드 라인 P2WL 및 글로벌 워드 라인 GWL에 고위 전원을 공급한다. 리크 전류의 검출에 의하여, 주로 로컬 워드 라인 P2WL 및 글로벌 워드 라인 GWL에 있어서의 리크 전류의 유무를 검출할 수 있다.

이상의 설명으로부터 알 수 있는 바와 같이, 본 실시 형태에 의하면, 메모리 블록의 일례인 섹터 SO0 내지 S37를 복수 구비하여 구성되는 메모리 셀 어레이 ARY에 있어서, 섹터의 세로 열/가로 열의 배치 열마다, 제1/제2 전압 제어부의 일례인 세로 열 전압 제어부 (C1(0) 내지 C1(3))/가로 열 전압 제어부 (C2(0) 내지 C2(7))를 구비하면 좋고, 전압 제어부를 섹터마다 구비할 필요는 없다. 세로 열 전압 제 어부(C1(0) 내지 C1(3))/가로 열 전압 제어부 (C2(0) 내지 C2(7))는 메모리 셀 어레이 ARY의 주변부에 배치하면 좋고, 메모리 셀 어레이 ARY에는 메모리 셀을 집중적으로 배치할 수 있다. 전압 제어부를 구성하는 제어 회로용 디바이스 구성과는 다른 구성이나 디자인 룰을 가지고, 메모리 셀 어레이 ARY를 효율적으로 레이아웃할 수 있다. 또한, 섹터수가 증대하는 경우에도 필요한 전압 제어부의 수량을 억제할 수 있다. 따라서, 칩 면적의 증대를 억제할 수 있다.

또한, 세로 열/가로 열의 열 마다 전압 바이어스를 인가 제어하고, 복수의 섹터에 동시에 전압 바이어스를 인가하는 데 있어서, 불량 섹터에 대하여서는 세로 열/가로 열의 어느 한 방향의 열에 대하여 전압 바이어스를 비인가로 제어함으로써, 전압 바이어스를 비인가로 할 수 있다. 불량 섹터 또는 불량 섹터를 포함하여 비인가 제어가 실시되는 열에 존재하는 섹터를 제외하고, 섹터군을 구성하는 섹터에 대하여 동시에 전압 바이어스할 수 있다.

또한, 불량 메모리 블록의 리크에 의한 스트레스 전압의 저하를 방지할 수 있다.

또한, 각각의 양호한 메모리 블록에 대하여 각각 1회만의 억세스 동작을 함으로써, 2회 억세스 동작을 하는 것에 의한 과도한 스트레스 인가, 또는 오버 이레이즈나 오버 프로그램 등의 메모리 셀의 문턱값 이상(異常), 또는 2회 억세스 동작을 하는 것에 의한 시험 시간의 증대를 방지할 수 있다.

또한, 불량 메모리 블록에의 바이어스 인가를 회피하면서, 제1 및 제2 방향의 각각의 열에의 바이어스 인가를 제어함으로써, 리크 시험시에 불량 메모리 블록 에 의한 리크가 발생하지 않기 때문에, 복수의 양호한 메모리 블록의 리크(leak)를 사실적으로(truely) 측정할 수 있다.

또한, 모든 섹터를 포함하는 일괄 억세스 동작 (예를 들면, 일괄 소거 동작)이나 부분적으로 선택된 섹터군에 대한 억세스 동작 (예를 들면, 퍼스트 칩 이레이즈)에 있어서, 그 억세스 동작의 대상 내에 결함 섹터가 있더라도, 최소한의 스텝 수로 처리를 할 수 있으므로, 고객에게 단축된 이레이즈 시간을 제공할 수 있다.

또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능하다는 것은 말할 필요도 없다.

예를 들면, 도 2, 도 3에 있어서, 일괄 억세스 동작을 실시할 때에, 1 섹터의 불량 섹터가 존재한다고 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다. 복수의 섹터가 불량 섹터인 경우에 있어서, 각 불량 섹터가 동일한 세로 열 또는 가로 열에 존재하는 경우에는 도 2에 있어서 설명한 2 단계의 스텝에 의한 일괄 억세스 동작을 실시하는 것이 가능하다. 또한, 복수의 섹터가 동일 열에 존재하지 않는 경우에 있어도, 세로 열 또는 가로 열의 어느 하나의 방향의 열 마다 분할하고, 차례로 도 1에 나타내는 방법으로 전압 바이어스를 인가해 나가면, 대응할 수 있다.

또한, 본 실시 형태에서는 스텝 1에 있어서, 세로 열을 전체 선택하여 인가 제어하는 동시에, 가로 열에 대하여서는 불량 섹터가 존재하는 열을 비인가 제어하고, 스텝 2에 있어서, 정상 섹터 중에서 전압 바이어스의 인가를 하지 않은 잔여 섹터에 대하여 인가 제어를 실시한다고 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다. 스텝 1 및 스텝 2에 있어서, 인가 제어되는 열을 세로 열과 가로 열로 역전시키는 것도 가능하다.

또한, 내부 어드레스의 출력 제어부, 세로 열 어드레스의 디코더, 가로 열 어드레스의 디코더, 그 외에 나타낸 회로 등의 내부 신호와 출력 신호 등의 전압 논리는 정논리로부터 부논리로 변경하는 것이나 그 역은 용이하다.

또한, 웰은 비휘발성 기억 셀의 채널 바로 아래의 노드를 나타내고, 다양한 프로세스 구조에 한정되지 않는다.

Claims (16)

1. 억세스의 기본 단위인 메모리 블록을, 서로 교차하는 제 1 및 제 2 방향의 적어도 어느 하나의 방향으로 전개하여 배치되는 메모리 블록군을 구비한 기억 장치로서,

   상기 제 1 방향에 따른 열 마다 구비되고, 동일한 열에 대하여 전압 바이어스의 인가 제어를 실시하는 제 1 전압 제어부와,

   상기 제 2 방향에 따른 열 마다 구비되고, 동일한 열에 대하여 전압 바이어스의 인가 제어를 실시하는 제 2 전압 제어부를 구비하고,

   상기 메모리 블록에의 억세스는 상기 제 1 전압 제어부에 의하여 인가 제어되는 상기 제 1 방향에 따른 열과, 상기 제 2 전압 제어부에 의하여 인가 제어되는 상기 제 2 방향에 따른 열과의 교차 위치에 배치되어 있는 상기 복수의 메모리 블록 중에서 불량 메모리 블록을 제외한 적어도 2개의 상기 메모리 블록에 대하여 동시에 실시되는 것을 특징으로 하는 기억장치.
2. 제 1 항에 있어서 상기 메모리 블록군에 있어서의 불량 메모리 블록의 배치 위치를 나타내는, 상기 제 1 및 제 2 방향의 적어도 어느 하나의 방향의 열 위치 정보를 알리는 불량 메모리 블록 위치 정보 알림부를 구비하고,

   상기 열 위치 정보와 일치하는 열에 구비되어 있는, 상기 제 1 전압 제어부 또는 상기 제 2 전압 제어부의 어느 하나는 전압 바이어스를 비인가로 제어하는 것 을 특징으로 하는 기억장치.
3. 제 2 항에 있어서,

   상기 제 1 전압 제어부는 상기 제 1 방향의 열 위치 정보 신호가 입력되고,

   상기 제 2 전압 제어부는 상기 제 2 방향의 열 위치 정보 신호가 입력되는 것을 특징으로 하는 기억장치.
4. 제 2 항에 있어서,

   상기 제 1 및 제 2 방향의 각각에 상기 메모리 블록이 전개되어 상기 메모리 블록군이 구성되는 경우,

   제 1 스텝 신호에 따라서, 모든 상기 제 1 전압 제어부에 의하여, 상기 제 1 방향에 따른 모든 열이 인가 상태로 되는 동시에, 상기 제 2 전압 제어부에 의하여, 상기 제 2 방향에 따른 열 중에서, 상기 열 위치 정보가 지시하는 열이 비인가 상태·다른 열이 인가 상태로 되고,

   제 2 스텝 신호에 따라서, 상기 제 1 전압 제어부에 의하여, 상기 제 1 방향에 따른 열 중에서, 상기 열 위치 정보가 지시하는 열이 비인가 상태·다른 열이 인가 상태로 되는 동시에, 상기 제 2 전압 제어부에 의하여, 상기 제 2 방향에 따른 열 중에서, 상기 열 위치 정보가 지시하는 열이 인가 상태·다른 열이 비인가 상태로 되는 것을 특징으로 기억장치.
5. 제 4 항에 있어서, 상기 제 1 또는 제 2 방향에 따른 열을 식별하는 어드레스 신호를 디코드하는 열 디코더를 구비하고,

   상기 열 디코더는

   상기 어드레스 신호에 대하여, 어느 하나의 열을 선택하는 택일 디코드부와,

   상기 제 1 스텝 신호 또는/및 상기 제 2 스텝 신호에 따라서, 상기 택일 디코드부에 의하여 선택되는 열을 비선택으로 하고, 다른 모든 열을 선택하는 선택 반전부를 구비하는 것을 특징으로 하는 기억장치.
6. 제 5 항에 있어서, 상기 제 1 및 제 2 전압 제어부는

   상기 제 1 또는 제 2 스텝 신호와, 상기 열 디코더로부터 출력되는 열 선택 신호와, 상기 제 1 또는 제 2 방향의 상기 열 위치 정보가 입력되고,

   상기 제 1 또는 제 2 스텝 신호에 따라서, 상기 열 위치 정보와 일치하지 않는 상기 열 선택 신호에 대응하는 열을 선택하는 것을 특징으로 하는 기억장치.
7. 제 6 항에 있어서, 상기 메모리 블록은 비휘발성 메모리 셀로 구성되어 있고, 상기 억세스가 소거 동작인 경우, 상기 제 1 및 제 2 전압 제어부는 워드 라인 및 웰에 대하여, 상기 전압 바이어스를 인가하는 것을 특징으로 하는 기억장치.
8. 제 6 항에 있어서, 상기 메모리 블록은 비휘발성 메모리 셀로 구성되어 있고, 상기 억세스가 프로그램 동작인 경우에,

   상기 제 1 및 제 2 전압 제어부는 워드 라인에 대하여, 상기 전압 바이어스를 인가하는 것을 특징으로 하는 기억장치.
9. 제 8 항에 있어서, 상기 워드 라인은 상기 메모리 블록 내에 배치되어 있는 상기 메모리 셀에 접속되어 있는 로컬 워드 라인과 상기 메모리 블록을 넘어서 배선되어 있는 글로벌 워드 라인을 포함하고,

   상기 글로벌 워드 라인과 고위 전원선과의 조합에 따라서, 상기 로컬 워드 라인에 고위 전원을 인가 제어하는 서브 디코더를 구비하고,

   상기 제 1 전압 제어부는 상기 글로벌 워드 라인에 대하여, 상기 전압 바이어스를 인가하고,

   상기 제 2 전압 제어부는 상기 고위 전원선에 대하여, 상기 전압 바이어스를 인가하는 것을 특징으로 하는 기억장치.
10. 제 1 항에 있어서, 상기 메모리 블록에의 억세스는 상기 메모리 블록에 대한 스트레스 인가 시험 또는 리크 시험이고,

    상기 스트레스 인가 시험시 또는 상기 리크 시험시, 상기 전압 바이어스의 인가 경로를 외부 단자로 절환하는 절환부를 구비한 것을 특징으로 하는 기억장치.
11. 제 1 항에 있어서, 상기 메모리 블록는 비휘발성 메모리 셀로 구성되어 있는 것을 특징으로 하는 기억장치.
12. 제 11 항에 있어서, 상기 억세스는 소거 동작, 프로그램 동작, 스트레스 인가 시험 동작, 리크 시험 동작 중 적어도 어느 하나인 것을 특징으로 하는 기억장치.
13. 억세스의 기본 단위인 메모리 블록을 서로 교차하는 제 1 및 제 2 방향의 적어도 어느 하나의 방향으로 전개하여 배치되는 메모리 블록군을 구비하는 기억장치의 바이어스 인가 방법으로서,

    상기 제 1 방향에 따른 열 및 상기 제 2 방향에 따른 열 마다 전압 바이어스를 인가 제어하는 것에 따라서, 상기 메모리 블록군으로의 전압 바이어스의 인가를 실시할 때에, 상기 메모리 블록군 내에 불량 메모리 블록이 존재하는 경우, 상기 불량 메모리 블록의 존재 위치와 일치하는 상기 제 1 및 제 2 방향의 어느 하나의 방향의 열에 대하여, 전압 바이어스를 비인가로 제어하는 것을 특징으로 하는 기억장치의 바이어스 인가 방법.
14. 제 13 항에 있어서, 상기 제 1 및 제 2 방향의 각각에 상기 메모리 블록이 전개되어 상기 메모리 블록군이 구성되는 경우,

    상기 제 1 방향에 따른 모든 열을 인가 상태로 제어하는 동시에, 상기 제 2 방향에 따른 열 중에서, 상기 불량 메모리 블록이 존재하는 열을 비인가 상태·다른 열을 인가 상태로 제어하는 스텝과,

    상기 제 1 방향에 따른 열 중에서, 상기 불량 메모리 블록이 존재하는 열을 비인가 상태·다른 열을 인가 상태에 제어하는 동시에, 상기 제 2 방향에 따른 열 중에서, 상기 불량 메모리 블록이 존재하는 열을 인가 상태·다른 열을 비인가 상태로 제어하는 스텝을 구비하는 것을 특징으로 하는 기억장치의 바이어스 인가 방법.
15. 제 13 항에 있어서, 상기 제 1 또는 제 2 방향에 따른 열을 식별하는 어드레스 신호의 비트마다, 비트 신호의 논리 레벨에 따라서, 어느 한쪽이 활성 논리 레벨로 되는 한 쌍의 상보 어드레스 신호를 구비하고,

    상기 불량 메모리 블록의 존재 위치에 일치하지 않는 모든 상기 어드레스 신호에 대한 상기 상보 신호는 모두 비활성 논리 레벨로 되고,

    상기 불량 메모리 블록의 존재 위치에 일치하는 모든 상기 어드레스 신호에 대한 상기 상보 신호는 어느 한쪽이 활성 논리 레벨로 되는 것을 특징으로 하는 기억장치의 바이어스 인가 방법.
16. 제 13 항에 있어서, 상기 메모리 블록에의 억세스가 상기 메모리 블록에 대한 스트레스 인가 시험 또는 상기 리크 시험인 경우,

    상기 전압 바이어스는 외부로부터 인가되는 것을 특징으로 하는 기억장치의 바이어스 인가 방법.

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